JPH0238966B2 - - Google Patents

Description

【発明の詳細な説明】 (A) 発明の技術分野 本発明は情報処理装置におけるバイパス制御方
式、特に、パイプライン処理においてアドレス計
算機の入力データに関してレジスタ干渉が発生し
た場合に、オペランド・アドレスのデータをバイ
パスさせてパイプライン処理の乱れを最小にし、
命令の処理能力を向上させた情報処理装置におけ
るバイパス制御方式に関するものである。

(B) 従来技術と問題点 情報処理装置におけるパイプライン処理では、
先行する命令が完了する以前に、後続する命令の
処理を開始するが、先行する命令により変更をう
けるレジスタを、後続する命令で参照する場合に
は、いわゆるレジスタ干渉が生じるので、先行す
る命令の完了を待つて、処理を開始しなければな
らない。

第１図は命令フローの例についての説明図、第
２図は従来方式による問題点を説明するためのタ
イムチヤートを示す。

１命令についての実行制御は、例えば第１図図
示の如く、命令フエツチ後に、命令をデコードす
るＤステージと、オペランド・アドレスを計算す
るＡステージと、オペランド・アドレスを実アド
レスに変換するＴステージと、記憶制御部が管理
するバツフアからオペランドデータの読み出しを
行うＢステージと、演算処理するＥステージと、
結果をチエツクして書き込むＷステージの各制御
ステージからなる。これらの各ステージは、一般
に独立であつて、先行制御が可能であり、高速な
計算機では、パイプライン処理が行われている。
以下、上記制御ステージをもつ場合を例にして説
明するが、本発明は、これに限られるわけではな
い。

第２図において、先行命令ａと後続命令ｂと
は、レジスタ干渉なく、パイプライン処理が行わ
れている。しかし、先行命令ａと後続命令ｃと
は、結果格納レジスタアドレスとオペランド・ア
ドレス計算に用いるレジスタアドレスとに一致が
見られ、レジスタ干渉が生じている。そのため、
バイパス制御をしない場合、命令ａの実行結果
が、Ｗステージでレジスタに書き込まれるまで、
命令ｃはインターロツクされ、オペランドで指定
されたレジスタに結果が格納された後、命令ｃに
ついてのオペランド・アドレス計算が開始され
る。

従来、このレジスタ干渉による遅れを緩和する
ために、Ｅステージにおいて用意された先行する
命令ａのレジスタ書き込みデータを、後続する命
令ｃのレジスタ読み出しデータとしてバイパス
し、インターロツク期間を短縮することが行われ
ている。しかし、これでは、オペランド・アドレ
ス計算におけるベース修飾、インデツクス修飾に
使用する場合、１ステージ分の処理時間を短縮で
きるのみである。

(C) 発明の目的と構成 本発明は、上記の点を改善することを目的とし
ており、演算ユニツトによるレジスタ書き込みデ
ータの生成とは別に、オペランド・アドレスの計
算を行う回路により早期にレジスタ書き込みデー
タの内容が決定される特定の命令について、レジ
スタ干渉によるパイプライン処理の乱れを最小限
にし、命令実行制御における処理能力を向上させ
ることを目的としている。そのため、本発明の情
報処理装置におけるバイパス制御方式は、パイプ
ラインにより命令を実行制御する情報処埋装置に
おけるバイパス制御方式において、予め決められ
た命令により、汎用レジスタに格納されるベース
修飾またはインデツクス修飾等のオペランド・ア
ドレスを計算する回路と、予め決められた命令に
より、汎用レジスタに格納されるデータを有する
記憶装置と、上記オペランド・アドレスを計算す
る回路により計算された結果が格納されるととも
に、記憶装置からの読み出しデータが格納される
ことがある、パイプライン段数により定まる個数
のバイパス用レジスタと、記憶装置からの読み出
しデータを上記バイパス用レジスタに伝えるセレ
クタと、パイプライン処理におけるレジスタ干渉
を検出する一致回路と、上記各バイパス用レジス
タに対応して命令の種類によりバイパスの可否情
報を記憶する回路とを備え、パイプライン処理に
あたつてアドレス計算に用いる入力データに対す
る汎用レジスタ干渉が発生した際に、先行命令が
上記オペランド・アドレスを計算する回路または
記憶装置からの読み出しデータによつて汎用レジ
スタ書き込みデータの内容を確定できる種類の命
令であることを条件として、後続する命令のオペ
ランド・アドレス計算におけるベース修飾または
インデツクス修飾のためのデータを上記バイパス
用レジスタからバイパスして供給するよう制御す
ることを特徴としている。以下、図面を参照しつ
つ、実施例に従つて説明する。

(D) 発明の実施例 第３図は本発明による制御概要を説明るための
図、第４図は本発明の一実施例ブロツク図、第５
図は第４図図示一致回路の説明図、第６図は本発
明の他の一実施例要部ブロツク図を示す。

本発明の場合、先行する命令ａが、例えばいわ
ゆるロード・アドレス（LA）命令やロード・レ
ジスタ（LR）命令等であつて、アドレス計算の
回路を用いるだけで、バツフアストレジへアクセ
スすることなく、レジスタへの書き込みデータが
確定するような命令であるとき、先行する命令ａ
の第１オペランドである結果格納レジスタアドレ
スと、例えば後続する命令ｃの第２オペランドの
アドレス計算に使用するレジスタアドレスとが一
致しても、第３図のタイムチヤートに示す如く、
バイパス制御によつて、命令ｃをインターロツク
しない。命令ａのＡステージにおいてアドレス計
算の回路を用いて演算が行われると、その計算結
果のデータが、後述するようにバイパス用レジス
タから、命令ｃのアドレス計算用にバイパスさ
れ、命令ｃのオペランド・アドレスが求められ
る。

本発明は、例えば第４図図示のごとき回路構成
によつて実現される。第４図において、１は命令
レジスタ、２はレジスタフアイル、３はアドレス
計算用加減算器、４はベース・レジスタ、５はイ
ンデツクス・レジスタ、６はデイスプレイスメン
ト・レジスタ、９および１０はセレクタ、１１は
一致回路、１２はデコード部、１３ないし１７は
それぞれ各ステージに対応するレジスタ書き込み
アドレスを保持するレジスタ、１８ないし２１は
各バイパス用レジスタに対応するバイパス・バリ
ツド・フラグ、２２ないし２５はそれぞれ各ステ
ージに対応するバイパス用レジスタ、２６ないし
２９はセレクタを表す。

命令レジスタ１には、主記憶からフエツチされ
た命令が格納される。命令は、例えばオペレーシ
ヨン・コード（OP）と、第１オペランド（OPR
１）と、第２オペランド（OPR２）とからなり、
LOAD系命令の場合、第１オペランドが書き込
みの対象となるオペランド、第２オペランドが参
照されるオペランドとなる。第２オペランドは、
この例では、ベース・レジスタ番号B2、インデ
ツクス・レジスタ番号X2、デイスプレイスメン
トD2によつて定められる。

レジスタフアイル２は、汎用レジスタ、浮動小
数点レジスタ等のレジスタ群からなる記憶回路で
ある。アドレス計算用減算器３は、ベース・レジ
スタ４、インデツクス・レジスタ５、デイスプレ
イスメント・レジスタ６またはオペランド・アド
レスを保持するバイパス用レジスタ２２〜２５か
らの入力データに基づいて加減算を行い、オペラ
ンド・アドレスを計算する回路である。アドレス
計算用加減算器３によつて計算されたオペラン
ド・アドレスは、メモリアドレスとして用いられ
ると共に、順次、バイパス用レジスタ２２〜２５
へシフトされて供給される。バイパス用レジスタ
２２〜２５は、Ａステージ後のパイプライン段数
に見合つた個数分用意される。

一致回路１１は、先行命令の結果格納レジスタ
と、後続命令のオペランド・アドレス計算に用い
るレジスタとが、一致するか否かを検出する回路
である。一致回路１１の出力により、セレクタ
９，１０における選択がなされる。デコード部１
２は、命令のオペレーシヨン・コードを解析する
回路であつて、特に本実施例の場合、先行命令に
ついて実際のレジスタ書き込みデータを生成する
演算ユニツトによる経路とは別に、アドレス計算
用加減算器３の出力により、そのレジスタ書き込
みデータを演算できる命令であるかどうかを判断
し、早期に演算（単なる転送を含む）できるもの
である場合には、バイパス・バリツド・フラグ１
８をセツトする。

例えば、命令がロード・アドレス（LA）命令
やロード・レジスタ（LR）命令等であるとき、
バイパス・バリツド・フラグ１８がセツトされ、
バイパスできない場合には、リセツトされること
になる。バイパス・バリツド・フラグ１８の内容
は、順次、次段のバイパス・バリツド・フラグ１
９〜２１に送り出される。バイパス・バリツド・
フラグ１８〜２１が、セツトされているとき、一
致回路１１に対し、各々対応するバイパス用レジ
スタ２２〜２５によるバイパス制御が可能である
旨の信号が出力される。

なお、命令がロード（Ｌ）命令であるような場
合には、そのレジスタ書き込みデータは、メモリ
から読み出されるため、メモリ読み出しデータ
が、セレクタ２６〜２９を経て、対応するバイパ
ス用レジスタ２２〜２５にセツトされるよう構成
されている。メモリ読み出しデータが、バイパス
用レジスタ２２〜２５にセツトされると、それに
対応するバイパス・バリツド・フラグ１８〜２１
がオンにされる。もちろんこの場合にも、図示省
略しているが、バイパス・バリツド・フラグ１８
〜２１の内容が一致回路１１に投入され、バイパ
ス可否の判定に使用されるようになつている。

レジスタ１３には、Ａステージにおけるレジス
タ書き込みアドレス（Ａ１）が格納される。レジ
スタ１４には、同様にＴステージにおけるレジス
タ書き込みアドレス（Ｔ１）が格納される。レジ
スタ１５〜１７についても同様である。

一致回路１１は、例えば第５図図示の如く、命
令のベース修飾部１３または命令のインデツクス
修飾部Ｉ２と、各ステージにおけるレジスタ書き
込みアドレスＡ１〜Ｅ１とをそれぞれ比較する一
致回路１１−１〜１１−８からなる。一致回路１
１−１は、先行するLA命令等の命令のレジスタ
書き込みアドレスＡ１と、後続命令のベース修飾
部Ｉ３とが一致すとき、レジスタフアイル２から
の読み出しデータではなく、先行するLA命令等
でセツトしておいてバイパス用レジスタ
（TBYR）２２の内容を、アドレス計算用加減算
器３の入力ポートEA１へ導き、バイパス制御す
る。一致回路１１−２は、同様にレジスタ書き込
みアドレスＴ１と、ベース修飾部Ｉ３によるレジ
スタアドレスとを比較し、一致するときに、バイ
パス用レジスタ（BBYR）２３の内容を、レジ
スタ計算用加減算器３の入力データとしてバイパ
スする。一致回路１１−３および１１−４につい
ても同様である。一致しない場合には、ベース・
レジスタ４の内容を、入力ポートEA１へ導く。

同様に一致回路１１−５〜１１−８は、後続命
令のインデツクス修飾部Ｉ２について、各レジス
タ書き込みアドレスＡ１〜Ｅ１と比較し、一致す
るときに、対応するバイパス用レジスタ２２〜２
５を、アドレス計算用加減算器３の入力ポート
EA２へ導く。一致しない場合には、インデツク
ス・レジスタ５の内容を選択する。

このようにすることによつて、第３図に示した
ような、パイプラインの流れになり、全く乱れの
ないパイプライン処理がなされることになる。な
お、言うまでもなく、レジスタ書き込みアドレス
Ａ１〜Ｅ１が、ベースまたはインデツクスに一致
し、対応するバイパス・バリツド・フラグ１８〜
２１がリセツト状態のときには、従来と同様な待
ち制御が行われると考えてよい。上記実施例にお
いては、アドレス計算用加減算器３の出力で、レ
ジスタ書き込みデータを演算できる命令として、
LA命令等を取り上げたが、もちろん対象となる
命令は、命令セツトによつて変わり、上記の例に
限らず、命令処理の早いサイクルで結果を得るこ
とができる命令であれば、同様に本発明によるバ
イパス制御の対象にすることができる。

第６図は、本発明の値の一実施例を示してお
り、図中の符号３，１３ないし２２は第４図に対
応し、３１ないし３３はバイパス用レジスタ、３
４ないし３６は識別番号レジスタ、４０は第４図
図示一致回路やデコード部等からなる制御回路を
表す。

第６図に図示した例の場合、制御の概要は、先
の実施例と同様であるが、バイパス用レジスタの
内容を、パイプラインのサイクルに対応してシフ
トするのではなく、Ｂ／Ｅ／Ｗステージ用に３個
のバイパス用レジスタ３１〜３３を用意し、それ
ぞれ０，１，２の識別番号（ID）を付与する。
そして、バイパス用レジスタ（TBYR）２２か
ら、これらの３つのレジスタ３１〜３３にデータ
を転送する際に、転送先のレジスタを、IDが０
→１→２→０→１→２……の順番で順次変えて転
送する。パイプラインの進行に伴つてシフトする
データとしては、IDのみを、識別番号レジスタ
３４〜３６に保持しておき、制御回路４０におい
て、該識別番号レジスタ３４〜３６の内容を参照
して、バイパス制御時のレジスタ選択に用いる。
これによつても、レジスタ干渉時に、対応するバ
イパス・バリツド・フラグ１８〜２１がバリツド
を示し、バイパス用レジスタにデータが入つてい
ることを条件として、そのバイパス用レジスタの
内容を、レジスタ読み出しデータとしてバイパス
し、オペランド・アドレス計算を行つて、パイプ
ライン処理を進行させることができる。

(E) 発明の効果 以上説明した如く本発明によれば、レジスタ干
渉が起きる場合のかなりの部分について、レジス
タ書き込みデータをバイパスできようになり、パ
イプラインの流れを乱さないように制御して、性
能を向上させることが可能になる。特に、バイパ
ス用レジスタを複数個備えているため、レジスタ
干渉が発生しているフロー間に、他のフローが挟
まつているようなタイミング関係のレジスタ干渉
であつても、バイパスが可能であり、例えば第２
図に図示したようなタイミング関係でバイパスし
ない場合には、３サイクルの遅延があるが、本発
明の場合、第３図図示の如く、遅延が解消され
る。

【図面の簡単な説明】

第１図は命令フローの例についての説明図、第
２図は従来方式による問題点を説明するためのタ
イムチヤート、第３図は本発明による制御概要を
説明するための図、第４図は本発明の一実施例ブ
ロツク図、第５図は第４図図示一致回路の説明
図、第６図は本発明の他の一実施例要部ブロツク
図を示す。 図中、１は命令レジスタ、２はレジスタフアイ
ル、３はアドレス計算用加減算器、９および１０
はセレクタ、１１は一致回路、１２はデコード
部、１３ないし１７はレジスタ書込みアドレスを
保持するレジスタ、１８ないし２１はバイパス・
バリツド・フラグ、２２ないし２５はバイパス用
レジスタ、３４ないし３６は識別番号レジスタを
表す。

Claims (1)

1. 【特許請求の範囲】 １ パイプラインにより命令を実行制御する情報
   処埋装置におけるバイパス制御方式において、 予め決められた命令により、汎用レジスタに格
   納されるベース修飾またはインデツクス修飾等の
   オペランド・アドレスを計算する回路と、 予め決められた命令により、汎用レジスタに格
   納されるデータを有する記憶装置と、 上記オペランド・アドレスを計算する回路によ
   り計算された結果が格納されるとともに、記憶装
   置からの読み出しデータが格納されることがあ
   る、パイプライン段数により定まる個数のバイパ
   ス用レジスタと、 記憶装置からの読み出しデータを上記バイパス
   用レジスタに伝えるセレクタと、 パイプライン処理におけるレジスタ干渉を検出
   する一致回路と、 上記各バイパス用レジスタに対応して命令の種
   類によりバイパスの可否情報を記憶する回路とを
   備え、 パイプライン処理にあたつてアドレス計算に用
   いる入力データに対する汎用レジスタ干渉が発生
   した際に、先行命令が上記オペランド・アドレス
   を計算する回路または記憶装置からの読み出しデ
   ータによつて汎用レジスタ書き込みデータの内容
   を確定できる種類の命令であることを条件とし
   て、後続する命令のオペランド・アドレス計算に
   おけるベース修飾またはインデツクス修飾のため
   のデータを上記バイパス用レジスタからバイパス
   して供給するよう制御することを特徴とする情報
   処理装置におけるバイパス制御方式。