JP2001092629A

JP2001092629A - バイパス制御回路

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Publication number: JP2001092629A
Application number: JP27117999A
Authority: JP
Inventors: Tatsuo Teruyama; 山竜生照
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-24
Filing date: 1999-09-24
Publication date: 2001-04-06
Anticipated expiration: 2019-09-24
Also published as: JP3445535B2; US6772318B1

Abstract

(57)【要約】【課題】命令バス上の実行されるべき命令のソース・
レジスタに、短時間でデータを設定できるようにしたバ
イパス制御回路を提供する。【解決手段】本発明のバイパス制御回路１は、命令バ
ス上のデスティネーション・レジスタＲdのレジスタ番
号を転送するフリップフロップ４１ａ〜４１ｃの出力同
士を比較する複数のコンパレータ４５〜４７を備えてい
る。これらコンパレータ４５〜４７の比較結果と、命令
バス上のソース・レジスタのレジスタ番号とを比較する
コンパレータ４２〜４４の比較結果とを利用することに
より、実行すべき命令のソース・レジスタに入力される
データのバイパス経路を短時間で設定することができ
る。複数の一致が検出されると、初段側のフリップフロ
ップの出力に基づいてバイパス経路を設定するため、古
いデータを誤ってソース・レジスタに入力するような不
具合が起きなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令バス上の命令
を実行する際に、命令実行に用いられるソース・レジス
タの内容を高速に取得するためにバイパス経路を設ける
技術に関し、特に、プロセッサ内部で用いられるバイパ
ス制御回路に関する。

【０００２】

【従来の技術】最近のプロセッサは、処理効率を高める
ために、命令を複数の段階（ステージ）に細分化して並
列的に実行する、いわゆるパイプライン処理を行うこと
が多い。図７はパイプライン処理の概要を示すフローチ
ャートである。

【０００３】まず、命令が格納された命令キャッシュか
ら、実行すべき命令を取り出す（ステップＳ１）。次
に、命令をデコードするとともに、ソース・レジスタか
らソース・オペランドを読み出す（ステップＳ２）。

【０００４】ここで、プロセッサが実行する命令は、図
８に示すように、命令の種類を表すオペレーション・コ
ードOpと、命令の実行結果の格納先であるデスティネー
ション・オペランドRdと、命令の実行に用いられるソー
ス・オペランドRs，Rtとで構成される。

【０００５】以下では、デスティネーション・オペラン
ドがレジスタの場合は、デスティネーション・レジスタ
と呼ばれ、ソース・オペランドがレジスタの場合は、ソ
ース・レジスタと呼ばれる。デスティネーション・レジ
スタやソース・レジスタは、プロセッサ内のレジスタフ
ァイル３３に格納される。

【０００６】上述したステップＳ２において、レジスタ
ファイル３３からソース・レジスタを読み出したら、次
に、デコードした命令を実行する（ステップＳ３）。次
に、演算結果をデスティネーション・レジスタに書き戻
す（ステップＳ４）。

【０００７】命令の種類により、命令実行に要するサイ
クル数が異なるため、ステップＳ４では、命令の実行結
果を複数段のフリップフロップで転送させて時間調整を
行っている。

【０００８】上述したステップＳ２では、該当するソー
スレジスタの内容をレジスタファイルから読み出してい
る。先行する命令のデスティネーションレジスタ番号
と、このソースレジスタ番号が同一であり、先行命令の
演算が終了していてその結果はもうすでに得られてお
り、その結果がまだレジスタファイルに書き込まれてい
ない場合、すなわち時間調整のために書き込みがまだ終
了していない時点では、デスティネーションレジスタの
内容をソースレジスタにバイパスして命令実行を行う。

【０００９】図９はこのようなバイパスを制御する従来
のバイパス制御回路の概略ブロック図である。図９のバ
イパス制御回路は、命令キャッシュから出力された命令
を、Ａ〜Ｄの４つのステージに細分化して実行し、最終
的な実行結果をレジスタファイル３３中のデスティネー
ション・レジスタに書き戻す例を示している。

【００１０】また、命令の種類によって、最終結果が得
られるステージは異なっている。加減算のような単純な
命令の場合は、Aステージの終了時に演算結果は確定す
る。複雑なシフト命令は Bステージの終了時に演算結果
がきまり、ロードストア命令の結果はCステージ終了時
に得られる。32ビットの乗算命令などの計算時間のかか
る命令はDステージの後にならないと結果がでない。こ
のように、最終結果が得られるステージが命令によって
異なるが、レジスタファイルへのデータの下記戻しのタ
イミングを同一にしてある。このため、特に短時間で結
果が得られる命令に対しては、最終演算結果は得られて
いるが、レジスタファイルにはまだ書き込まれていない
時間帯が生じる。この時間帯に最終演算結果を後続命令
が参照する場合にデータを転送するのがバイパスであ
る。

【００１１】図９のバイパス制御回路は、Ａ〜Ｄの各ス
テージごとに、フリップフロップ４１ａ〜４１ｄとコン
パレータ４２〜４４とを備えている。各フリップフロッ
プ４１ａ〜４１ｄは、命令キャッシュ１１から出力され
たデスティネーション・レジスタＲdのレジスタ番号
を、プロセッサのシステムクロックに同期させて順次に
転送する。

【００１２】コンパレータ４２は、Ａステージのフリッ
プフロップ４１ａの出力と、命令キャッシュ１１から出
力されたソース・レジスタのレジスタ番号の出力とを比
較し、比較結果を出力する。コンパレータ４３は、Ｂス
テージのフリップフロップ４１ｂの出力と、命令キャッ
シュ１１から出力されたソース・レジスタのレジスタ番
号の出力とを比較し、比較結果を出力する。コンパレー
タ４４は、Ｃステージのフリップフロップ４１ｃの出力
と、命令キャッシュ１１から出力されたソース・レジス
タのレジスタ番号の出力とを比較し、比較結果を出力す
る。

【００１３】コンパレータ４２〜４４の比較結果をイン
バータIV１〜IV６とANDゲートＧ１〜Ｇ３に入力して論
理演算を行うことにより、最終的なバイパス経路が決定
される。

【００１４】また、複数のコンパレータ４２〜４４で一
致が検出されると、優先順位付けを行い、命令キャッシ
ュ１１に近い方のステージに対応するフリップフロップ
の出力を優先的に、次に実行すべき命令のソース・オペ
ランドとして利用する。

【００１５】これは、先行する複数の命令のデスティネ
ーションレジスタが同一であった場合に相当し、この場
合は、そのうちもっとも最近の命令の演算結果をソース
オペランドとして利用しなければならないためである。

【００１６】

【発明が解決しようとする課題】スーパースケーラを採
用するプロセッサやパイプライン・ステージの段数が多
いプロセッサでは、バイパス対象となるフリップフロッ
プの数が多いため、優先順位付けを行うゲート回路の規
模が大きくなる。すなわち、ゲート段数が増えるため、
命令の実行処理に時間がかかるという問題がある。

【００１７】通常のプロセッサでは、命令キャッシュか
ら命令を取り出すのに比較的時間がかかるため、図９の
太線経路、すなわち、命令バスからレジスタ番号の比較
を行って優先順位づけを行う経路がタイミング上のクリ
ティカルパスになりやすかった。また、このようなクリ
ティカルパスの存在により、プロセッサの動作周波数が
制限されるおそれがあった。

【００１８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、命令バス上の実行されるべき
命令のソース・レジスタに、短時間でデータを設定でき
るようにしたバイパス制御回路を提供することにある。

【００１９】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、命令バス上に縦続接続さ
れ、命令の格納先を示すデスティネーション・レジスタ
のレジスタ番号をシステムクロックに同期させて順次転
送する複数のフリップフロップと、前記複数のフリップ
フロップのうち、任意の２つのフリップフロップの出力
同士をそれぞれ比較する第１の比較手段と、命令バス上
の実行されるべき命令のソース・レジスタのレジスタ番
号と前記複数のフリップフロップの出力のそれぞれとを
比較する第２の比較手段と、前記第１および第２の比較
手段の比較結果に基づいて、命令バス上の実行されるべ
き命令のソース・レジスタに入力されるデータのバイパ
ス経路を設定するバイパス経路設定手段と、を備える。

【００２０】請求項１の発明では、デスティネーション
・レジスタのレジスタ番号を順次転送する複数のフリッ
プフロップのうち、任意の２つのフリップフロップの出
力同士をそれぞれ比較する第１の比較手段を設けたた
め、その比較結果を利用することにより、実行すべき命
令のソース・レジスタに入力されるデータのバイパス経
路を短時間で設定することができる。

【００２１】請求項２の発明では、任意の２つのフリッ
プフロップの出力同士を比較した結果、二組以上の一致
が検出されると、初段に近い側のフリップフロップの出
力に基づいてバイパス経路を設定するため、古いデータ
を誤ってソース・レジスタに設定するような不具合が起
きなくなる。

【００２２】請求項３の発明では、第１の比較手段によ
り一致が検出されると、一致した２つのフリップフロッ
プのうち、後段に近い側のフリップフロップの出力を比
較対象から外すため、効率的に比較対象の絞り込みを行
うことができ、比較処理時間を短縮できる。

【００２３】請求項４の発明では、第１および第２の比
較手段による比較処理を同時に行うため、比較処理時間
をより短縮できる。

【００２４】請求項５の発明では、フリップフロップの
出力の一致検出結果に応じて、レジスタファイルから読
み出したデータをソースレジスタとして命令に与えるこ
とができる。

【００２５】

【発明の実施の形態】以下、本発明に係るバイパス制御
回路について、図面を参照しながら具体的に説明する。
以下では、バイパス制御回路をプロセッサの内部に設け
る例について説明する。

【００２６】図１は本発明に係るバイパス制御回路の一
実施形態のブロック図である。図１には、一実施形態の
バイパス制御回路１と、命令実行部２とが図示されてい
る。図１のバイパス制御回路１は、命令キャッシュから
出力された命令を４つのステージＡ〜Ｄに細分化して実
行するものである。

【００２７】図２は図１のバイパス制御回路１を有する
プロセッサの全体構成を示すブロック図である。まず、
図１のバイパス制御回路１の構成を説明する前に、図２
のプロセッサの全体構成について簡単に説明する。

【００２８】図２のプロセッサは、外部バスB1に接続さ
れたBIU(バス・インタフェース・ユニット)３と、プロ
セッサにより実行される命令をフェッチするIFU(命令フ
ェッチ・ユニット)４と、仮想アドレスを物理アドレス
に変換するMMU(メモリ管理ユニット)５と、ロード／ス
トアに関する命令を実行するLSU(ロード／ストア・ユニ
ット)６と、ロード／ストア以外の命令を実行する複数
の実行ユニット7a,7b ,7cと、浮動小数点演算を行うFPU
(浮動小数点ユニット)8a,8bと、プロセッサ内の各ブロ
ックを制御する制御論理部９とを備えている。

【００２９】IFU４は、分岐命令等の分岐先を格納するB
TACを参照してPC(プログラム・カウンタ)を生成するPC
パイプ１０と、命令を一時的に格納するICACHE(命令キ
ャッシュ)１１と、命令のタイプを識別して識別した命
令を実行するための実行ユニットを選択する命令発行ス
テージング・ユニット１２とを有する。図１のバイパス
制御回路１と命令実行部２は、命令発行ステージング・
ユニット１２の内部に設けられる。

【００３０】MMU５は、仮想アドレスを物理アドレスに
変換するための３つのTLBs(Translation Lookaside Buf
fers)を有する。プロセッサにより必要とされるアドレ
ス変換情報、例えば、物理ページ番号やメモリ保護情報
は、TLBsに書き込まれる。この情報に基づいて、MMU５
は、物理アドレスへの変換を行う。

【００３１】MMU５内の３種類のTLBsは、JTLB(Joint Tr
anslation Lookaside Buffer)１３と、ITLB(Instructio
n Translation Lookaside Buffer)１４と、DTLB(Data T
ranslation Lookaside Buffer)１５とである。

【００３２】ITLB１４とDTLB１５は、総称してmicro TL
Bと呼ばれる。ITLB１４は、命令の仮想アドレスのdatap
athに直接接続された専用のTLBである。DTLB１５は、デ
ータの仮想アドレスのdatapathに直接接続された専用の
TLBである。これらTLBsのエントリー数は少ないが、高
速度にアドレス変換を行う。JTLB１３により生成された
変換テーブルの一部が、必要に応じて、ITLB１４やDTLB
１５にコピーされる。

【００３３】JTLB１３はソフトウェアにより制御される
のに対し、micro TLBsとJTLBとのcoherencyはハードウ
ェアにより維持される。マイクロプロセッサは、JTLB１
３内に変換テーブルが存在しない場合には、例外を発行
する。exception handlerは、OSのメモリ上のページテ
ーブルから対応するページを検索し、JTLB１３に書き込
む。

【００３４】LSU４は、外部メモリに対する読み書きデ
ータを一時的に格納するDCACHE(データ・キャッシュ)１
６と、キャッシュ以外の特定の目的に用いられるSPRAM
(Scratch Pad RAM)１７と、DCACHE１６とSPRAM１７にア
クセスするのに必要な仮想アドレスを生成するアドレス
発生器(Virtual Address Computation)１８とを有す
る。

【００３５】制御論理部 7は、プロセッサ内の各ブロッ
クを制御する。制御論理部 7内に制御レジスタ１９が
設けられている。

【００３６】次に、図１の左側に示す命令実行部２の構
成を説明する。命令実行部２は、各ステージごとに演算
器３１ａ〜３１ｃとフリップフロップ３２ａ〜３２ｃと
を備えている。最終段のフリップフロップ３２ｃの出力
は、レジスタファイル３３内のデスティネーション・レ
ジスタＲdに書き戻される。

【００３７】レジスタファイル３３は、命令キャッシュ
１１から出力されたソース・レジスタＲs，Ｒtの各アド
レス値に基づいて、ソース・レジスタＲs，Ｒtの内容を
出力する。また、レジスタファイル３３は、最終段のフ
リップフロップ３２ｃの出力を、命令キャッシュ１１か
ら出力されたデスティネーション・レジスタＲdの書き
込みアドレスに格納する。

【００３８】レジスタファイル３３から出力されたソー
ス・レジスタＲs，Ｒt中のデータはそれぞれ、フリップ
フロップ３４ａ，３４ｂでラッチされる。

【００３９】フリップフロップ３４ａ，３４ｂの後段に
はセレクタ３５ａ，３５ｂが設けられている。セレクタ
３５ａは、現在転送中のデスティネーション・レジスタ
Ｒdに書き戻されるべきデータとフリップフロップ３４
ａでラッチされたソース・レジスタＲs中のデータとの
中から、いずれか一つを選択する。同様に、セレクタ３
５ｂは、現在転送中のデスティネーション・レジスタに
書き戻されるべきデータとフリップフロップ３４ｂでラ
ッチされたソース・レジスタＲs中のデータとの中か
ら、いずれか一つを選択する。

【００４０】セレクタ３５ａ，３５ｂの選択は、後述す
るバイパス制御回路１からの出力信号selRs[0:3]に基づ
いて行われる。

【００４１】セレクタ３５ａ，３５ｂの出力は演算器３
１ａに入力されて、命令キャッシュ１１から出力された
命令を実行する。演算器３１ａの演算結果はフリップフ
リップ３２ａに入力された後、次のステージの演算器３
１ｂに入力されて命令の実行が行われる。以下同様に、
Ｄステージまで命令の実行が継続して行われる。

【００４２】積和演算命令や除算命令などの複雑な演算
を行う場合と、加減算命令などの単純な演算を行う場合
とでは、命令の実行に要するサイクル数が異なるが、図
２のプロセッサでは、命令の実行を開始してからレジス
タファイル３３に書き戻すまでのサイクル数をすべて共
通にしている。

【００４３】例えば、１マシンサイクルで結果が得られ
る単純な命令の実行を行う場合は、Ａステージ内の演算
器３１ａで得られた演算結果を、Ｄステージまで転送さ
せてからレジスタファイル３３に書き込む。一方、複雑
な命令の実行を行う場合は、複数のステージ（最大でＤ
ステージまで）を利用して演算を行った後、レジスタフ
ァイル３３に書き込む。これにより、命令の種類によら
ずに、レジスタファイル３３に書き戻すまでのサイクル
数を共通化することができる。

【００４４】最終段であるＤステージのフリップフロッ
プ３２ｃの出力は、命令のデスティネーション・レジス
タ番号に対応するレジスタファイル３３内の格納位置に
書き戻される。

【００４５】次に、図１のバイパス制御回路１の構成を
説明する。図１のバイパス制御回路１は、命令キャッシ
ュ１１から出力されたソース・レジスタのレジスタ番号
が、各ステージ間で転送中のデスティネーション・レジ
スタＲdのレジスタ番号と一致するか否かの判断を短時
間で行えるようにした点に特徴がある。

【００４６】図１では、図９に示す従来のバイパス制御
回路１と共通する構成部分には同一符号を付しており、
以下では、相違点を中心に説明する。

【００４７】図１のバイパス制御回路１は、図９の構成
に加えて、命令キャッシュ１１から出力されたデスティ
ネーション・レジスタＲdのレジスタ番号を転送するフ
リップフロップ４１ａ〜４１ｃの出力同士を比較する複
数のコンパレータ４５〜４７を備えている。

【００４８】ここで、コンパレータ４５〜４７は第１の
比較手段に対応し、コンパレータ４２〜４４は第２の比
較手段に対応し、ANDゲートＧ１〜Ｇ４とインバータIV
１〜IV６はバイパス経路設定手段に対応する。また、図
１のセレクタ３５ａ，３５ｂは選択手段に対応する。

【００４９】コンパレータ４５は、Ａステージのフリッ
プフロップ４１ａの出力とＢステージのフリップフロッ
プ４１ｂの出力とを比較する。また、コンパレータ４６
は、Ａステージのフリップフロップ４１ａの出力とＣス
テージのフリップフロップ４１ｃの出力とを比較する。
また、コンパレータ４７は、Ｂステージのフリップフロ
ップ４１ｂの出力とＣステージのフリップフロップ４１
ｃの出力とを比較する。

【００５０】コンパレータ４５の出力はインバータIV４
で反転される。このインバータIV４の出力は、コンパレ
ータ４５で一致が検出されると、ローレベルになる。

【００５１】コンパレータ４６，４７の出力はそれぞれ
インバータIV５，IV６に入力されて反転された後、AND
ゲートＧ４に入力される。このANDゲートＧ４の出力
は、コンパレータ４６，４７のいずれかで一致が検出さ
れると、ローレベルになる。

【００５２】コンパレータ４３は、図９の回路と同様
に、Ｂステージのフリップフロップ４１ｂの出力と命令
キャッシュ１１から出力されたソース・レジスタのレジ
スタ番号とを比較する。ANDゲートＧ２は、インバータI
V４の出力がローレベルの場合、すなわち、Ａステージ
とＢステージの各フリップフロップ４１ａ，４１ｂの出
力が一致すれば、ローレベルになる。

【００５３】コンパレータ４４は、図９の回路と同様
に、Ｃステージのフリップフロップ４１ｃの出力と命令
キャッシュ１１から出力されたソース・レジスタのレジ
スタ番号とを比較する。ANDゲートＧ３は、ANDゲートＧ
４の出力がローレベルの場合、すなわち、Ｂステージと
Ｃステージの各フリップフロップ41ｃ，４１ｄの出力が
一致すれば、ローレベルになる。

【００５４】ANDゲートＧ１の出力selRs[0]、コンパレ
ータ４２の出力selRs[1]、ANDゲートＧ２の出力selRs
[2]、およびANDゲートＧ３の出力selRs[3]は、いったん
フリップフロップで受けた後、次のクロックにて、その
フリップフロップの出力値によってセレクタ３５ａの選
択対象が決定される。

【００５５】具体的には、セレクタ３５ａは、selRs[0]
＝１の場合には、レジスタファイル３３からソース・レ
ジスタ中のデータを選択し、selRs[1]＝１の場合には、
Ｂステージのフリップフロップ３２ａの出力を選択し、
selRs[2]＝１の場合には、Ｃステージのフリップフロッ
プ３２ｂの出力を選択し、selRs[3]＝１の場合には、Ｄ
ステージのフリップフロップ３２ｃの出力を選択する。

【００５６】なお、図１では省略しているが、図１のバ
イパス制御回路１がもう一組設けられている。省略した
バイパス制御回路１の出力selRt[0:3]は、図１のセレク
タ３５ｂの選択を制御する。

【００５７】図３はプロセッサが実行する命令列の一例
を示す図である。図３は、４番目に実行されるSUB命令
のソース・レジスタＲsのレジスタ番号Ｒ１が、その命
令に先行して実行される１〜３番目の各命令のデスティ
ネーション・レジスタＲdのレジスタ番号Ｒ１に一致し
ている例を示している。

【００５８】以下、図３の命令列を実行する場合を例に
とって、図１のバイパス制御回路１の処理動作を説明す
る。

【００５９】本実施形態のプロセッサは、図３の命令列
を細分化してパイプライン処理を行う。図４は図３の命
令列を実行する場合の各ステージの処理状況を示す図で
ある。図示のように、１番目のSLL命令はＴ１〜Ｔ４サ
イクルの間に実行され、２番目のXOR命令はＴ２〜Ｔ５
サイクルの間に実行される。また、３番目のADD命令は
Ｔ３〜Ｔ６サイクルの間に実行され、４番目のSUB命令
はＴ４〜Ｔ７サイクルの間に実行される。

【００６０】図１のバイパス制御回路１は、演算器３１
ａ〜３１ｃが命令を実行するタイミングよりも１サイク
ル早いタイミングで処理を行う。その理由は、命令キャ
ッシュ１１から出力された命令がＡステージでの実行処
理を開始するまでに、実行すべきソース・レジスタ中の
データが決まっていなければならないためである。

【００６１】例えば、図３の例では、１番目のSLL命令
はＴ０サイクルまでに図１のバイパス制御回路１の処理
を終える必要がある。同様に、２番目のXOR命令はＴ１
サイクルまでに、３番目のADD命令はＴ２サイクルまで
に、４番目のSUB命令はＴ３サイクルまでにバイパス経
路を決定しておく必要がある。

【００６２】以下では、Ｔ３サイクルのときに、４番目
のSUB命令が命令キャッシュ１１から出力された場合に
ついて説明する。このSUB命令のソース・レジスタＲsの
レジスタ番号は、１〜３番目の命令のデスティネーショ
ン・レジスタＲdのレジスタ番号と一致するため、図１
の比較器４２〜４７はいずれも、一致したことを示すハ
イレベルを出力する。したがって、インバータIV４とAN
DゲートＧ４の出力はいずれもローレベルになり、selRs
[0:3]のうち、selRs[1]のみがハイレベルになる。

【００６３】これにより、図３の例の場合、３番目のAD
D命令の実行結果であるデスティネーション・レジスタ
Ｒd中のデータが、これから実行すべき４番目のSUB命令
のソース・レジスタＲsとして用いられる。

【００６４】このように、図１のバイパス制御回路１
は、フリップフロップ４１ａ〜４１ｄの出力同士を比較
するコンパレータ４５〜４７で一致が検出されると、比
較したフリップフロップ４１ａ〜４１ｄのうち、後段側
のフリップフロップの出力をバイパス対象から外すこと
で、バイパス対象の絞り込みを行っている。これによ
り、バイパス経路を短時間で検索することができるよう
になる。

【００６５】図５は本実施形態のバイパス制御回路１の
タイミング図である。図５に示すように、命令キャッシ
ュ１１の出力である命令バス上のデータが確定した時刻
ｔ１から、図１のバイパス制御回路１の各コンパレータ
４２〜４４での比較処理が始まり、時刻ｔ２のときにコ
ンパレータ４２〜４４から比較結果が出力される。その
後、時刻ｔ３のときに、セレクタ３５ａ，３５ｂに入力
されるセレクト信号selRs[0:3]の論理が確定する。

【００６６】一方、フリップフロップ４１ａ〜４１ｄ
は、サイクルタイムの最初(システムクロックの立ち上
がりエッジ)から確定しているため、コンパレータ４５
〜４７の出力は十分早いタイミングで確定する。また、
それに続く IV4〜IV6 およびG4 の出力も十分早いタイ
ミングで確定し、これらはタイミング上のクリティカル
パスにならない。

【００６７】selRs[0:3]は不図示のフリップフロップに
入力されて、システムクロックの立ち上がりエッジが入
力された時刻ｔ４でラッチされた後、図１のセレクタ３
５ａに入力されて、バイパス経路の選定が行われる。

【００６８】図５の時刻ｔ１〜ｔ３までは、システムク
ロックの１サイクル内に行う必要がある。また、時刻ｔ
３とｔ４との時間差は、selRs[0:3]をラッチする不図示
のフリップフロップのセットアップ時間以上必要であ
る。

【００６９】すなわち、システムクロックのサイクルタ
イムは、命令キャッシュ１１へのアクセス時間と、図１
のコンパレータ４２〜４４の比較処理時間と、図１のゲ
ート回路Ｇ１〜Ｇ３の論理演算時間と、selRs[0:3]をラ
ッチするフリップフロップのセットアップ時間とを併せ
た時間よりも長くなければならない。

【００７０】一方、図６は図９に示す従来のバイパス制
御回路１のタイミング図である。図５と図６を比較すれ
ばわかるように、従来のバイパス制御回路１は、ゲート
回路の論理演算時間、すなわち、ｔ２からｔ３までの時
間が本実施形態よりも長くかかるため、プロセッサのサ
イクルタイムをあまり短くできない。逆にいえば、本実
施形態の場合、ゲート回路の回路規模を最小にできるた
め、論理演算時間が短くて済み、従来よりもプロセッサ
のサイクルタイムを短くでき、プロセッサのシステムク
ロックの動作周波数をより高くすることができる。

【００７１】このように、本実施形態では、すでに実行
されてステージ間を転送中のデスティネーション・レジ
スタＲdのレジスタ番号を各ステージ間で比較し、その
比較結果と、実行すべき命令のソース・レジスタのレジ
スタ番号と各ステージのデスティネーション・レジスタ
Ｒdとの比較結果とに基づいて、バイパス経路を決定す
るようにしたため、比較処理に要するゲート回路の段数
を少なくすることができ、バイパス経路の決定に要する
時間を従来よりも短くできる。したがって、その分、プ
ロセッサのシステムクロックの動作周波数を高くするこ
とができる。

【００７２】上述した実施形態では、４つのステージに
分けてパイプライン処理を行う例を説明したが、パイプ
ライン処理のステージ数は４段に限定されない。また、
図１では、インバータIV１〜IV７とANDゲートＧ１〜Ｇ
４でゲート回路を構成する例を説明したが、ゲート回路
を構成する論理素子の種類や回路構成には特に制限はな
い。

【００７３】また、上述した実施形態では、パイプライ
ンが１本だけ設けられている例を説明したが、パイプラ
インの本数には特に制限はない。

【００７４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、デスティネーション・レジスタのレジスタ番号を
順次転送する複数のフリップフロップのうち、任意の２
つのフリップフロップの出力同士をそれぞれ比較する第
１の比較手段を設けたため、その比較結果を利用するこ
とにより、実行すべき命令のソース・レジスタに入力さ
れるデータのバイパス経路を短時間で設定することがで
きる。

【００７５】また、第１の比較手段により、複数の一致
が検出されると、初段側のフリップフロップの出力に基
づいてバイパス経路を設定するため、古いデータを誤っ
てソース・レジスタに入力するような不具合が生じなく
なる。

【図面の簡単な説明】

【図１】本発明に係るバイパス制御回路の一実施形態の
ブロック図。

【図２】図１のバイパス制御回路を有するプロセッサの
全体構成を示すブロック図。

【図３】プロセッサが実行する命令列の一例を示す図。

【図４】図３の命令列を実行する場合の各ステージの処
理状況を示す図。

【図５】本実施形態のバイパス制御回路のタイミング
図。

【図６】図９に示す従来のバイパス制御回路のタイミン
グ図。

【図７】パイプライン処理の概要を示すフローチャー
ト。

【図８】プロセッサが実行する命令の形式を示す図。

【図９】従来のバイパス制御回路の概略ブロック図。

【符号の説明】

１バイパス制御回路２命令実行部３ＢＩＵ４ＩＦＵ５ＭＭＵ６ＬＳＵ７ａ，７ｂ，７ｃ実行ユニット８ａ，８ｂＦＰＵ９制御論理部１０ＰＣパイプ１１命令キャッシュ１２命令発行ステージング・ユニット３１ａ〜３１ｃ演算器３２ａ〜３２ｃ，３４ａ，３４ｂ，４１ａ〜４１ｄフ
リップフロップ３３レジスタファイル４２〜４７コンパレータ

Claims

【特許請求の範囲】

【請求項１】命令バス上に縦続接続され、命令の格納先
を示すデスティネーション・レジスタのレジスタ番号を
システムクロックに同期させて順次転送する複数のフリ
ップフロップと、前記複数のフリップフロップのうち、任意の２つのフリ
ップフロップの出力同士をそれぞれ比較する第１の比較
手段と、命令バス上の実行されるべき命令のソース・レジスタの
レジスタ番号と前記複数のフリップフロップの出力のそ
れぞれとを比較する第２の比較手段と、前記第１および第２の比較手段の比較結果に基づいて、
命令バス上の実行されるべき命令のソース・レジスタに
入力されるデータのバイパス経路を設定するバイパス経
路設定手段と、を備えることを特徴とするバイパス制御
回路。
【請求項２】前記バイパス経路設定手段は、前記第１お
よび第２の比較手段により二組以上の一致が検出される
と、初段に近い側のフリップフロップの出力に基づいて
前記バイパス経路を設定することを特徴とする請求項１
に記載のバイパス制御回路。
【請求項３】前記バイパス経路設定手段は、前記第１の
比較手段により一致が検出されると、一致した２つのフ
リップフロップのうち、後段に近い側のフリップフロッ
プの出力を比較対象から外すことを特徴とする請求項２
に記載のバイパス制御回路。
【請求項４】前記第１の比較手段による比較処理と前記
第２の比較手段による比較処理とを同タイミングで行う
ことを特徴とする請求項１〜３のいずれかに記載のバイ
パス制御回路。
【請求項５】前記第１または第２の比較手段による比較
処理を行った結果、命令バス上の実行されるべき命令の
ソース・レジスタのレジスタ番号に一致する前記フリッ
プフロップの出力が存在する場合には、該出力に基づい
て前記バイパス経路を設定し、命令バス上の実行される
べき命令のソース・レジスタのレジスタ番号に一致する
前記フリップフロップの出力が存在しなかった場合に
は、レジスタファイルから前記命令のソース・レジスタ
の内容を読み出す選択手段を備えることを特徴とする請
求項１〜４のいずれかに記載のバイパス制御回路。