JPS59177655A - 演算バイパス制御方式 - Google Patents
演算バイパス制御方式Info
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- JPS59177655A JPS59177655A JP5311183A JP5311183A JPS59177655A JP S59177655 A JPS59177655 A JP S59177655A JP 5311183 A JP5311183 A JP 5311183A JP 5311183 A JP5311183 A JP 5311183A JP S59177655 A JPS59177655 A JP S59177655A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パイプライン制御方式の中央処理装置におい
て、先行命令の演算結果を後続命令のオペランドとして
用いる場合に、演算結果バイパスにより処理サイクルを
短縮するようにした演算バイパス制御方式に関するもの
である。
て、先行命令の演算結果を後続命令のオペランドとして
用いる場合に、演算結果バイパスにより処理サイクルを
短縮するようにした演算バイパス制御方式に関するもの
である。
第１図はパイプライン制御方式による命令実行過程を説
明する図、第２図は先行命令の演算結果を後続命令のオ
ペランドとして用いる場合の後続命令実行タイミングを
説明する図、第３図は従来の演算バイパス制御方式によ
る後続命令実行タイミングの例を示す図、第４図は従来
の演算バイパス制御方式による命令実行回路の具体的な
構成例を示す図、第５図は谷ステート毎に用意式れろレ
ジスタを示す図、第６図は演算バイパス制御回路の１例
を示す図、第７図は第６図に示す回路の動作タイミング
を説明する図である。図において。
明する図、第２図は先行命令の演算結果を後続命令のオ
ペランドとして用いる場合の後続命令実行タイミングを
説明する図、第３図は従来の演算バイパス制御方式によ
る後続命令実行タイミングの例を示す図、第４図は従来
の演算バイパス制御方式による命令実行回路の具体的な
構成例を示す図、第５図は谷ステート毎に用意式れろレ
ジスタを示す図、第６図は演算バイパス制御回路の１例
を示す図、第７図は第６図に示す回路の動作タイミング
を説明する図である。図において。
１は記憶制御部、２はオペランド・ワード・レジスタ（
ＯＷＲ）、３と４はオペランドやレジスタＣＬＲ，２１
Ｒ）、５と６はセレクタ（ＳＥＬ）、７は演算部、８は
演算結果レジスタ（ＲＲ）、９はレジスタ群、１０−１
ないし１０−６は一致回路、１１−１ないし１１−６と
１２ないし１９はアンド・ゲート、２０と２１はオア・
ゲートを示す。
ＯＷＲ）、３と４はオペランドやレジスタＣＬＲ，２１
Ｒ）、５と６はセレクタ（ＳＥＬ）、７は演算部、８は
演算結果レジスタ（ＲＲ）、９はレジスタ群、１０−１
ないし１０−６は一致回路、１１−１ないし１１−６と
１２ないし１９はアンド・ゲート、２０と２１はオア・
ゲートを示す。
第１図において、命令■、命令■、命令■の夫夫は、複
数のステップ（ＣＰ Ｕマンノ・サイクル）によｐ実行
され、各区切りが１ステツプを示す。
数のステップ（ＣＰ Ｕマンノ・サイクル）によｐ実行
され、各区切りが１ステツプを示す。
各ステップは、Ｄステートが命令解読サイクル、Ａステ
ートがオペランド・アドレス生成サイクル、Ｂ１ステー
トがパン７ア・スタートφサイクル、Ｂ２ステートがバ
クファ読出しサイクル、Ｂ１ステートとＢ２ステートが
実行サイクル、Ｗステートが演算結果書き込みサイクル
である。
ートがオペランド・アドレス生成サイクル、Ｂ１ステー
トがパン７ア・スタートφサイクル、Ｂ２ステートがバ
クファ読出しサイクル、Ｂ１ステートとＢ２ステートが
実行サイクル、Ｗステートが演算結果書き込みサイクル
である。
バイグライン制御方式の中央処理装置では、第１図に示
すように、複数の命令■、命令■、命令■、・・・・・
・・・・ について、先行命令の演算結果の書き込みが
終らないうちに、先行命令と異なるステップを後続命令
が次々と並行して実行さｎる。
すように、複数の命令■、命令■、命令■、・・・・・
・・・・ について、先行命令の演算結果の書き込みが
終らないうちに、先行命令と異なるステップを後続命令
が次々と並行して実行さｎる。
ところで、オペランドは先に実行された命令の演算結果
を用いる場合があるが、バイブライン制御方式の中央処
理装置において、同一パイブライン上の先行命令の演算
結果を後続命令のオペランドとして用いようとすると、
第２図に示すようＫ、先行命令の演算が終了してレジス
タ群にその結果がセクトされて以降しか後続命令が実行
できない〇そこで、従来は、第３図に示すように、演算
部の演算結果レジスタＲＲから入力ボートに演算バイパ
スを設けることによシ、先行命令の演算結果を演算結果
レジスタより後続命令のオペランドとして用いられるよ
うにし、レジスタ群に先行命令の演算結果が書き込まれ
るまでの処理サイクル分の後続命令の待ち状態を短縮し
ている。その具体的な回路の構成例を示したのが第４図
である。
を用いる場合があるが、バイブライン制御方式の中央処
理装置において、同一パイブライン上の先行命令の演算
結果を後続命令のオペランドとして用いようとすると、
第２図に示すようＫ、先行命令の演算が終了してレジス
タ群にその結果がセクトされて以降しか後続命令が実行
できない〇そこで、従来は、第３図に示すように、演算
部の演算結果レジスタＲＲから入力ボートに演算バイパ
スを設けることによシ、先行命令の演算結果を演算結果
レジスタより後続命令のオペランドとして用いられるよ
うにし、レジスタ群に先行命令の演算結果が書き込まれ
るまでの処理サイクル分の後続命令の待ち状態を短縮し
ている。その具体的な回路の構成例を示したのが第４図
である。
第４図において、セレクタ５は、オペランドΦワード・
レジスタ２の内容とオペランド・レジスタ４の内容と演
算結果レジスタ８０内答とからオ□ ペランドを選択して演算部７に供給し、セレクタ６は、
オペランド・レジスタ３と演算結果レジスタ８の内容と
からオペランド火選択して演算部７に供給するもので必
る。また、命令実行ステート毎に、第５図に示すような
レジスタが設けられろ。
レジスタ２の内容とオペランド・レジスタ４の内容と演
算結果レジスタ８０内答とからオ□ ペランドを選択して演算部７に供給し、セレクタ６は、
オペランド・レジスタ３と演算結果レジスタ８の内容と
からオペランド火選択して演算部７に供給するもので必
る。また、命令実行ステート毎に、第５図に示すような
レジスタが設けられろ。
第５図において、（１）のレジスタＡＶ、ＢＶ、・・・
・・曲は各ステートの命令の有無を示すものであり、（
２）のレジスタＡＷＲ，ＢＷＲ，・・・・・・・・・
は第１オペランドのレジスタ群への書き込みの有無を示
すものであ！Ｄ 、 （３）のレジスタＡＩ、Ｂｌ、・
・・・・・・・・は第１オペランドのレジスタ番号を示
すものでメジ、（４）のレジスタＡ２．Ｂ２．・・・・
・・・・・ は第２オペランドのレジスタ番号を示すも
のであり、（５）のレジスタＡＥＩＩ、ＢＥＩＩ、・・
・・・・・・・ は第１オペランドとしてレジスタ群の
内容を使うことを示すものであり、（６）のレジスタＡ
ＥＩ ２．ＢＥＩ ２．・・・・・・・・・ は第２オ
ペランドとしてレジスタ群の内容を使うことを示すもの
である。こｎらのレジスタの内容に基ツいて演算バイパ
ス制御を行う回路の例を示したのが第６図てろる。
・・曲は各ステートの命令の有無を示すものであり、（
２）のレジスタＡＷＲ，ＢＷＲ，・・・・・・・・・
は第１オペランドのレジスタ群への書き込みの有無を示
すものであ！Ｄ 、 （３）のレジスタＡＩ、Ｂｌ、・
・・・・・・・・は第１オペランドのレジスタ番号を示
すものでメジ、（４）のレジスタＡ２．Ｂ２．・・・・
・・・・・ は第２オペランドのレジスタ番号を示すも
のであり、（５）のレジスタＡＥＩＩ、ＢＥＩＩ、・・
・・・・・・・ は第１オペランドとしてレジスタ群の
内容を使うことを示すものであり、（６）のレジスタＡ
ＥＩ ２．ＢＥＩ ２．・・・・・・・・・ は第２オ
ペランドとしてレジスタ群の内容を使うことを示すもの
である。こｎらのレジスタの内容に基ツいて演算バイパ
ス制御を行う回路の例を示したのが第６図てろる。
第６図において、一致回路１０−１表いし１Ｏ−３ＨＤ
ステートの第１オペランドのレジスタ蒼号（Ｄｉ）と夫
々Ｅ、Ｆ、Ｃ，ステ〜トの第１オペランドのレジスタ番
号（Ｅｌ 、Ｆｌ 、Ｇｌ） との一致を調べるもの
でろ９、一致回路１０−４ないし１〇−６ＨＤステート
の第２オペランドのレジスタ番号（Ｂ２）と夫々Ｅ、Ｆ
、Ｇステートの第１オペランドのレジスタ番号との一致
を調べるもので必る。
ステートの第１オペランドのレジスタ蒼号（Ｄｉ）と夫
々Ｅ、Ｆ、Ｃ，ステ〜トの第１オペランドのレジスタ番
号（Ｅｌ 、Ｆｌ 、Ｇｌ） との一致を調べるもの
でろ９、一致回路１０−４ないし１〇−６ＨＤステート
の第２オペランドのレジスタ番号（Ｂ２）と夫々Ｅ、Ｆ
、Ｇステートの第１オペランドのレジスタ番号との一致
を調べるもので必る。
アンド・ゲー）１１−４ないし１】、−３は、レジスタ
ＤＶとＤＥＩＩの内容が共通に各入力端子に供給烙ｎる
と共に、夫々にステート毎に命令の有無を示すレジスタ
（ＥＶ、ＦＶ、ＧＶ）の内容と第１のオペランドのレジ
スタ群への書き込みの有無を示すレジスタ＜ＥＷＲ，Ｆ
ＷＲ，ＧＷＲ）の内容と一致回路（ＬＯ−１＆いし１０
−３ ）の内容が入力端子に供給される。ｔ ７ＣＩア
ンド・ゲー）１１−４−１いし１１−６も、同様の内容
（ただしレジスタＤＥＩＩの内容はレジスタＤＥＩ２の
内容）が入力端子に供給される。そしてアンド・ゲー）
１１−１、１１−３ 、１１−４と１１−６の出力端子
がオアψゲート２０の入力端子に接続され、アンド・ゲ
ート１１−２の出力端子がアンド・ゲート１２の入力端
子とアンド・ゲート１８の入力端子に接続嘔れ、アンド
・ゲー）１１−５の出力端子がアンド・ゲート１４の入
力端子とアンド魯ゲート１９０入力端子に接続でれる。
ＤＶとＤＥＩＩの内容が共通に各入力端子に供給烙ｎる
と共に、夫々にステート毎に命令の有無を示すレジスタ
（ＥＶ、ＦＶ、ＧＶ）の内容と第１のオペランドのレジ
スタ群への書き込みの有無を示すレジスタ＜ＥＷＲ，Ｆ
ＷＲ，ＧＷＲ）の内容と一致回路（ＬＯ−１＆いし１０
−３ ）の内容が入力端子に供給される。ｔ ７ＣＩア
ンド・ゲー）１１−４−１いし１１−６も、同様の内容
（ただしレジスタＤＥＩＩの内容はレジスタＤＥＩ２の
内容）が入力端子に供給される。そしてアンド・ゲー）
１１−１、１１−３ 、１１−４と１１−６の出力端子
がオアψゲート２０の入力端子に接続され、アンド・ゲ
ート１１−２の出力端子がアンド・ゲート１２の入力端
子とアンド・ゲート１８の入力端子に接続嘔れ、アンド
・ゲー）１１−５の出力端子がアンド・ゲート１４の入
力端子とアンド魯ゲート１９０入力端子に接続でれる。
またアンド拳ゲート１２と１４のもう一方の入力端子に
（はＦフェーズの終了を示す信号ＦＲＥＬが供給され、
アンド・ゲート１８と１９のもう一方の入力端子には信
号ＦＲＥＬの負論理信号ＦＲＥＬが供給される。そして
オア・ゲート２０とアンド拳ゲート１８と１９の出力が
オア・ゲート２１の入力端子に供給され、オアΦゲート
２１の出力信号ＥＥＩがＢ２ステートからＢ１ステート
への変移を止める信号とされる。他方、アンドウゲート
１２の出力信号そのままのアンド−ゲート１３の出力信
号が結果レジスタの内容を演算部の第１オペランドとし
て演算バイパス芒せる信号（ＲＲ）ＥＵＩ）と爆扛、ア
ンド轡ゲート１２の出力信号を反転したアンド・ゲート
１３の出力信号がオペランド−レジスタの内容ン演算部
の第１オペランドにする信号（ＩＲ→ＥＵＩ）とされる
。また、アンド・ゲート１４の出力信号そのままのアン
ド・ゲート１５の出力信号が結果レジスタの内容を演算
部の第２オペランドとして演算バイパスさせる信号（Ｒ
Ｒ−＋ＥＵ２）とされ、アンド・ゲート１４の出力を反
転し窺アンド・ゲートの出力信号がオペランド・レジス
タの内容（２Ｒ＋ＥＵ２）又はオペランドやワード・レ
ジスタの内容（ＯＷＲ−＋ＥＵ２）を演算部の第２オペ
ランドにする信号とされる０先行命令とその演算結果を
オペランドとして用いる後続命令との対応別にぶる動作
タイミングを示したのが第７図である。第７図において
、Ｘがバイパスする命令、Ｙがバイパスされる命令７示
す。
（はＦフェーズの終了を示す信号ＦＲＥＬが供給され、
アンド・ゲート１８と１９のもう一方の入力端子には信
号ＦＲＥＬの負論理信号ＦＲＥＬが供給される。そして
オア・ゲート２０とアンド拳ゲート１８と１９の出力が
オア・ゲート２１の入力端子に供給され、オアΦゲート
２１の出力信号ＥＥＩがＢ２ステートからＢ１ステート
への変移を止める信号とされる。他方、アンドウゲート
１２の出力信号そのままのアンド−ゲート１３の出力信
号が結果レジスタの内容を演算部の第１オペランドとし
て演算バイパス芒せる信号（ＲＲ）ＥＵＩ）と爆扛、ア
ンド轡ゲート１２の出力信号を反転したアンド・ゲート
１３の出力信号がオペランド−レジスタの内容ン演算部
の第１オペランドにする信号（ＩＲ→ＥＵＩ）とされる
。また、アンド・ゲート１４の出力信号そのままのアン
ド・ゲート１５の出力信号が結果レジスタの内容を演算
部の第２オペランドとして演算バイパスさせる信号（Ｒ
Ｒ−＋ＥＵ２）とされ、アンド・ゲート１４の出力を反
転し窺アンド・ゲートの出力信号がオペランド・レジス
タの内容（２Ｒ＋ＥＵ２）又はオペランドやワード・レ
ジスタの内容（ＯＷＲ−＋ＥＵ２）を演算部の第２オペ
ランドにする信号とされる０先行命令とその演算結果を
オペランドとして用いる後続命令との対応別にぶる動作
タイミングを示したのが第７図である。第７図において
、Ｘがバイパスする命令、Ｙがバイパスされる命令７示
す。
以上に説明した従来の方式は、先行命令が演算結果レジ
スタにセットされて以降に演算バイパスによシ後絖命令
の演算部の入力ポートにオペランドを入力するものであ
る。命令には、ＭＵＬＴＩやＤＩＶＩＤＥを除く固定小
数点命令、ＬＯＡＤ命令などのように演算結果書き込み
サイクルＷの前のサイクルで既に演算結果が出る命令が
ある。しかし１ながら上記のような従来の方式では、先
行命令の演算結果が演算結果レジスタにセントさｎる以
前に確定しても、演算結果が演算結果レジスタにセット
さｎるまでは演算バイパスを使えないという欠点があっ
た。
スタにセットされて以降に演算バイパスによシ後絖命令
の演算部の入力ポートにオペランドを入力するものであ
る。命令には、ＭＵＬＴＩやＤＩＶＩＤＥを除く固定小
数点命令、ＬＯＡＤ命令などのように演算結果書き込み
サイクルＷの前のサイクルで既に演算結果が出る命令が
ある。しかし１ながら上記のような従来の方式では、先
行命令の演算結果が演算結果レジスタにセントさｎる以
前に確定しても、演算結果が演算結果レジスタにセット
さｎるまでは演算バイパスを使えないという欠点があっ
た。
本発明は、上記の考察に基づくものであって。
先行命令の演算結果を後続命令のオペランドとして用い
る場合において、先行命令の演算結果が。
る場合において、先行命令の演算結果が。
演算結果レジスタにセントされる以前に確定するときに
は、演算結果レジスタのセット前に演算結果を後続命令
のオペランドとして演算ノ（イノ（スし、処理サイクル
の短縮を計ったバイパス制御方式を提供することを目的
とするものである。
は、演算結果レジスタのセット前に演算結果を後続命令
のオペランドとして演算ノ（イノ（スし、処理サイクル
の短縮を計ったバイパス制御方式を提供することを目的
とするものである。
そのために本発明の演算バイパス制御方式は、複数の命
令をパイプライン処理し、演算結果を演算部の演算結果
レジスタにセットして出力するノくイブライン制御方式
の中央処理装置において、演算結果を演算部の入力ボー
トにノくイノくスする演算部くイバス手段と、先行命令
の演算結果を後続命令のオペランドとして用いるか否か
を調べ、先行命令の演算結果を後続命令のオペランドと
して用いる場合に上記演算バイパス手段を制御する演算
ノくイパス制御手段と５上記演算部の演算結果が上記演
算結果レジスタにセットされる前に確定する場合には上
記演算結果レジスタにセットさ扛る前に当該演算結果が
セレトされる中間結果レジスタとを設け、上記演算バイ
パス制御手段は、演算を実行する直前のステートに存在
する命令のオペランド申レジスタ番号および上記ステー
ト以降の各ステートの命令によるレジスタへの書き込み
の有無と当該レジスタ番号と中間結果レジスタに演算結
果が出るか否かを調べて上記演算バイパス手段の制御お
よび上記ステートに存在する命令の演算実行ステートへ
の変移の制御を行い、先行命令の演算結果をオペランド
として用いる後続命令に対して当該先行命令の演算結果
の上記演算部の入力ボートへの演算バイパスを制御する
ように構成さ扛たことを特徴とするものである。
令をパイプライン処理し、演算結果を演算部の演算結果
レジスタにセットして出力するノくイブライン制御方式
の中央処理装置において、演算結果を演算部の入力ボー
トにノくイノくスする演算部くイバス手段と、先行命令
の演算結果を後続命令のオペランドとして用いるか否か
を調べ、先行命令の演算結果を後続命令のオペランドと
して用いる場合に上記演算バイパス手段を制御する演算
ノくイパス制御手段と５上記演算部の演算結果が上記演
算結果レジスタにセットされる前に確定する場合には上
記演算結果レジスタにセットさ扛る前に当該演算結果が
セレトされる中間結果レジスタとを設け、上記演算バイ
パス制御手段は、演算を実行する直前のステートに存在
する命令のオペランド申レジスタ番号および上記ステー
ト以降の各ステートの命令によるレジスタへの書き込み
の有無と当該レジスタ番号と中間結果レジスタに演算結
果が出るか否かを調べて上記演算バイパス手段の制御お
よび上記ステートに存在する命令の演算実行ステートへ
の変移の制御を行い、先行命令の演算結果をオペランド
として用いる後続命令に対して当該先行命令の演算結果
の上記演算部の入力ボートへの演算バイパスを制御する
ように構成さ扛たことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説り」する。
第８図は本発明の１実施例構成を示す図、第９図は本発
明による後続命令実行タイミングを説明する図、第１０
図は本発明により各ステート毎に用意されるレジスタを
示す図、第１１図は本発明による演算バイパス制御回路
のｌ実施例を示す図、第１２図は第１１図に示す回路の
動作タイミングの例を示す図でろろ。図において、１な
いし９は第４図に対応するものを示し、１０−１ないし
１０−６．１１−エないし１１−６と１２ないし２１は
第６図に対応するものを示し、８′は中間結果レジスタ
、２２はアンド・ゲート、２３はオア拳ゲートを示す〇
第８図において、演算部７は、演算結果レジスタ８のほ
かに中間結果レジスタ８′乞設け、中間結果レジスタ８
′からセレクタ５と６に演ｚ バイパスすることができ
るようにしたものである。そして、先行命令の演算結果
を後続命令のオペランドとして用いる場合であって、先
行命令の演算結果が、準算結果レジスタ８にセント芒牡
る（演算結果書き込みサイクル）前に確定するものにつ
いては、第９図に示すように、演算結果レジスタ８０セ
ント前に中間結果レジスタ８′にセットしく実行サイク
ル）、中間結果レジスタ８′よりセレクタ５又は６を通
して後続命令のオペランドとして演算バイパスする。こ
のような演算バイパス制御に用いるために用意さｎるレ
ジスタを示したのが第１Ｏ図でろシ、具体的な回路構成
例を示したのが第１１図でるる。第１０図において、（
７）のレジスタＡＲＲＩ。
明による後続命令実行タイミングを説明する図、第１０
図は本発明により各ステート毎に用意されるレジスタを
示す図、第１１図は本発明による演算バイパス制御回路
のｌ実施例を示す図、第１２図は第１１図に示す回路の
動作タイミングの例を示す図でろろ。図において、１な
いし９は第４図に対応するものを示し、１０−１ないし
１０−６．１１−エないし１１−６と１２ないし２１は
第６図に対応するものを示し、８′は中間結果レジスタ
、２２はアンド・ゲート、２３はオア拳ゲートを示す〇
第８図において、演算部７は、演算結果レジスタ８のほ
かに中間結果レジスタ８′乞設け、中間結果レジスタ８
′からセレクタ５と６に演ｚ バイパスすることができ
るようにしたものである。そして、先行命令の演算結果
を後続命令のオペランドとして用いる場合であって、先
行命令の演算結果が、準算結果レジスタ８にセント芒牡
る（演算結果書き込みサイクル）前に確定するものにつ
いては、第９図に示すように、演算結果レジスタ８０セ
ント前に中間結果レジスタ８′にセットしく実行サイク
ル）、中間結果レジスタ８′よりセレクタ５又は６を通
して後続命令のオペランドとして演算バイパスする。こ
のような演算バイパス制御に用いるために用意さｎるレ
ジスタを示したのが第１Ｏ図でろシ、具体的な回路構成
例を示したのが第１１図でるる。第１０図において、（
７）のレジスタＡＲＲＩ。
ＢＲＲｌ、・・・・・・・・・ が、第５図に示した従
来の例にに対して新たに設けたものであり、中間結果レ
ジスタに演算結果が出ることを示すレジスタである。
来の例にに対して新たに設けたものであり、中間結果レ
ジスタに演算結果が出ることを示すレジスタである。
そして、第１１図において、一致回路１０−１ないし１
０−６．アンド・ゲート１１−１ないし１ｌ−６、アン
ドｅゲート１２ないし１９、およびオア・ゲート２０と
２１の入力信号と接続関係は、アンド・ゲート１２．１
４．１８と１９の一方の入力端子に供給き詐る信号を除
き、第６図に示した従来の例と同じである。
０−６．アンド・ゲート１１−１ないし１ｌ−６、アン
ドｅゲート１２ないし１９、およびオア・ゲート２０と
２１の入力信号と接続関係は、アンド・ゲート１２．１
４．１８と１９の一方の入力端子に供給き詐る信号を除
き、第６図に示した従来の例と同じである。
アンド・ゲート１２と１４の一方の入力端子には、第６
図に示す従来の例ではＦフェーズの終了を示す信号ＦＲ
ＥＬが供給嘔ｎていたが、本発明の例ではアンド・ゲー
ト２２の出力、即ち、Ｅフェーズの終了を示す信号ＥＲ
ＥＬと中間結果レジスタに演算結果がでることを示すＥ
７エーズのレジスタの内容ＥＲＲ１との論理積出力が供
給さ扛る。また、アンド・ゲート１８と１９の一方の入
力端子［、Ｕ、第６図に示す従来の例ではフェーズの終
了を示す信号ＦＲＥＬの負論理（ｉ号が供給されていた
が、本発明の例ではオア拳ゲート２３の出力、即ち、Ｅ
フェーズの終了を示す信号ＥＲＥＬの負論゛埋信号ＥＲ
ＥＬと中間結果レジスタに演算結果が出ることを示すＥ
フェーズのレジスタの内容ＥＲＲ１の負ｍ 埋（Ｎ 号
ＥＲＲＩとの論理和出力が供給される。このように構成
することによって、先行命令の演算結果を後続命令のオ
ペランドとして用いる場合には、オア・ゲート２１の出
力信号ＥＥＩを用いて演算バイパスこれる後続命令に対
してＢ２ステートからＢ１ステートへの変移を止め、そ
してアンド・ゲート１３の出力信号によって中間結果レ
ジスタの内容を葛１オペランドとして演算バイパスさせ
（ＲＲＩ→ＥＵＩ）、又はアンド争ゲート１５の出力信
号によって中間結果レジスタの内容２第２オペランドと
して演算バイパスさせる（ＲＲＩ→ＥＵ２）。
図に示す従来の例ではＦフェーズの終了を示す信号ＦＲ
ＥＬが供給嘔ｎていたが、本発明の例ではアンド・ゲー
ト２２の出力、即ち、Ｅフェーズの終了を示す信号ＥＲ
ＥＬと中間結果レジスタに演算結果がでることを示すＥ
７エーズのレジスタの内容ＥＲＲ１との論理積出力が供
給さ扛る。また、アンド・ゲート１８と１９の一方の入
力端子［、Ｕ、第６図に示す従来の例ではフェーズの終
了を示す信号ＦＲＥＬの負論理（ｉ号が供給されていた
が、本発明の例ではオア拳ゲート２３の出力、即ち、Ｅ
フェーズの終了を示す信号ＥＲＥＬの負論゛埋信号ＥＲ
ＥＬと中間結果レジスタに演算結果が出ることを示すＥ
フェーズのレジスタの内容ＥＲＲ１の負ｍ 埋（Ｎ 号
ＥＲＲＩとの論理和出力が供給される。このように構成
することによって、先行命令の演算結果を後続命令のオ
ペランドとして用いる場合には、オア・ゲート２１の出
力信号ＥＥＩを用いて演算バイパスこれる後続命令に対
してＢ２ステートからＢ１ステートへの変移を止め、そ
してアンド・ゲート１３の出力信号によって中間結果レ
ジスタの内容を葛１オペランドとして演算バイパスさせ
（ＲＲＩ→ＥＵＩ）、又はアンド争ゲート１５の出力信
号によって中間結果レジスタの内容２第２オペランドと
して演算バイパスさせる（ＲＲＩ→ＥＵ２）。
この場合のタイミングは、従来のＦ ７ ニーズの終了
時に対して、本発明はＥフェーズの終了時になるので、
演算バイパスするサイクルが早くなり。
時に対して、本発明はＥフェーズの終了時になるので、
演算バイパスするサイクルが早くなり。
処理サイクルが短縮されろ。
先行命令とその演算結果をオペランドとして用いる後続
命令との態様別の動作タイミングケ示したのが第１２図
である。第１２図において、Ｘがバイバスする命令（先
行命令）、Ｙがバイパスされる命令（後続命令）を示す
。
命令との態様別の動作タイミングケ示したのが第１２図
である。第１２図において、Ｘがバイバスする命令（先
行命令）、Ｙがバイパスされる命令（後続命令）を示す
。
以上の説１力から明らかなように、本発明によれば、先
行命令の演算結果を後続命令のオペランドとして用いる
場合において、中間結果レジスタを設けて、先行命令の
演算結果が、演算結果レジスタにセットされろ前に確定
するものについては、中間結果レジスタより後続命令の
演ＭＩ ＨＶ＝人カポートにバイパスするので、従来の
演算結果レジスタよりバイパスする方式よりもさらに処
理サイクルの短縮を計ることができる。
行命令の演算結果を後続命令のオペランドとして用いる
場合において、中間結果レジスタを設けて、先行命令の
演算結果が、演算結果レジスタにセットされろ前に確定
するものについては、中間結果レジスタより後続命令の
演ＭＩ ＨＶ＝人カポートにバイパスするので、従来の
演算結果レジスタよりバイパスする方式よりもさらに処
理サイクルの短縮を計ることができる。
第１図はパイプライン制御方式による命令実行過程を説
明する図、第２図は先行命令の演算結果を後続命令のオ
ペランドとして用いる場合の後続命令実行タイミングの
例を示す図、第３図は従来の演算バイパス制御回路式に
よる後続命令実行タイミングを説明する図、第４図は従
来の演−一パイバス制御方式による命令実行回路の具体
的な構成例を示す図、第５図は各ステート毎に用意て扛
るレジスタを示す図、第６図は演算バイパス制御回路の
１例を示す図、第７図は第６図に示す回路の動作タイミ
ングの例を示す図、第８図は本発明の１実施例構“成を
示す図、第９図は本発明による後続命令実行タイミング
を説明する図、第１０図は本発明によジ各ステート毎に
用意式ｎるレジスタを示す図、第１１図は本発明による
演算バイパス制御回路の１実施例を示す図、第１２図は
第１１図に示す回路の動作タイミングを説明する図であ
る。 １・・・記憶制御部、２・・・オペランド・ワード拳レ
ジスタ、３と４・・・オペランド・レジスタ、５と６・
・・セレクタ、７・・・演算部、８・・・演算結果レジ
スタ。 ８′・・・中間結果レジスタ、９・・・レジスタ群、１
０−１ないし１０−６・・・一致回路、１１−１ないし
１１−６．１２ないし１９と２２・・・アンドｅゲー）
、２０．２１と２３・・・オア・ゲート。 律 １ 図 一一〜÷マシノ 傅ベア１し ぞ Ｌ 唱 ！ ３ 目 、１ 呟 υ Ａ Ｂ＋ ８＋−８２＼リ ＥＩ Ｅ
ｘ Ｗズ ４ 図 一′ｆ ５ 口 ）門 日 日 ロ 「 口 「）日Ｈ−円
Ｈ−囲一一ロ 速 ７ 品 （α） ＲＲ−＋Ｅｕｌ （ｅｕｚ ） （ｌｏ） 玉入→ＥＬ１１ （ＥＩＪ２） （０） αＲ→１尺 （２Ｒ） ＩＬ−＋ＥＵ１（２尺十ＥＬＪ２） （ｃＡ） ＲＲ−’−ＥＵｊ ＣＥＵｚ） オ ８ ｍ １″ｌ 図 日 長 δ ロ ニ ミ 才 １？１力 （久） 旦明１ 現ゆう巳υ１（巳ＩＪＺ） （１＋） ＲＲ２＋αに ６Ｂ＋＋Ｒ（２区） 」鴨ＥＵ１（２Ｒ→ＥＬＩ２） （０） 工旦Ｌ ＲＲ２＋αＲ
明する図、第２図は先行命令の演算結果を後続命令のオ
ペランドとして用いる場合の後続命令実行タイミングの
例を示す図、第３図は従来の演算バイパス制御回路式に
よる後続命令実行タイミングを説明する図、第４図は従
来の演−一パイバス制御方式による命令実行回路の具体
的な構成例を示す図、第５図は各ステート毎に用意て扛
るレジスタを示す図、第６図は演算バイパス制御回路の
１例を示す図、第７図は第６図に示す回路の動作タイミ
ングの例を示す図、第８図は本発明の１実施例構“成を
示す図、第９図は本発明による後続命令実行タイミング
を説明する図、第１０図は本発明によジ各ステート毎に
用意式ｎるレジスタを示す図、第１１図は本発明による
演算バイパス制御回路の１実施例を示す図、第１２図は
第１１図に示す回路の動作タイミングを説明する図であ
る。 １・・・記憶制御部、２・・・オペランド・ワード拳レ
ジスタ、３と４・・・オペランド・レジスタ、５と６・
・・セレクタ、７・・・演算部、８・・・演算結果レジ
スタ。 ８′・・・中間結果レジスタ、９・・・レジスタ群、１
０−１ないし１０−６・・・一致回路、１１−１ないし
１１−６．１２ないし１９と２２・・・アンドｅゲー）
、２０．２１と２３・・・オア・ゲート。 律 １ 図 一一〜÷マシノ 傅ベア１し ぞ Ｌ 唱 ！ ３ 目 、１ 呟 υ Ａ Ｂ＋ ８＋−８２＼リ ＥＩ Ｅ
ｘ Ｗズ ４ 図 一′ｆ ５ 口 ）門 日 日 ロ 「 口 「）日Ｈ−円
Ｈ−囲一一ロ 速 ７ 品 （α） ＲＲ−＋Ｅｕｌ （ｅｕｚ ） （ｌｏ） 玉入→ＥＬ１１ （ＥＩＪ２） （０） αＲ→１尺 （２Ｒ） ＩＬ−＋ＥＵ１（２尺十ＥＬＪ２） （ｃＡ） ＲＲ−’−ＥＵｊ ＣＥＵｚ） オ ８ ｍ １″ｌ 図 日 長 δ ロ ニ ミ 才 １？１力 （久） 旦明１ 現ゆう巳υ１（巳ＩＪＺ） （１＋） ＲＲ２＋αに ６Ｂ＋＋Ｒ（２区） 」鴨ＥＵ１（２Ｒ→ＥＬＩ２） （０） 工旦Ｌ ＲＲ２＋αＲ
Claims (1)
- 複数の命令をパイプライン処理し、演算結果を演算部の
演算結果レジスタにセクトして出刃するパイプライン制
御方式の中央処理装置において、演算結果を演算部の入
力ポートにバイパスする演算バイパス手段と、先行命令
の演算結果を後続命令のオペランドとして用いるか否か
を調べ、先行命令の演算結果を後続命令のオペランドと
して用いる場合に上記演算バイパス手段を制御する演算
バイパス制御手段と、上記演算部の演算結果が上記演算
結果レジスタにセットされる前に確定する場合には上記
演算結果レジスタにセットされる前に当該演算結果がセ
ットされる中間結果レジスタとを設け、上記演算バイパ
ス制御手段は、演算を実行する直前のステートに存在す
る命令のオペランド・レジスタ番号および上記ステート
以降の各ステートの命令によるレジスタへの書き込みの
有無と描該レジスタ番号と中間結果レジスタに演算結果
が出るか否かを調べて上記演算バイパス手段の制御およ
び上記ステートに存在する命令の演算実行ステートへの
変移の制御を行い、先行命令の演算結果をオペランドと
して用いる後続命令に対して癌該先行命令の演算結果の
上記演算部の大刀ボートへの演算バイパスを制御するよ
うに構成されたことを特徴とする演算バイパス制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311183A JPS59177655A (ja) | 1983-03-29 | 1983-03-29 | 演算バイパス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311183A JPS59177655A (ja) | 1983-03-29 | 1983-03-29 | 演算バイパス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177655A true JPS59177655A (ja) | 1984-10-08 |
Family
ID=12933681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311183A Pending JPS59177655A (ja) | 1983-03-29 | 1983-03-29 | 演算バイパス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177655A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120439A (ja) * | 1983-12-05 | 1985-06-27 | Nec Corp | 演算処理装置 |
| JPS6417121A (en) * | 1987-07-10 | 1989-01-20 | Hitachi Ltd | Information processor |
| JPH02103624A (ja) * | 1988-10-12 | 1990-04-16 | Hitachi Ltd | データ処理装置 |
| US6772318B1 (en) * | 1999-09-24 | 2004-08-03 | Kabushiki Kaisha Toshiba | Bypass control circuit |
-
1983
- 1983-03-29 JP JP5311183A patent/JPS59177655A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60120439A (ja) * | 1983-12-05 | 1985-06-27 | Nec Corp | 演算処理装置 |
| JPS6215891B2 (ja) * | 1983-12-05 | 1987-04-09 | Nippon Electric Co | |
| JPS6417121A (en) * | 1987-07-10 | 1989-01-20 | Hitachi Ltd | Information processor |
| JPH02103624A (ja) * | 1988-10-12 | 1990-04-16 | Hitachi Ltd | データ処理装置 |
| US6772318B1 (en) * | 1999-09-24 | 2004-08-03 | Kabushiki Kaisha Toshiba | Bypass control circuit |
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