JPS59177654A - 演算バイパス制御方式 - Google Patents
演算バイパス制御方式Info
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- JPS59177654A JPS59177654A JP5311083A JP5311083A JPS59177654A JP S59177654 A JPS59177654 A JP S59177654A JP 5311083 A JP5311083 A JP 5311083A JP 5311083 A JP5311083 A JP 5311083A JP S59177654 A JPS59177654 A JP S59177654A
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- instruction
- result
- arithmetic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パイプライン制御方式の中央処理装置におい
て、先行命令の演算結果を後続命令のアドレス生成に用
いる場合に、演算結果バイパスにより処理サイクルを短
縮するようにした演算バイパス制御方式に関するもので
ある。
て、先行命令の演算結果を後続命令のアドレス生成に用
いる場合に、演算結果バイパスにより処理サイクルを短
縮するようにした演算バイパス制御方式に関するもので
ある。
第１図はパイプライン制御方式による命令実行過程を説
明する図、第２図は先行命令の演算結果を後続命令のア
ドレス生成に用いる場合の後続命令実行タイミングを説
明する図、第３図は従来の演算バイパス制御方式による
後続命令実行タイミングを説明する図、第４図は従来の
演算バイパス制御方式による命令実行回路の具体的な構
成例を示す図、第５図は従来の演算バイパス制御方式に
よる他の例の後続命令実行タイミングを説明するム、第
６図は従来の演算バイパス制御方式による命令実行回路
の他の構成例を示す図である。図において、１はベース
・レジスタ（ＢＲ）、２はインデックス・レジスタ（Ｘ
Ｒ）、３ｉ１：ディスプレイスメント・レジスタ（ＤＲ
）、４．．５と９はセレクタ、６は加算器、７は記憶制
御部、８（はオペランド・ワード−レジスタ（ＯＷＲ）
、旬と１１ハオペランド・レジスタ（ＩＲ，２Ｒ）、１
２は演算部、１３は演算結果レジスタ（ＲＲ）、１４は
レジスタ群′を示す。
明する図、第２図は先行命令の演算結果を後続命令のア
ドレス生成に用いる場合の後続命令実行タイミングを説
明する図、第３図は従来の演算バイパス制御方式による
後続命令実行タイミングを説明する図、第４図は従来の
演算バイパス制御方式による命令実行回路の具体的な構
成例を示す図、第５図は従来の演算バイパス制御方式に
よる他の例の後続命令実行タイミングを説明するム、第
６図は従来の演算バイパス制御方式による命令実行回路
の他の構成例を示す図である。図において、１はベース
・レジスタ（ＢＲ）、２はインデックス・レジスタ（Ｘ
Ｒ）、３ｉ１：ディスプレイスメント・レジスタ（ＤＲ
）、４．．５と９はセレクタ、６は加算器、７は記憶制
御部、８（はオペランド・ワード−レジスタ（ＯＷＲ）
、旬と１１ハオペランド・レジスタ（ＩＲ，２Ｒ）、１
２は演算部、１３は演算結果レジスタ（ＲＲ）、１４は
レジスタ群′を示す。
第１図において、命令■、命令■、命令■の夫夫は、複
数のステップ（ＣＰ Ｕマシン・サイクル）により実行
され、各区切りが１ステツプを示す○谷ステップは、Ｄ
ステートが命令解読サイクル。
数のステップ（ＣＰ Ｕマシン・サイクル）により実行
され、各区切りが１ステツプを示す○谷ステップは、Ｄ
ステートが命令解読サイクル。
Ａステートがオペランド時アドレス生成サイクル、Ｂ１
ステートがバッファＯスタートψザイクノＶ。
ステートがバッファＯスタートψザイクノＶ。
Ｂ２ステートがバッファ読出しサイクル、Ｂ１ステート
とＢ２ステートが実行サイクル、Ｗステートが演算結果
書き込みサイクルである。
とＢ２ステートが実行サイクル、Ｗステートが演算結果
書き込みサイクルである。
パイプライン制御方式の中央処理装置では、第１図に示
すように、複数の命令■、命令■、命令■、・・・・・
・・・・ について、先行命令の演算結果の書き込みが
終らないうちに、先行命令と異なるステップを後続命令
が次々と並行して実行さｎる０王記憶オペランドのアド
レス生成は、ベース・アドレスとインデックス・アドレ
スと変位（デスプレイスメ／ト）の加算によって行わ扛
る。この場合、ベース・アドレスとインデックス・アド
レスは命令のベース・バ Ｆ、インデックス・パートの
示すレジスタの値である。このベース・アドレスとイン
デックス・アドレスは、先に実行された命令の演算結果
である場合があるが、先に述べたパイプライン制御方式
の中央処理装置において。
すように、複数の命令■、命令■、命令■、・・・・・
・・・・ について、先行命令の演算結果の書き込みが
終らないうちに、先行命令と異なるステップを後続命令
が次々と並行して実行さｎる０王記憶オペランドのアド
レス生成は、ベース・アドレスとインデックス・アドレ
スと変位（デスプレイスメ／ト）の加算によって行わ扛
る。この場合、ベース・アドレスとインデックス・アド
レスは命令のベース・バ Ｆ、インデックス・パートの
示すレジスタの値である。このベース・アドレスとイン
デックス・アドレスは、先に実行された命令の演算結果
である場合があるが、先に述べたパイプライン制御方式
の中央処理装置において。
同一パイブライン上の先行命令の演算結果を後続命令の
ベース拳アドレス又はインデックス・アト−ビスとして
用いようとすると、第２図に示すように、先行命令の演
算が終了して、レジスタ群にその結果がセントさ肛て以
降しか後続命令のアドレス生成ができず、後続命令をア
ドレス生成ステー）ＡＪＩＩ）１つ手前で待たせなけ牡
ばならない。そ′こで、従来は、第３図に示すように、
演算部の演算結果レジスタＲＲからアドレス生成用の加
算器に演算バイパス欠設けろことにより、先行命令の演
算結果を演算結果レジスタより後続命令のアドレス生成
に用いられるようにし、レジスタ群に書き込まれるまで
の処理サイクル分の後続命令の待ち状態を短縮している
。その具体的な回路の構成例７示したのが第４図である
。
ベース拳アドレス又はインデックス・アト−ビスとして
用いようとすると、第２図に示すように、先行命令の演
算が終了して、レジスタ群にその結果がセントさ肛て以
降しか後続命令のアドレス生成ができず、後続命令をア
ドレス生成ステー）ＡＪＩＩ）１つ手前で待たせなけ牡
ばならない。そ′こで、従来は、第３図に示すように、
演算部の演算結果レジスタＲＲからアドレス生成用の加
算器に演算バイパス欠設けろことにより、先行命令の演
算結果を演算結果レジスタより後続命令のアドレス生成
に用いられるようにし、レジスタ群に書き込まれるまで
の処理サイクル分の後続命令の待ち状態を短縮している
。その具体的な回路の構成例７示したのが第４図である
。
第４図において、ベース・レジスタ１．インデックス豐
レジスタ２の夫々とアドレス生成用の加算器６との間に
セレクタ４．５を設け、演算結果レジスタ１３の内容乞
演算バイパスによりセレクタ４又は５を通してアドレス
生成用の加算器６に入力するようにしている。
レジスタ２の夫々とアドレス生成用の加算器６との間に
セレクタ４．５を設け、演算結果レジスタ１３の内容乞
演算バイパスによりセレクタ４又は５を通してアドレス
生成用の加算器６に入力するようにしている。
更に、他の従来例を示したのが第５図および第６図であ
る。第６図において、演算結果レジスタ１３の内存は演
算バイパスによｐベース・レジスタ１又はインデックス
−レジスタ２にセットするように、セレクタ４′と５′
がベース・レジスタ１、インデックス・レジスタ２の入
力側に設けている。
る。第６図において、演算結果レジスタ１３の内存は演
算バイパスによｐベース・レジスタ１又はインデックス
−レジスタ２にセットするように、セレクタ４′と５′
がベース・レジスタ１、インデックス・レジスタ２の入
力側に設けている。
従って、この構成による場合には、ベース・レジスタ１
又はインデックス・レジスタ２へのセントを行うため、
第３図と第５図とを比較すると明らかなように先に述べ
、た従来のものよりは１ステツプ処理サイクルが多くか
かる。
又はインデックス・レジスタ２へのセントを行うため、
第３図と第５図とを比較すると明らかなように先に述べ
、た従来のものよりは１ステツプ処理サイクルが多くか
かる。
以上に説明し之従来の方式は、先行命令が演算結果レジ
スタにセットされて以降に、演算ノくイノくスにより、
アドレス生成用の加算器に入力し、又はベース・レジス
タ若しくはインデックス豐レジスタにセットして後続命
令のアドレス生成を行うものであるが、１命令には、Ｍ
ＵＬＴＩやＤ Ｉ Ｖ Ｉ Ｄ Ｅを除く固足小数点命
令、ＬＯＡＤ命令などのように演算結釆薔き込みサイク
ルＷの前のサイクルで既に演算結果が出る命令がある。
スタにセットされて以降に、演算ノくイノくスにより、
アドレス生成用の加算器に入力し、又はベース・レジス
タ若しくはインデックス豐レジスタにセットして後続命
令のアドレス生成を行うものであるが、１命令には、Ｍ
ＵＬＴＩやＤ Ｉ Ｖ Ｉ Ｄ Ｅを除く固足小数点命
令、ＬＯＡＤ命令などのように演算結釆薔き込みサイク
ルＷの前のサイクルで既に演算結果が出る命令がある。
従来の方式は、このような命令でろって、先行命令の演
算結果が演算結果レジスタにセットさ扛る以前に確定し
ても、演算結果が演算結果レジスタにセットをｎるまで
は演誹バイパス７使えないという欠点があった。
算結果が演算結果レジスタにセットさ扛る以前に確定し
ても、演算結果が演算結果レジスタにセットをｎるまで
は演誹バイパス７使えないという欠点があった。
〔発明の目的」
本発明は、上記の考ＭＶＣ基づくものであって、先行命
令の演算結果を後続命令のアドレス生成に用いる場合に
おいて、先行命令の演算結果が、演算結果レジスタにセ
ントさｎる以前に確定するときには、演算結果レジスタ
のセット前に演算結果゛ を後続命令のアドレス生成に
演算バイパスし、処理サイクルの短縮を酎った演算バイ
パス制御方式を提供すること７目的とするものである。
令の演算結果を後続命令のアドレス生成に用いる場合に
おいて、先行命令の演算結果が、演算結果レジスタにセ
ントさｎる以前に確定するときには、演算結果レジスタ
のセット前に演算結果゛ を後続命令のアドレス生成に
演算バイパスし、処理サイクルの短縮を酎った演算バイ
パス制御方式を提供すること７目的とするものである。
そのために本発明の演算バイパス制御方式は、主記憶オ
ペランドのアドレス生成部とオペランド格納部と演算部
とを備え、複数の命令をパイプライン処理し、演算結果
を演算部の演算結果レジスタにセットして出力するパイ
プライン制御方式の中央処理装置において、上記演算部
の演算結果を上記アドレス生成部にバイパスする演算バ
イパス手段と、先行命令の演算結果を後続命令のアドレ
ス生成に用いるか否かを調べ、先行命令の演算結果を後
続命令のアドレス生成に用いろ場合に上記演算バイパス
手段を制御する演算バイパス制御手段と、上記演算部の
演算結果が上記演算結果レジスタにセットされる前に確
定する場合には上記演算結果レジスタにセットさ詐る前
に当該演算結果がセラ１ｌｆｌる中間結果レジスタとを
設け、上記演算バイパス制御手段は、主記憶オペランド
のアドレスを生成する直前のステートに存在する命令の
レジスタ番号および上記ステート以降の各ステートの命
令によるレジスタへの％１：き込みの有無と当該レジス
タ番号と中間結果レジスタが有効か否か？：調べて上記
演算バイパス手段の制御および上記ステートに存在する
命令のアドレス生成ステートへの変移の制御を行い、先
行命令の演算結果をアドレス生成に用いる後続命令に対
して描該先行命令の演算結果の上記アドレス生成部への
演算バイパスを制御するように構成さｒしたことを特徴
とするものでろる。
ペランドのアドレス生成部とオペランド格納部と演算部
とを備え、複数の命令をパイプライン処理し、演算結果
を演算部の演算結果レジスタにセットして出力するパイ
プライン制御方式の中央処理装置において、上記演算部
の演算結果を上記アドレス生成部にバイパスする演算バ
イパス手段と、先行命令の演算結果を後続命令のアドレ
ス生成に用いるか否かを調べ、先行命令の演算結果を後
続命令のアドレス生成に用いろ場合に上記演算バイパス
手段を制御する演算バイパス制御手段と、上記演算部の
演算結果が上記演算結果レジスタにセットされる前に確
定する場合には上記演算結果レジスタにセットさ詐る前
に当該演算結果がセラ１ｌｆｌる中間結果レジスタとを
設け、上記演算バイパス制御手段は、主記憶オペランド
のアドレスを生成する直前のステートに存在する命令の
レジスタ番号および上記ステート以降の各ステートの命
令によるレジスタへの％１：き込みの有無と当該レジス
タ番号と中間結果レジスタが有効か否か？：調べて上記
演算バイパス手段の制御および上記ステートに存在する
命令のアドレス生成ステートへの変移の制御を行い、先
行命令の演算結果をアドレス生成に用いる後続命令に対
して描該先行命令の演算結果の上記アドレス生成部への
演算バイパスを制御するように構成さｒしたことを特徴
とするものでろる。
以下、本発明の実施例を図面を参照しつつ説明する。
萬７図は本発明の詳細な説明する図、Ｍ８図は本発明の
１実施例構成を示す図、第９図は本発明忙より各ステー
ト、苺に用意されるレジスタを示す図、第１．ｔ１図は
本発（ト）による演算バイパス制御回路の１実施例を示
す図、第１１図は第１０図に示す回路の動作タイミング
の例を示す図、第１２図に本発明の他の実施例を示す図
、第１３図は本発明による演算バイパス制御回路の他の
実施例を示す図、第１４図は第１３図に示す回路の動作
タイミングの例を示す図である。図において、工ないし
１４は第４図および第６図に対応するものを示し、１３
′は中間結果レジスタ、１５と１６はレジスタ、１７−
１ないし１７−６は一致回路、１８−１ないし１８−６
と１９ないし２４はアンド・ゲート、２５はナンド・ゲ
ート、２６と２７はオア・ゲートを示す。
１実施例構成を示す図、第９図は本発明忙より各ステー
ト、苺に用意されるレジスタを示す図、第１．ｔ１図は
本発（ト）による演算バイパス制御回路の１実施例を示
す図、第１１図は第１０図に示す回路の動作タイミング
の例を示す図、第１２図に本発明の他の実施例を示す図
、第１３図は本発明による演算バイパス制御回路の他の
実施例を示す図、第１４図は第１３図に示す回路の動作
タイミングの例を示す図である。図において、工ないし
１４は第４図および第６図に対応するものを示し、１３
′は中間結果レジスタ、１５と１６はレジスタ、１７−
１ないし１７−６は一致回路、１８−１ないし１８−６
と１９ないし２４はアンド・ゲート、２５はナンド・ゲ
ート、２６と２７はオア・ゲートを示す。
本発明は、第７図に示すように、演算部に演算結果レジ
スタのほかに中間結果レジスタを設ケ。
スタのほかに中間結果レジスタを設ケ。
中間結果レジスタから演算パイプ（スして後続命令のア
ドレス生成を行うものである。その具体的な構成例を第
８図に示す。第８図において、中間結果レジスタ１３′
の演算バイパスは、セレクタ４と５を通してアドレス生
成用の加算器６に入力される。
ドレス生成を行うものである。その具体的な構成例を第
８図に示す。第８図において、中間結果レジスタ１３′
の演算バイパスは、セレクタ４と５を通してアドレス生
成用の加算器６に入力される。
また、本発明では、第９図に示すレジスタが用意さｎる
。第９図において、 （１）のレジスタＡＶ、ＢＶ、・
・・・・・・・・ は各ステートの命令の有無を示すレ
ジスタ、（２）のレジスタＡＷＲ，ＢＷＲ，・・・・・
・・・・ は各ステートの命令による汎用レジスタへの
書き込みの有無を示すレジスタ、 （３）のレジスタＡ
Ｉ、Ｂｌ、・・・・・・・・・ は各ステートの命令の
第１オペランドのレジスタ番号を示すレジスタ、 （４
）のレジスタＲＲＩＡ、ＲＲＩＢ、・・・・・・・・・
は各ステートの命令の中間結果レジスタの有効、無効
を示すレジスタである。これらのレジスタの内容に基づ
いて演算バイパス制御を行う１実施例を示したのが第１
０図であるＯ 第１０図において、レジスタ１５はＤステートのベース
・レジスタのレジスタ番号を示し、レジスタ１６ＵＤス
テートのベース・レジスタの使用の有無を示すものであ
る。一致回路１７−１ないし１７−６はレジスタ１５の
内容と夫々各ステートの命令の第１オペランドのレジス
タ番号（Ｂｌ、ＣＩ、ＤｉＥｌ、Ｆｌ、Ｇｌ） との一
致をみるものであるＯｔナンドゲート１８−１ないし１
８−６は、レジスタ１６の内容とＤステートの命令の有
無７示すレジスタＡＶの内容とが共通に入力端子に供給
されると共に、さらに、夫々一致回路１７−１ないし１
７−６の出力と各ステートの命令の有無を示すレジスタ
（ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶ）（Ｄ内容と各
ステー１の命令による汎用レジスタへの書き込みの有無
を示すレジスタ（ＢＷＲ，ＣＷＲ，ＤＷＲ，ＥＷＲ，Ｆ
ＷＲ，ＧＷＲ）の内容が夫々入力端子に供給される。ア
ンド・ゲー）１８−１．１８−２と１８−４ないし１８
−６の出力端子はオア・ゲート２６の入力端子に接続さ
れ、アンド番ゲート１８−３の出力端子はアンド・ゲー
ト１９と２０の一方の入力端子に接続される。アンド・
ゲート１９の他方の入力端子にはＥ１ステートの命令の
中間結果レジスタの有効、無効を示すレジスタＲＲＩＥ
の内容が供給され、その負論理信号（ＲＲＩＥ）がアン
ド・ゲート２０の他方の入力端子に供給さ扛る。
。第９図において、 （１）のレジスタＡＶ、ＢＶ、・
・・・・・・・・ は各ステートの命令の有無を示すレ
ジスタ、（２）のレジスタＡＷＲ，ＢＷＲ，・・・・・
・・・・ は各ステートの命令による汎用レジスタへの
書き込みの有無を示すレジスタ、 （３）のレジスタＡ
Ｉ、Ｂｌ、・・・・・・・・・ は各ステートの命令の
第１オペランドのレジスタ番号を示すレジスタ、 （４
）のレジスタＲＲＩＡ、ＲＲＩＢ、・・・・・・・・・
は各ステートの命令の中間結果レジスタの有効、無効
を示すレジスタである。これらのレジスタの内容に基づ
いて演算バイパス制御を行う１実施例を示したのが第１
０図であるＯ 第１０図において、レジスタ１５はＤステートのベース
・レジスタのレジスタ番号を示し、レジスタ１６ＵＤス
テートのベース・レジスタの使用の有無を示すものであ
る。一致回路１７−１ないし１７−６はレジスタ１５の
内容と夫々各ステートの命令の第１オペランドのレジス
タ番号（Ｂｌ、ＣＩ、ＤｉＥｌ、Ｆｌ、Ｇｌ） との一
致をみるものであるＯｔナンドゲート１８−１ないし１
８−６は、レジスタ１６の内容とＤステートの命令の有
無７示すレジスタＡＶの内容とが共通に入力端子に供給
されると共に、さらに、夫々一致回路１７−１ないし１
７−６の出力と各ステートの命令の有無を示すレジスタ
（ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶ）（Ｄ内容と各
ステー１の命令による汎用レジスタへの書き込みの有無
を示すレジスタ（ＢＷＲ，ＣＷＲ，ＤＷＲ，ＥＷＲ，Ｆ
ＷＲ，ＧＷＲ）の内容が夫々入力端子に供給される。ア
ンド・ゲー）１８−１．１８−２と１８−４ないし１８
−６の出力端子はオア・ゲート２６の入力端子に接続さ
れ、アンド番ゲート１８−３の出力端子はアンド・ゲー
ト１９と２０の一方の入力端子に接続される。アンド・
ゲート１９の他方の入力端子にはＥ１ステートの命令の
中間結果レジスタの有効、無効を示すレジスタＲＲＩＥ
の内容が供給され、その負論理信号（ＲＲＩＥ）がアン
ド・ゲート２０の他方の入力端子に供給さ扛る。
アンド・ゲート１９の出力端子はアンド・ゲート２１と
２２の一方の入力端子に接続さｎ、アンド・ゲート２１
の他方の入力端子にはＥフェーズの終了を示す信号ＥＲ
ＥＬが供給され、その負論理信号ＥＲＥＬがアンド・ゲ
ート２２の他方の入力端子に供給される。アンド・ゲー
）２１の正論理出力端子はアンド・ゲート２３の一方の
入力端子に接続さｎ・アンド−ゲート２１の負論理の出
力端子はアンド・ゲート２４の一方の入力端子に接続さ
れる。アンド・ゲート２３と２４の他方の入力端子およ
びナンド・ゲート２５の入力端子にはレジスタ１６の内
容が供給さする。オア・ゲート２７の入力端子にはアン
ド拳ゲート２０の出力端子とアンド・ゲート２２の出力
端子とオア・ゲート２６の出力端子とｉ＝接続され、オ
ア・ゲート２７の出力信号ＥＧＩによってＤステートか
らＡステートへの変位を止める。以上のように構成され
た回路により、アドレス生成ステート囚の１つ前のステ
ート（２）に存在する命令と、それより後のステート
（Ａ、Ｂｌ、Ｂ２．Ｅｌ、Ｂ２゜Ｗ）の各ステートの命
令によるレジスタへの書き込みの有無と、レジスタの一
致をみてアドレス言十其ステートへの変移を止めろ力≧
、演算ノくイノくス７りムｌらのルートを開くか、一般
のル−トを開く２！ｌｌ）を化１］御する。第１０図に
示す回路は、ベース・アドレスへの演算バイパス制御を
行うものである７５；、インデックス・アドレスへの演
算ノくイノ（ス毒１ｊ御を行うものは、第１０図に示す
回路において、レジスタ１５と１６をインテックス−レ
ジスタに関するものに置き換え、さらにＢＲをＸ１１１
ｍ％ＥＡＩをＥＡ２に置き換えればよい。第１０図に示
す回路の動作タイミングの例を示し文のが第１１図であ
る。第１１図において、Ｘがバイノ（スする命令（先行
命令ン、Ｙがバイパスされる命令（後続命令）でアセ、
カッコ内がインデックス・アドレスの演算ノ（イノくス
について示したものである。
２２の一方の入力端子に接続さｎ、アンド・ゲート２１
の他方の入力端子にはＥフェーズの終了を示す信号ＥＲ
ＥＬが供給され、その負論理信号ＥＲＥＬがアンド・ゲ
ート２２の他方の入力端子に供給される。アンド・ゲー
）２１の正論理出力端子はアンド・ゲート２３の一方の
入力端子に接続さｎ・アンド−ゲート２１の負論理の出
力端子はアンド・ゲート２４の一方の入力端子に接続さ
れる。アンド・ゲート２３と２４の他方の入力端子およ
びナンド・ゲート２５の入力端子にはレジスタ１６の内
容が供給さする。オア・ゲート２７の入力端子にはアン
ド拳ゲート２０の出力端子とアンド・ゲート２２の出力
端子とオア・ゲート２６の出力端子とｉ＝接続され、オ
ア・ゲート２７の出力信号ＥＧＩによってＤステートか
らＡステートへの変位を止める。以上のように構成され
た回路により、アドレス生成ステート囚の１つ前のステ
ート（２）に存在する命令と、それより後のステート
（Ａ、Ｂｌ、Ｂ２．Ｅｌ、Ｂ２゜Ｗ）の各ステートの命
令によるレジスタへの書き込みの有無と、レジスタの一
致をみてアドレス言十其ステートへの変移を止めろ力≧
、演算ノくイノくス７りムｌらのルートを開くか、一般
のル−トを開く２！ｌｌ）を化１］御する。第１０図に
示す回路は、ベース・アドレスへの演算バイパス制御を
行うものである７５；、インデックス・アドレスへの演
算ノくイノ（ス毒１ｊ御を行うものは、第１０図に示す
回路において、レジスタ１５と１６をインテックス−レ
ジスタに関するものに置き換え、さらにＢＲをＸ１１１
ｍ％ＥＡＩをＥＡ２に置き換えればよい。第１０図に示
す回路の動作タイミングの例を示し文のが第１１図であ
る。第１１図において、Ｘがバイノ（スする命令（先行
命令ン、Ｙがバイパスされる命令（後続命令）でアセ、
カッコ内がインデックス・アドレスの演算ノ（イノくス
について示したものである。
次に、先行命令の演算結果を演算）くイノ（スによりベ
ース−レジスタ又はインデックス・レジスタにセットし
、後続命令のアドレス生成を行う本発明の他の実施例を
示したのが第１２図であり、その演算バイパス制御を行
う回路の実施例を示したのが第１３図でおる。第１２図
において、先に説明した第８図に示す構成と異なる点は
、中間結果レジス：’７１３’からセレクタ４’、 ５
’を通してベース・レジスタ１、インデックス・レジス
タ２に演算）くイノくスするようにしている点でおる。
ース−レジスタ又はインデックス・レジスタにセットし
、後続命令のアドレス生成を行う本発明の他の実施例を
示したのが第１２図であり、その演算バイパス制御を行
う回路の実施例を示したのが第１３図でおる。第１２図
において、先に説明した第８図に示す構成と異なる点は
、中間結果レジス：’７１３’からセレクタ４’、 ５
’を通してベース・レジスタ１、インデックス・レジス
タ２に演算）くイノくスするようにしている点でおる。
また、第１３図において、先に説明した第１０図に示す
構成と異なる点は、アンド−ゲート１９の正論理出力信
号によって演算バイパスを行い（ＲＲＩ→Ｂ、Ｒ−）Ｅ
Ａｌ）。
構成と異なる点は、アンド−ゲート１９の正論理出力信
号によって演算バイパスを行い（ＲＲＩ→Ｂ、Ｒ−）Ｅ
Ａｌ）。
アンド・ゲート１９の負論理比Ｖ信号によって一般のル
ートを使う（Ｇ Ｒ−＋Ｂ Ｒ−＋Ｅ Ａ １ ）■１
Ｊ４＠ｌを行うようにしている点でおる。まｆｃ１オア
ーゲート２７は、アンド拳ゲート２０の出力とオア・ゲ
ート２６の出力の論理和をとり、ＤステートからＡステ
ートへの変移を止めろ信号ＥＧＩを出力する点である。
ートを使う（Ｇ Ｒ−＋Ｂ Ｒ−＋Ｅ Ａ １ ）■１
Ｊ４＠ｌを行うようにしている点でおる。まｆｃ１オア
ーゲート２７は、アンド拳ゲート２０の出力とオア・ゲ
ート２６の出力の論理和をとり、ＤステートからＡステ
ートへの変移を止めろ信号ＥＧＩを出力する点である。
第１３図に示す回路もベース・アドレスへの演算バイパ
ス制御を行うものであるが、インテックス・アドレスへ
の演算バイパスを行うものは、第１３図に示す回路にお
いて、第１０図に示す回路の場合と同様の置き換えを行
えばよい。第１３図に示す回路の動作タイミングの例を
示したのが第１４図である。
ス制御を行うものであるが、インテックス・アドレスへ
の演算バイパスを行うものは、第１３図に示す回路にお
いて、第１０図に示す回路の場合と同様の置き換えを行
えばよい。第１３図に示す回路の動作タイミングの例を
示したのが第１４図である。
以上の説明から明らかなように、本発明によ扛ば、先行
命令の演算結果を後続命令のアドレス生成に用いる場合
において２中間結果レジスタな設けて、先行命令の演算
結果が、演算結果レジスタにセットてｎる前に確定する
ものについては、中間結果レジスタより後続命令のアド
レス生成回路にバイパスするので、演算バイパスの処理
サイクルの短縮を計ることができる。
命令の演算結果を後続命令のアドレス生成に用いる場合
において２中間結果レジスタな設けて、先行命令の演算
結果が、演算結果レジスタにセットてｎる前に確定する
ものについては、中間結果レジスタより後続命令のアド
レス生成回路にバイパスするので、演算バイパスの処理
サイクルの短縮を計ることができる。
第１画はパイプライン制御方式による命令実行過程を説
明する図、第２図は先行命令の演算結果を後続命令のア
ドレス生成に用いる場合の後続命令実行タイミングを説
明する図、第３図は従来の演算バイパス制御方式による
後続命令実行タイミングを説明する図、第４図は従来の
演算バイパス制御方式による命令実行回路の具体的な構
成例を示す図、第５図は従来の演算バイパス制御方式に
よる他の例の後続命令実行タイミングを説明する抑、第
６図は従来の演算バイパス制御方式による命令実行回路
の他の構成例を示す図、第７図は本発明の詳細な説明す
る図、第８図は本発明の１実施例構成を示す図５第９図
は本発明によシ各ステート毎に用意１扛るレジスタを示
す図、第１０図は本発明による演算バイパス制御回路の
１実施例を示す図、第１１図は第１０図に示す回路の動
作タイミングの例を示す図、第１２図は本発明の他の実
施例馨示す図、第１３図は本発明による演算バイパス制
御回路の他の実施例を示す図、第１４図は第１３図に示
す回路の動作タイミングの例を示す図である。 １・・・ベース争レジスタ （ＢＲ）、２・・・インデ
ックス・レジスタ（ＸＲ）、、３・・・ディスプレイス
メント・レジスタ（ＤＲ）、４．５と９・・・セレクタ
、６・・・加算器、７・・・記憶制御部、８・・・オペ
ランド・ワード・レジスタ（ＯＷＲ）、１０と１１・・
・オペランド・レジスタ（ＩＲ，２Ｒ）、１２・・・演
算部、１３・・・演算結果レジスタ（ＲＲ）、１３’・
・・中間結果レジスタ（ＲＲＩ）、１４・・・レジスタ
群、１５と１６・・・レジスタ、１７−１ないし１７−
６・・・一致回路、１８−１ないし１ｓ−ｅと１９ない
し２４・・・アンド・ゲート、２５・・・ナンド・ゲー
ト、２６と２７・・・オア・ゲート。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 オ １１カ 一一一チマンノ 可ろ７１し ／＃冷■ Ｄ Δ Ｂ＋ Ｂ２ ＥＩ
Ｂ２ Ｗ才 ２ 口 才 ３ 図 １膝怖 Ｄ Ｄ Ｄ Ｄ Ｄ Ａ ８４
Ｂ２Ｈ４牙 ４１刀 ｆ ５ 図 績玩争今 Ｄ Ｄ Ｄ Ｄ ＯＤ Ａ
８１ ８２ ＥＩブ ６ 図 グ ７ 図 （ ν し し し υ 八 １
３＋ Ｂ２ と」 （オ
８ 酬 イ γ 図 １）日ロロロ日日口 ≠）ツ 閃 〒 Ｒシ１Ｒ区１ 雫
弯１才 １１ 図 （２） （玉らＦＡＩ（ＲＲＩ→ＥＡ２） ケ １１ 図 ｆｄ＋ 〜２＋へλ ＢＲ−＞ＥＡｌ（ＸＲ−ｉ−ＥＡ２） ｔｆ） Ｒ陽すαに ７１１ 図 （＋） ｂｘ−ｖｌ＝Ａｌ（ＸＨ−ｓ−ＥＡ２）才 １２１刀 材 １４ 日 （α） 尺圓旦 Ｅ６Ｂ＋ 態止 ＲＲ１→Ｂよ（ＲＲ＋＋ｘＲ） １→ＥＡ’ｌ （ＸＲ−＞ＥＡλ） （０） ＥαＢ１ 艮ぜ ＲＲ，１−＞ＢＲ（ＲＲ１＋ＸＲ） −憾、−ＥＡ１４Ｘλ÷ＥＡ２） 搾 １４ 図 （ｄ） 二免彰 且幻手 邦辻
明する図、第２図は先行命令の演算結果を後続命令のア
ドレス生成に用いる場合の後続命令実行タイミングを説
明する図、第３図は従来の演算バイパス制御方式による
後続命令実行タイミングを説明する図、第４図は従来の
演算バイパス制御方式による命令実行回路の具体的な構
成例を示す図、第５図は従来の演算バイパス制御方式に
よる他の例の後続命令実行タイミングを説明する抑、第
６図は従来の演算バイパス制御方式による命令実行回路
の他の構成例を示す図、第７図は本発明の詳細な説明す
る図、第８図は本発明の１実施例構成を示す図５第９図
は本発明によシ各ステート毎に用意１扛るレジスタを示
す図、第１０図は本発明による演算バイパス制御回路の
１実施例を示す図、第１１図は第１０図に示す回路の動
作タイミングの例を示す図、第１２図は本発明の他の実
施例馨示す図、第１３図は本発明による演算バイパス制
御回路の他の実施例を示す図、第１４図は第１３図に示
す回路の動作タイミングの例を示す図である。 １・・・ベース争レジスタ （ＢＲ）、２・・・インデ
ックス・レジスタ（ＸＲ）、、３・・・ディスプレイス
メント・レジスタ（ＤＲ）、４．５と９・・・セレクタ
、６・・・加算器、７・・・記憶制御部、８・・・オペ
ランド・ワード・レジスタ（ＯＷＲ）、１０と１１・・
・オペランド・レジスタ（ＩＲ，２Ｒ）、１２・・・演
算部、１３・・・演算結果レジスタ（ＲＲ）、１３’・
・・中間結果レジスタ（ＲＲＩ）、１４・・・レジスタ
群、１５と１６・・・レジスタ、１７−１ないし１７−
６・・・一致回路、１８−１ないし１ｓ−ｅと１９ない
し２４・・・アンド・ゲート、２５・・・ナンド・ゲー
ト、２６と２７・・・オア・ゲート。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 オ １１カ 一一一チマンノ 可ろ７１し ／＃冷■ Ｄ Δ Ｂ＋ Ｂ２ ＥＩ
Ｂ２ Ｗ才 ２ 口 才 ３ 図 １膝怖 Ｄ Ｄ Ｄ Ｄ Ｄ Ａ ８４
Ｂ２Ｈ４牙 ４１刀 ｆ ５ 図 績玩争今 Ｄ Ｄ Ｄ Ｄ ＯＤ Ａ
８１ ８２ ＥＩブ ６ 図 グ ７ 図 （ ν し し し υ 八 １
３＋ Ｂ２ と」 （オ
８ 酬 イ γ 図 １）日ロロロ日日口 ≠）ツ 閃 〒 Ｒシ１Ｒ区１ 雫
弯１才 １１ 図 （２） （玉らＦＡＩ（ＲＲＩ→ＥＡ２） ケ １１ 図 ｆｄ＋ 〜２＋へλ ＢＲ−＞ＥＡｌ（ＸＲ−ｉ−ＥＡ２） ｔｆ） Ｒ陽すαに ７１１ 図 （＋） ｂｘ−ｖｌ＝Ａｌ（ＸＨ−ｓ−ＥＡ２）才 １２１刀 材 １４ 日 （α） 尺圓旦 Ｅ６Ｂ＋ 態止 ＲＲ１→Ｂよ（ＲＲ＋＋ｘＲ） １→ＥＡ’ｌ （ＸＲ−＞ＥＡλ） （０） ＥαＢ１ 艮ぜ ＲＲ，１−＞ＢＲ（ＲＲ１＋ＸＲ） −憾、−ＥＡ１４Ｘλ÷ＥＡ２） 搾 １４ 図 （ｄ） 二免彰 且幻手 邦辻
Claims (1)
- 王記憶オペランドのアドレス生成部とオペランド格納部
と演算部とを備え、複数の命令をパイプライン処理し、
演算結果を演算部の演算結果レジスタにセットして出力
するパイプライン制御方式の中央処理装置において、上
記演算部の演算結果を上記アドレス生成部にバイパスす
る演算バイパス手段と、先行命令の演算結果を後続命令
のアドレス生成に用いるか否かを調べ、先行命令の演算
結果を後続命令のアドレス生成に用いる場合に上記演算
バイパス手段を制御する演算バイパス制御手段と、上記
演算部の演算結果が上記演算結果レジスタにセットされ
る前に確定する場合には上記演算結果レジスタにセット
される前に当該演算結果がセットされる中間結果レジス
タとを設け、上記演算バイパス制御手段は、王記憶オペ
ランドのアドレスを生成する直前のステートに存在する
命令のレジスタ番号および上記ステート以降の各ステー
トの命令によるレジスタへの書き込みの有無と当該レジ
スタ番号と中間結果レジスタが有効が否かを調べて上記
演算バイパス手段の制御および上記ステートに存在する
命令のアドレス生成ステートへの変移の制御を行い、先
行命令の演算結果をアドレス生成に用いる後続命令に対
して尚該先行命令の演算結果の上記アドレス生成部への
演算バイパスを制御するように構成はれたことを特徴と
する演算バイパス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311083A JPS59177654A (ja) | 1983-03-29 | 1983-03-29 | 演算バイパス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311083A JPS59177654A (ja) | 1983-03-29 | 1983-03-29 | 演算バイパス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59177654A true JPS59177654A (ja) | 1984-10-08 |
Family
ID=12933654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311083A Pending JPS59177654A (ja) | 1983-03-29 | 1983-03-29 | 演算バイパス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01224870A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | 情報処理装置における主記憶アクセス命令実行制御方式 |
| US6772318B1 (en) * | 1999-09-24 | 2004-08-03 | Kabushiki Kaisha Toshiba | Bypass control circuit |
-
1983
- 1983-03-29 JP JP5311083A patent/JPS59177654A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01224870A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | 情報処理装置における主記憶アクセス命令実行制御方式 |
| US6772318B1 (en) * | 1999-09-24 | 2004-08-03 | Kabushiki Kaisha Toshiba | Bypass control circuit |
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