JPH0786845B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ・システム
に関し、特にマイクロコードを有するハードウェアの使
用により、マルチ・ワード境界記憶域横断アクセスの性
能を向上させるアクセラレータ・システムに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】プロセ
ッサ記憶配列は小容量な高速キャッシュから大容量で比
較的低速なランダム・アクセス・メモリ（ＲＡＭ）に至
るまで、ｎワードを基本として編成され、ここでワード
はプロセッサのための計算の基本単位を表す連続的なバ
イト数であり、ｎは正の整数である。定義上、記憶アク
セスは１個のｎワードを参照する。この構成はプロセッ
サ及び記憶装置間における効率的なバス構造を提供し、
記憶配列のアドレッシングを単純化する。記憶配列はた
くさんの個々にアドレス可能な記憶配列からなる。例え
ば、Ｓ／３７０アーキテクチャに関しては、ＩＢＭ社発
行の““The ESA/370 CPU Architecture”、１９８９年
発行、ＳＡ２２−７２００で説明されており、ここでは
８ビット・バイトがアドレス可能記憶域の最小単位であ
り、連続する４バイトはワードを編成し、計算の基本単
位である。今日Ｓ／３７０プロセッサは２ワード（ダブ
ルワード或いはＤＷ）及び４ワード（カッドワード或い
はＱＷ）境界で編成される記憶配列を有する。

【０００３】Ｓ／３７０プロセッサの開発において、ｎ
ワード境界上に整合されないオペランドを扱う例として
は、オペランド・フェッチ論理があり、Liptayによる米
国特許第４１８９７７２号、“Operand Alignment Cont
rols for VFL Instructions”において説明されてい
る。

【０００４】一般分野における別の特許としては、D.Za
heb による米国特許第３６０２８９６号、“Random Acc
ess Memory with Flexible Data Boundaries”があり、
ここではアクセスされるデータ・ワードが１個のメモリ
・ワード境界を近隣のメモリ・ワードにオーバラップす
るランダム・アクセス・メモリを開示している。最初の
バイト・ロケーションは数個のバイト（最大１ワード
長）と共に提供される。この開示により要求されるキャ
ッシュの区分は、キャッシュ・アクセス・クリティカル
・パスにおける容認不可な回路遅延を課すものである。

【０００５】更に、一般分野における別の特許として、
Bechtolsheimによる米国特許第４４３５７９２号、“Ra
ster Memory Manipulation Apparatus”があり、ここで
はコンピュータはワード境界に跨ってメモリをアクセス
可能である。シフタ及びオフセット・データ（すなわち
アクセス長及び境界）がデータを位置合わせするために
使用されるが、区分は主メモリ・アドレス・パスにおい
てインクリメンタ、マルチプレクサ、及びデコーダを必
要とし、やはり容認不可な遅延を課すことになる。

【０００６】主メモリ・アドレス・パスにおけるこうし
た種類の追加要求は、Liepa による米国特許第４５２０
４３９号、“Variable Field Partial Write Data Merg
e”において強いられており、ここではスタート・アド
レス、読出し／書込み情報、スタート・ロケーション、
及びアクセス長を提供することによりメモリをアクセス
し、ワード境界を横断することを開示している。ワード
境界を跨ぐワードは、書込みデータ・インタフェースを
使用して、マスクされる不要ビットと共に組み合わされ
る（マージされる）。このビット・マスクのアプローチ
は本発明に関与するものではない。

【０００７】米国特許第４８１４９７６号、“RISC Com
puter with Unaligned ReferenceHandling and Method
for the Same”では、シフト／組合せユニットを使用
し、キャッシュ・メモリの境界を跨ぐアクセスについて
示されている。このユニットはオフ境界アクセスを扱う
ために明示コーディングを要求する。一方、Kawamataに
よる米国特許第４８１４５５３号、“RasterOperation
Device”では、ラスタ画面表示装置のデータのシフト幅
及びビット幅に基づき、ワード境界を跨ぐ方法について
示している。しかしながら、ここではリード・モディフ
ァイ・ライト・オペレーションにおいてアクセスされる
第２ワードの残りのデータのフェッチ及び保持、及びコ
ンピュータ・メモリの記憶域横断アクセスに要求される
その他の特徴に関しては述べられていない。

【０００８】本発明には関連しないと思われるが、一般
分野における他の技術としては、Oberman等による米国
特許第４４４９１８５号“Implementation ofInstructi
ons for a Branch which can Cross One Page Boundar
y”；Eguchiによる米国特許第４５０２１１５号“Data
Processing Unit of a MicroprogramControl System fo
r Variable Length Data”；Allison 等による米国特許
第４８８８６８７号“MemoryControl System”但しこれ
は、ブロック並行記憶及びアクセスを扱える高速アクセ
スに指向されていない等がある。

【０００９】ＩＢＭ内においては、IBM Technical Disc
losure Bulletin、Vol.25 No.7A、December 1982で示さ
れるA.Y.Ngai及びC.H.Ngaiによる“Boundary Crossingw
ith a Cache Line”がある。この文献ではデータ位置合
わせのためのバイト・シフタを含んだ。ｐｐ．３５４０
参照。この技術開示ではキャッシュ・メモリを２つのセ
グメントＡ及びＢに区分することにより、境界横断のフ
ェッチを支援している。これらは基本的には偶数及び奇
数アドレス配列である。この区分はセグメントＡのキャ
ッシュ・アドレス上にインクリメンタ及びマルチプレク
サを、またキャッシュ配列の出力上にマルチプレクサを
配置することを必要とする。既述したように、こうした
区分は余計な回路遅延をキャッシュ・クリティカル・パ
スに追加するため本発明と対抗する。

【００１０】“Mark Bit Generator”はC.D.Holtz及び
K.J.ParchinskiによるTDB、Vol.20.No.9、February 197
8 に述べられている別のトピックである。また、ＴＤＢ
においてデータ記憶の一般分野を扱ったものとしては、
L.J.LaBalbo及びA.J.Ruaneによる“Storage Byte Mark
Decode with Boundary Recognition”、Vol.29 No.12、
May 1987、p.5264 、及びG.F.Grohoski及びC.R.Mooreに
よる“CacheOrganization to Maximize Fetch Bandwidt
h”、Vol.32 No.2、July 1989、p62がある。

【００１１】境界横断バッファを扱った他のＩＢＭ内部
の開発は、“RACETRACK II”と称される製品があり、こ
れは米国特許出願第２９１５１０号“HardwareImplemen
tation of Complex Data Transfer Instructions”、p.
24により提案及び説明されている。この装置のプロトタ
イプでは、ＬＭ（Load Multiple） 命令用に、境界横断
バッファと称される全ダブルワード（このアプリケーシ
ョンにおいては２０−６６）を記憶するためのレジスタ
が提供され、これは汎用目的レジスタ（ＧＰＲ）用のデ
ータの保管に作用した。この境界横断バッファに保管さ
れるデータと共にマスクがセットされ、後にフェッチ・
データと組み合わせるために使用される。ＬＭ命令に対
し、境界横断バッファは“ミニ命令”及びバローク・ハ
ードウェア制御機構との組合せにより制御され、様々な
環境のＧＰＲローディング及び記憶境界位置合わせを扱
う。別に、境界横断バッファは、マルチ・ワード記憶域
オペランドを有する命令のマイクロコード化実行のため
のマイクロコードにより制御される。記憶域オペランド
が使用し尽くされるまで、繰り返しマイクロコードを実
行するためにループ制御が提供される。しかしながら、
ダブルワードの記憶域オペランド長が、ループ内の記憶
域読出しマイクロコードの総数でないと、無効な読出し
マイクロコードを出力してマシン・サイクルが浪費され
る。また、ＳＴＭ（Store Multiple）命令用にも保管レ
ジスタ（ｐｐ．２８−２９）と称される全ダブルワード
を記憶するためのレジスタが提供され、記憶域に対する
データの保管に作用する。この保管レジスタに保管され
るデータと共にマスクがセットされ、後にＧＰＲからフ
ェッチされるデータと記憶域に予定されるデータとを組
み合わせるために使用される。ＳＴＭのための制御は、
ＬＭに対する制御と類似の手段により行われる。保管レ
ジスタは記憶域書込みマイクロコードにより制御される
ことはなく、従ってＳＴＭ命令の場合の使用に制限され
る。相当する欧州特許出願が本発明の出願日現在におい
て公開されており、１９８８年１２月２９日出願の米国
特許出願第２９１５１０号は優先的文献である。

【００１２】プロセッサがマルチ・ワード境界上に編成
されるメモリをアクセス可能なデータ処理システムにお
いては、一般に、記憶アドレスが次のようなアクセスと
共にメモリに送られる。すなわち、読出し或いは書込
み、及びアクセス長である。ダブルワード・メモリの編
成は多くのシステムにおいて使用されている。

【００１３】Ｓ／３７０及び類似のアーキテクチャにお
いて、アドレス可能記憶域の最小単位（バイト）と、記
憶域編成の基本をなす計算の基本単位（４バイト・ワー
ド）との不一致は、境界記憶域横断アクセス現象を生じ
る。境界記憶域横断アクセスは２つのｎワードを要求
し、これらは記憶域の参照を完結するためにアクセスさ
れ、従って、非境界横断域或いは境界上アクセスとして
処理するのに要する時間の２倍の時間を要する。これら
の問題は他の潜在的問題を生じ、そのいくつかは本発明
において詳細に説明されて、本発明の背景を更に提供す
る。

【００１４】

【課題を解決するための手段】本発明によれば、データ
処理システム用に境界記憶域横断アクセスのためのハー
ドウェア・アクセラレータが提供される。一般に、この
システムはマルチ・ワード境界上に編成される記憶配列
用に処理ユニットを有し、ここで１ワードはプロセッサ
の計算の基本単位を表すいくつかの連続的なバイトで構
成される。

【００１５】本発明で提供するハードウェアは、システ
ムのマルチ・ワード記憶域オペランドの高速及びブロッ
ク並列アクセスを支援し、残余読出し或いは書込みデー
タをバッファする。本発明では、境界横断位置合わせ及
び操作はハードウェアにより検出及び達成され、境界記
憶域横断アクセスを操作するために特殊な命令がコード
化される必要はない。

【００１６】本実施例を使用する際、メモリ（主メモリ
及び補助メモリ或いは高速キャッシュ）のキャッシュ・
ディレクトリは区分されず、境界横断の読出し及び書込
みの操作は、キャッシュ・ライン或いはメモリ・ページ
内で発生する読出し及び書込みに制限されることはな
い。本実施例のハードウェア・アクセラレータは、繰り
返し境界横断バッファを使用することにより、任意長の
オペランドを扱うことができる。複数メモリ・ワードを
境界横断フェッチ及び記憶論理により結合することによ
り、オペランドに対するブロック並行アクセスを支援す
る。ブロック並行メモリ・アクセスは、連続フィールド
（例えばハーフワード、ワード、或いはダブルワード）
内の全てのバイトが、第１のプロセッサによるメモリに
対する単一の参照においてアクセスされるように定義さ
れる。従って、第１のプロセッサのフェッチの間に、他
のプロセッサがブロック内のバイトを変更することはな
く、また第１のプロセッサによるデータ記憶の間に、他
のプロセッサが中間結果を観測することもない。

【００１７】マルチ・ワード記憶域オペランドは本発明
が提供するハードウェアにより処理され、この処理はハ
ードウェアの自動的機能である。この自動的操作には、
メモリ境界を横断するデータの自動的操作が含まれる。
これは記憶域オペランド長をデクリメントする命令、或
いは長さがゼロでない場合に分岐するように指示する命
令、或いは他のこのように明示的にコード化される命令
により、ループ制御命令を明示的にコード化する必要は
ない。更に、マルチ・ワード記憶域オペランドの長さに
関係なく、これを処理する際に無駄なマシン・サイクル
が浪費されない。実施例では、複数のバイトのフェッチ
を保管し、それらを続くアクセスにおいて他のバイトと
結合する。メモリから複数のバイトを単一のブロック並
行アクセスにおいて読み出し、複数のバイトを同時にブ
ロックで記憶することができる。

【００１８】これらの特徴を有するデータ処理システム
を説明するために、本発明では実施例に関する詳細な説
明と共に、異なる命令が如何にして操作されるかを示す
例を提供する。本発明を説明するにおいて、詳細な実施
例では命令処理ユニット及びダブルワード編成の記憶配
列を有し、１ワードは４バイトに相当する。ハードウェ
ア・アクセラレータは記憶装置及び命令処理ユニット間
の転送のために、記憶−命令処理ユニット間インタフェ
ースを使用する。このインタフェースは、命令処理ユニ
ットからのダブルワード・アドレスを記憶装置に供給す
るアドレス・バス（ＡＢＵＳ（０：２８））、及びこの
アドレスが読出しアドレスか或いは書込みアドレスであ
るか、またアクセスのバイト長などの記憶アドレスの属
性を示す制御バス、及びバイト・アドレス（ＡＢＵＳ
（２９：３１））を供給する。このインタフェースはデ
ータ・バス、及びデータ入力（ＤＩＲＥＧ）及びデータ
出力（ＤＯＲＥＧ）の各バス・レジスタを含む。この命
令処理ユニットは制御記憶配列を有し、これは命令処理
ユニット及び記憶配列、汎用レジスタ配列、アドレス・
レジスタ、制御レジスタ、及び読出しレジスタのオペレ
ーションを指示するマイクロワードを含む。また、制御
記憶配列からマイクロ命令レジスタにマイクロワードを
フェッチする命令マイクロシーケンサ、及びアドレス生
成加算器を有し、この加算器の出力は記憶配列内のダブ
ルワードをアドレスするためのアドレス、及びダブルワ
ード内のバイトをアドレスするためのバイト・アドレス
を含む。

【００１９】１つ或いは複数のアクセラレータ境界横断
バッファを有することが可能である。本実施例では単一
の境界横断バッファとした。これにより読出し及び書込
みのために境界横断バッファを共用することが可能とな
る。書込みに使用される場合は、境界横断バッファ（Ｃ
ＢＢ）は書込み回転シフタに結合される。更に、本実施
例ではハードウェア・アクセラレータ用に、書込みマー
ジャ（ＷＭＥＲＧＥ）及び書込みマージ制御装置（ＷＭ
ＣＴＬ）を提供し、後者は入力が前記制御レジスタ（Ｃ
ＲＥＧ）に結合される。命令シーケンスは、書込みマー
ジャによる境界横断バッファ内のデータとの組合せ（マ
ージ）のために、データ・バス上に転送されるデータを
制御する。これはデータがデータ・バス・アウト・レジ
スタにラッチされる以前に実施される。命令シーケンス
は、同時にこのデータを境界横断バッファ内にラッチ
し、データ・バス・アウト・レジスタからのデータを命
令プロセッサの次のクロック・サイクルで、前記ダブル
ワード・アドレスによりアドレスされる記憶配列のロケ
ーションに書き込む。

【００２０】読出しに使用される場合は、アクセラレー
タの境界横断バッファは読出し回転シフタに結合され、
読出しマージャ及びインタフェース制御レジスタ内の制
御信号に応じる読出しマージャ制御装置が提供される。
この場合、読出しアクセスにおける命令シーケンスはコ
マンドと共に記憶アドレスを生成し、これらはそれぞれ
前記アドレス・レジスタ及び制御レジスタにラッチされ
る。次に続くサイクルにおいて、アドレス・レジスタ情
報が記憶配列からダブルワードを読み出すために使用さ
れる。ダブルワード・オペランドは境界横断バッファに
記憶され、同時に読出しマージャ手段を介してパスされ
る。ここでこのオペランドは既に境界横断バッファ内に
存在するデータと組み合わされ、この組合せ手段は前記
読出しマージ制御装置により制御される。

【００２１】これらの他の改善が以下の詳細な説明にお
いて示される。本発明の利点及び特徴を一層理解するた
めに、本出願人によるこの分野における他の改善を示す
審査中の出願も参照されることであろう。しかしなが
ら、特に本発明における改善、利点及び特徴に関して
は、以下の実施例で説明される。

【００２２】本実施例を考慮する前に、本出願人が更に
考慮及び放棄した、幾つかの可能性について例を示しな
がら説明することが有益と思われる。前述したように、
Ｓ／３７０及び類似のアーキテクチャにおいて、アドレ
ス可能記憶域の最小単位（バイト）と記憶編成の基本と
なる計算の基本単位（４バイト・ワード）の間の不一致
は、境界横断記憶域アクセス現象を生じる。更に、境界
横断記憶域アクセスは、記憶参照を完結するためにアク
セスされる２つのｎワードを要求し、結果的に非境界横
断或いは境界上アクセスの場合の処理に必要な周期の２
倍が必要となる。

【００２３】例えば、次に示すＳ／３７０Ｌｏａｄ命令
について考察する。データは表１で示されるように記憶
域に配置される。

【００２４】

【表１】

【００２５】この例では、記憶域はダブルワード境界上
に編成される。各小文字はバイト・データを表す。Ｌｏ
ａｄ命令はアドレス０からのワード・データを汎用レジ
スタ（ＧＲ）１にロードする。このようにしてＧＲ１は
ＤＷ０への単一アクセスによりロードされる。

【００２６】次に、表２に示すように記憶域アクセスが
アドレス６で開始する場合について、同じオペレーショ
ンについて考察する。

【００２７】

【表２】

【００２８】２回の記憶域アクセスがこのオペレーショ
ンを完結するために要求される。すなわち、１回目には
ＤＷ０からバイトａｂをロードし、２回目にはＤＷ１か
らバイトｃｄをロードする。従って、命令により同数の
バイトがロードされる訳ではあるが、このオペレーショ
ンでは前述の例を完結する場合の２倍の時間を要する。

【００２９】単一命令が記憶域のたくさんのワードをア
クセスすることを許可されている場合には、問題は重複
する。例えば、Ｓ／３７０におけるＳＳフォーマット命
令に関しては、あるものは最大６４ワード長のオペラン
ドを有する可能性がある。１ダブルワードをアクセスす
るのに１マシン・サイクルを必要とするダブルワード記
憶編成を仮定すると、こうした命令では全てのアクセス
が境界上に存在するとしても、単一の記憶域オペランド
を完全にアクセスするのに３２サイクルを要する。しか
し、もしもアクセスが全て境界横断であるなら、オペレ
ーションを完了するのに６４サイクルが要求される。十
分に頻度の高い境界横断アクセスはプロセッサのサイク
ル／命令（ＣＰＩ）を著しく増加させ、マシン性能を低
下させる。

【００３０】前述の指摘から、境界横断アクセス時間を
改善することが必要となる。量的には、１ダブルワード
をアクセスするのに１マシン・サイクルを必要とするダ
ブルワード記憶域編成において、その時間ｔ_cdはサイク
ル数にすると、

【００３１】

【数１】 ここでＬは記憶域アクセスのバイト長であり、括弧内の
値は整数に切り上げられる。

【００３２】ｔ_cdを減少する１つの明らかな方法は、境
界横断アクセスを禁じることである。この解決案は、以
前からのアーキテクチャとの互換性を維持しなければな
らないＳ／３７０などのよく構築されたアーキテクチャ
に対しては、可能性の範中にない。

【００３３】別の方法としては、前述の IBM Technical
Disclosure Bulletin、Vol.25 No.7A、December 1982
のA.Y.Ngai及びC.H.Ngaiによる“Boundary Crossing wi
th aCache Line” において提案される、記憶配列を奇
数及び偶数のｎワードに区分する方法がある。この解決
案は記憶配列のアドレス・パスに余分な遅延をもたらし
（アドレス・インクリメンタ）、これは記憶配列が高速
キャッシュの場合には許容できない。しばしば、キャッ
シュ・アドレス、キャッシュ・アクセス及び命令処理ユ
ニット（ＩＰＵ）へのデータの返送を含むパスは、マシ
ンにおける最長或いはクリティカル・パスを形成し、マ
シン性能方程式の第２ファクタであるマシン・サイクル
・タイムを制限する。また、各配列は固有の出力バスを
要求する。これは配列出力の配線を倍に複雑化し、配線
遅延及び回路遅延の両方を生じさせる。

【００３４】実施例で示される本発明の目的は、境界横
断アクセスのためのハードウェア・アクセラレータの提
供であり、これによりｔ_cdは

【００３５】

【数２】

【００３６】ここで十分大きなＬに対して、数式２は数
式１の半分に近づく（括弧内の値は整数に切り上げられ
る）。この改善は境界上への記憶域アクセスの要求、或
いはプロセッサのクリティカル・パスへの遅延の挿入を
伴わずに達成される。

【００３７】

【実施例】本発明はＳ／３７０命令セットのアーキテク
チャ環境において説明される。更に、記憶配列はダブル
ワード境界上で編成され、１ダブルワードは１マシン・
サイクルでアクセスされるものと仮定する。また、ＩＰ
Ｕはパイプライン化され、マイクロコード化されたプロ
セッサであり、パイプライン・ステージは次に示すよう
に定義されるものとする。

【００３８】 ＜ステージ＞ ＜説明＞ ＩＦ マイクロワード・フェッチ ＡＧ 記憶アドレス生成 ＥＸ 記憶配列アクセス ＰＡ 記憶データ・プット・アウェイ

【００３９】マイクロワードはオーバラップされて発行
及び実行される。このようにパイプライン・ステージに
おいては、連続的なマイクロワードの実行シーケンスは
次のように現れる。

【００４０】 ＩＦ ＡＧ ＥＸ ＰＡ ＩＦ ＡＧ ＥＸ ＰＡ ＩＦ ＡＧ ＥＸ ＰＡ

【００４１】ここで、これらの仮定は、決して本発明の
応用性をＳ／３７０アーキテクチャ、或いは前述の記憶
及びＩＰＵ編成に限定するものではないことを理解され
たい。これらは単に説明の目的で参照されたに過ぎな
い。

【００４２】ＩＰＵ及び記憶インタフェースは図１に示
される。ＡＢＵＳ（０：３１）（アドレス・バス）はＩ
ＰＵから記憶装置に対し、記憶装置をアクセスするため
のアドレスを供給する。ＣＢＵＳ（０：６）（コマンド
・バス）は記憶アクセスの属性、すなわち記憶装置から
の読出し或いは記憶装置への書込み、アクセスのバイト
長、及び後述される本発明に関連する他の２つの信号を
示す。Ｓ／３７０Ｌｏａｄ及びＳｔｏｒｅ命令との混乱
を回避するため、用語“読出し”及び“書込み”は“記
憶装置からのロード”及び“記憶装置への書込み”をそ
れぞれ表す。ＤＢＵＳＯＵＴ（０：６３）（ＩＰＵから
の出力データバス）は書込みアクセスのために最大８バ
イトまでのデータを供給し、ＤＢＵＳＩＮ（０：６３）
（ＩＰＵへの入力データ・バス）は読出しアクセスのた
めに最大８バイトまでを供給する。

【００４３】図２は図１の構成を詳細に示すものであ
る。ＩＰＵにおいて、制御記憶配列（ＣＳ）はＩＰＵ及
び記憶装置のオペレーションを指示するマイクロワード
を含む。マイクロワードはマイクロシーケンサ（ＭＳＥ
Ｑ）によりＣＳからマイクロ命令レジスタ（ＭＩＲ）に
フェッチされる。ＭＩＲからのフィールドは、ＣＢＵ
Ｓ、アドレス生成加算器（ＡＧＥＮ）、書込み回転器
（ＷＲＯＴＡＴＥ）及びＧＲ配列の活動を制御する。別
のフィールドＥＮＤＯＰはマイクロコード・シーケンス
の実行を終了し、次の命令のデコードを開始する。

【００４４】ＡＧＥＮ加算器は通常のＳ／３７０アドレ
ス生成、すなわち基底ＧＲ＋インデックスＧＲ＋変位を
実施し、更に次のサイクルのためにＡＧＥＮ出力を規定
量インクリメントする能力を有する。ＡＧＥＮ出力はＡ
ＢＵＳ（０：３１）であり、これは更に、最終的に記憶
配列をアドレスするために使用されるダブルワード・ア
ドレスＡＢＵＳ（０：２８）とバイト・アドレスＡＢＵ
Ｓ（２９：３１）とに区分され、後者の使用に関しては
後に説明する。

【００４５】ＣＢＵＳは次に示す信号により構成され
る。

【００４６】 ＜信号＞ ＜機能＞ ＬＥＮ（０：２） 記憶域アクセスのゼロ原点バイト長（値Ｂ´０００ ´は１を、値Ｂ´１１１´は８を表す) ＲＥＡＤ アサートされると、データが記憶配列からＩＰＵへ 読み出される ＷＲＩＴＥ アサートされると、データがＩＰＵから記憶配列へ 書き込まれる ＳＡＶＥ （以降参照） ＭＥＲＧＥ （以降参照）

【００４７】ＷＲＩＴＥ、ＳＡＶＥ及びＭＥＲＧＥ信号
は境界記憶域横断アクセス・アクセラレーション機構を
制御するために使用され、後で更に説明される。

【００４８】単純化のため、ＧＲ配列は０−１５で番号
付けされる１６個のレジスタを含み、奇数及び偶数域で
編成されるものと仮定する。偶数番号のＧＲはＤＩＲＥ
Ｇ（０：３１）から書き込まれ、ＲＲＥＧ（０：３１）
に読み出される。奇数番号のＧＲはＤＩＲＥＧ（３２：
６３）から書き込まれ、ＲＲＥＧ（３２：６３）に読み
出される。

【００４９】図２（それ以降の図）で表される本実施例
の書込み及び読出しアクセスの際に発生する事象のシー
ケンスについて説明する。

【００５０】書込みサイクルでは、ＡＧサイクルにおい
て記憶アドレスが生成され、ＡＢＵＳを介しＣＢＵＳコ
マンドと共に記憶ハードウェアに転送される。これらは
記憶ハードウェアによりＡＲＥＧ及びＣＲＥＧにそれぞ
れラッチされる。並行して、ダブルワードまでのデータ
がＧＲ配列からＲＲＥＧに読み出される。ＥＸサイクル
では、ＲＲＥＧの出力がＷＲＯＴＡＴＥにより回転さ
れ、データ・バスＤＢＵＳＯＵＴ（０：６３）を介して
記憶装置に転送される。ＷＲＯＴＡＴＥはデータの第１
バイトが書込みの開始バイト・アドレスに位置されるよ
うにデータを回転する。例えば、ＧＲ１がデータａｂｃ
ｄを含み、バイトｄの１バイトだけをアドレス０に書き
込むことが所望されるものとする。最初に、ＧＲ１がＡ
ＧサイクルにおいてＲＲＥＧ（３２：６３）に読み出さ
れる。ＲＲＥＧ（０：３１）の内容は不明であり、これ
をｘｘｘｘで表す。バイト・アドレスＡＢＵＳ（２９：
３１）＝Ｂ´０００´なので、ＷＲＯＴＡＴＥはＲＲＥ
Ｇの出力をバイトｄがアドレスＢ´０００´となるよう
に回転する。こうして、ＷＲＯＴＡＴＥの出力はｄｘｘ
ｘｘａｂｃとなる。回転器におけるこの本来の機能は更
に境界横断アクセラレータにおいても利用される。ここ
でＣＢＵＳは１レングスの書込みを示すので、ＤＢＵＳ
ＯＵＴ上のバイトｄに続くバイトｘｘｘｘａｂｃは無視
される。

【００５１】ＤＢＵＳＯＵＴ上のデータは、ＤＢＵＳＯ
ＵＴレジスタ（ＤＯＲＥＧ）内にラッチされる以前に、
書込みマージャ（ＷＭＥＲＧＥ）により境界横断バッフ
ァ（ＣＢＢ）内のデータと組み合わされる。同時に、こ
のデータはＭＵＸを介してゲートされ（ＷＲＩＴＥ信号
がアサートされる）、ＣＢＢにラッチされる。次のサイ
クル（ＰＡ）では、データはＤＯＲＥＧからＥＡ（０：
２８）すなわちＡＲＥＧ（０：２８）のラッチ結果によ
りダブルワード・アドレスされる記憶配列に書き込まれ
る。ＷＭＥＲＧＥ及びＣＢＢは書込みマージ制御装置
（ＷＭＣＴＬ）により制御され、これはＣＲＥＧから入
力を得る。ＣＢＢ、ＷＭＥＲＧＥ、及びＷＭＣＴＬハー
ドウェアは、ＷＲＯＴＡＴＥの回転機能及びマイクロコ
ード化アルゴリズムにより提供される制御と共に、記憶
域アクセスが書込みの場合における、境界横断アクセラ
レーション機構を構成する。

【００５２】読出しアクセスでは、ＡＧサイクルにおい
て、記憶アドレスが生成され、ＡＢＵＳを介してＣＢＵ
Ｓコマンドと共に記憶ハードウェアに転送される。これ
らはＡＲＥＧ及びＣＲＥＧにそれぞれラッチされる。Ｅ
Ｘサイクルでは、ＡＲＥＧ（０：２８）が記憶配列から
ダブルワードを読み出すために使用される。このダブル
ワードはＭＵＸを介してゲートされ（ＷＲＩＴＥ信号が
アサートされないため）、ＣＢＢにラッチされ、同時に
読出しマージャ（ＲＭＥＲＧＥ）を通じてパスされる。
ここでダブルワードは既にＣＢＢに存在するデータと組
み合わされる。ＲＭＥＲＧＥは読出しマージ制御装置
（ＲＭＣＴＬ）により制御され、これはＣＲＥＧ内の制
御信号に応じる。ダブルワードは次に読出し回転器（Ｒ
ＲＯＴＡＴＥ）により回転され、ＤＢＵＳＩＮを介して
ＩＰＵに転送され、ここでＤＩＲＥＧにラッチされる。
データは次にＰＡサイクルの間に目的のＧＲ（ｓ）に書
き込まれる。

【００５３】ＲＲＯＴＡＴＥの機能は全くＷＲＯＴＡＴ
Ｅと類似する。例えば、記憶ロケーション０から１バイ
トをＧＲ０の最も右のバイトに読み出すことが望まれる
とする。記憶域のダブルワード０はａｂｃｄｅｆｇｈを
含むものとする。この時、回転器はバイト・アドレスＥ
Ａ（２９：３１）に基づきダブルワードｆｇｈａｂｃｄ
ｅを生成する。ＩＰＵハードウェアはバイトａだけがＧ
Ｒ０に書き込まれることを保証しなければならない。す
なわち、データ転送における他のバイトは無視される。

【００５４】ＣＢＢ、ＲＭＥＲＧＥ、及びＲＭＣＴＬハ
ードウェアは、ＲＲＯＴＡＴＥの回転機能及びマイクロ
コード化アルゴリズムにより提供される制御と共に、記
憶域アクセスが読出しの場合における、境界横断アクセ
ラレーション機構を構成する。

【００５５】ＩＰＵのＷ２（Ｑ：７）レジスタは、最初
は処理される記憶域オペランドの合計ゼロ原点長を含む
８ビットのレジスタである。ＣＢＵＳ上に送られる実際
の長さ、すなわちＬＥＮ（０：２）はＬＥＮＣＴＬによ
り生成され、Ｗ２及びバイト・アドレスＡＢＵＳ（２
９：３１）の両方から導出され、マイクロコードにより
制御可能である。特に、マイクロコードは次の論理長を
特定するものと仮定する（実際長はＣＢＵＳ上に転送さ
れるゼロ原点長を指す）。

【００５６】 論理長 実際長 ＤＢＤＹ ＬＥＮ＝ＡＢＵＳ（２９：３１）の補数 ＬＷ２ もしＷ２（０：４）＝０ならばＬＥＮ＝Ｗ２（５ ：７）さもなくばＬＥＮ＝７

【００５７】ＤＢＤＹ論理長は記憶域の任意のバイト・
アドレスから次のダブルワード境界までをアクセスする
手段を提供する。例えば、ＡＢＵＳ（２９：３１）＝Ｂ
´００１´でマイクロコードにおいてＬＥＮ＝ＤＢＤＹ
であれば、実際長はＢ´００１´の補数すなわちＢ´１
１０´、すなわちゼロ原点６で７バイトアクセスを意味
する。

【００５８】ＬＷ２論理長は最後のアクセスまで、記憶
域オペランドのアクセスを８バイトまで許可し、最後の
アクセスにおいて残りのバイト（１から８バイト）がア
クセスされる。

【００５９】これらの長さの使用法は後述される例にお
いて説明される。例２及び例３参照。

【００６０】書込みアクセスのためのＷＭＣＴＬ、ＷＭ
ＥＲＧＥ、及びＣＢＢの論理レベルの詳細について説明
する。

【００６１】図２を参照すると、記憶域書込みオペレー
ションの最初で、書込みアドレスがＡＲＥＧにラッチさ
れる。ＳＡＶＥ、ＭＥＲＧＥ、ＷＲＩＴＥ、及びＬＥＮ
制御がＣＲＥＧにラッチされる。ＷＭＣＴＬに含まれる
組合せ論理はこれらの信号を使用し、ＷＭＥＲＧＥユニ
ットを介する記憶配列の入力レジスタ（ＤＯＲＥＧ）へ
のデータ転送を制御する。

【００６２】図３、図４及び図５を参照すると、書込み
オペレーションはＷＲＩＴＥ及びＳＡＶＥがアクティブ
で、ＭＥＲＧＥが非アクティブで開始される。最低位Ａ
ＲＥＧアドレス・ビットすなわちＡＲＥＧ（２９：３
１）は、ＬＥＮビットすなわちＣＲＥＧのＬＥＮ（０：
２）と組み合わされて、信号STORE_EXCESS_BYTE_X(0＜X
＜6)を生成する。前述のＳＡＶＥとＭＥＲＧＥの組合せ
はデコードされ、データをＤＢＵＳＯＵＴバスからＤＯ
ＲＥＧレジスタすなわち記憶配列の入力レジスタにゲー
トするために使用される。ＷＲＩＴＥはアサートされる
ため、ＤＢＵＳＯＵＴバスのバイト０から６はＭＵＸを
通じてゲートされ、各サイクルにおいてＣＢＢに記憶さ
れる。

【００６３】ここで全ての境界横断書込みアクセスにお
いて、ＤＢＵＳＯＵＴ（０：５５）だけがＣＢＢにラッ
チされる必要がある。なぜなら、現行のＤＢＵＳＯＵＴ
（０：６３）上のデータからの少なくとも１バイトが、
転送直後のサイクルにおいて常に記憶配列に書き込まれ
るからである。このようにして、８つのラッチがＣＢＢ
を７バイト幅（０：５５と番号付けされる５６ビット）
に定義することにより保管される。

【００６４】ＷＲＩＴＥ及びＳＡＶＥとＭＥＲＧＥの両
方がアクティブな場合の続く書込みサイクルの間に、選
択されたバイトがＣＢＢからＤＯＲＥＧレジスタに転送
される。ラッチされたアクティブな STORE_EXCESS_BYTE
_X、ＳＡＶＥ及びＭＥＲＧＥ信号が組み合わされ、信号
W_CBB_BYTE_X_SELECT を生成する（図４）。この信号は
ＣＢＢからＤＯＲＥＧレジスタに記憶されるバイトを選
択するのに使用される（図５）。ラッチされた非アクテ
ィブの STORE_EXCESS_BYTE_X、ＳＡＶＥ及びＭＥＲＧＥ
信号は組み合わされて信号 DBUSOUT_BYTE_X_SELECTを生
成する。この信号はＤＢＵＳＯＵＴからＤＯＲＥＧにラ
ッチされるバイトを選択する（図５）。

【００６５】記憶配列への実際のデータの書込みは、記
憶域読出し／書込み制御ユニット（図２）により制御さ
れる。この機能の詳細な論理は図１２に示される。ここ
ではＣＲＥＧからのＬＥＮビットは反転され、書込みの
フィールド長を獲得するためにラッチされ、書込み開始
アドレスがＡＲＥＧからＷＡＲＥＧレジスタにラッチさ
れる。続くサイクルの間に、これらの制御はＤＯＲＥＧ
からのデータを記憶配列に書き込むために使用される。

【００６６】次に、読出しアクセスにおけるＲＭＣＴ
Ｌ、ＲＭＥＲＧＥ、及びＣＢＢの論理レベルの詳細につ
いて説明する。

【００６７】図２を参照すると、記憶域読出しオペレー
ションの最初で、読出しアドレスがＡＲＥＧにラッチさ
れ、ＳＡＶＥ、ＭＥＲＧＥ、ＲＥＡＤ及びＬＥＮ制御信
号がＣＲＥＧにラッチされる。ＲＭＣＴＬ内の組合せ論
理はこれらの信号を使用し、ＲＭＥＲＧＥユニットを介
するＲＲＯＴＡＴＥの入力へのデータ転送を制御する。

【００６８】図５、図６、図７、図８、図９、図１０及
び図１１を参照すると、読出しオペレーションはＳＡＶ
Ｅ及びＲＥＡＤがアクティブで、ＷＲＩＴＥ及びＭＥＲ
ＧＥが非アクティブで開始される。最低位ＡＲＥＧアド
レス・ビットＡＲＥＧ（２９：３１）はＬＥＮビット、
すなわちＣＲＥＧのＬＥＮ（０：２）と組み合わされ
て、信号 LOAD_EXCESS_BYTE_X(1≦X≦7)を生成する（図
６乃至９）。前述のＳＡＶＥとＭＥＲＧＥの組合せはデ
コードされ、データを記憶配列の出力からＲＭＥＲＧＥ
を介してＲＲＯＴＡＴＥの入力にゲートするために使用
される。ＷＲＩＴＥ信号はアサートされないため、記憶
配列出力のバイト１から７はＭＵＸを通じてゲートさ
れ、各サイクルにおいてＣＢＢに記憶される。ＡＲＥＧ
から開始ダブルワード・アドレスを供給される記憶配列
は、８バイトのデータを各サイクルにおいて読み出す。

【００６９】ここで全ての境界横断読出しアクセスにお
いて、記憶配列から読み出されるデータ記憶配列出力の
７バイト（8:63）だけがＣＢＢにラッチされる。なぜな
ら、要求バイト数がＣＢＢに記憶される有効バイト数を
越えるとき、データの少なくとも１バイトは記憶配列か
ら読み出され、ＩＰＵへ転送されるからである。従っ
て、ＣＢＢは読出しアクセスのためには７バイト長（番
号８：６３の５６ビット）であればよく、これにより単
一の７バイトＣＢＢが読出し及び書込みアクセスにおい
て共用される。

【００７０】続く読出しサイクルでは、ＳＡＶＥ及びＭ
ＥＲＧＥがアクティブでＷＲＩＴＥが非アクティブ（す
なわちＲＥＡＤがアクティブ）であり、選択されるバイ
トがＲＭＥＲＧＥを介してＣＢＢからＲＲＯＴＡＴＥシ
フタへ転送される。図１０において、ラッチされるアク
ティブ状態のLOAD_EXCESS_BYTE_X、ＳＡＶＥ及びＭＥＲ
ＧＥ信号は組み合わされて R_CBB_BYTE_X_SELECT信号を
生成し、この信号はＣＢＢからバイトを選択し、ＲＲＯ
ＴＡＴＥシフタへ転送する。ラッチされる非アクティブ
状態のLOAD_EXCESS_BYTE_X、 ＳＡＶＥ及びＭＥＲＧＥ
信号は結合され、STORAGE_BYTE_X_SELECT信号を生成
し、この信号は記憶配列の出力からＲＲＯＴＡＴＥへバ
イトを方向付けする（図１１）。ＲＲＯＴＡＴＥを介し
てパスされるデータは、前述のようにＡＲＥＧ（２９：
３１）により位置合わせされ、次にＤＢＵＳＩＮ上のＤ
ＩＲＥＧに転送される。

【００７１】オペレーション例 説明されたＩＰＵ及び記憶システムのオペレーションを
示す例について次に考察する。これらの例では特定の／
３７０命令を使用して、前述した機能を説明するが、こ
れに限るものではない。

【００７２】例では、各命令にデコード及びセットアッ
プ（ＩＤ）サイクルが追加され、命令の実行のために必
要な準備を促進する。すなわち、Ｗ２レジスタを初期化
し、適切なマイクロコード・アルゴリズムなどを選択及
びフェッチする。ＩＦサイクルは示されていない。ま
た、ＣＢＢはビット０：６３に対して定義される。以前
に、ＣＢＢは７バイト幅で十分であることを示したが、
この例でもそのようになっている。しかし、８番目のバ
イトを定義することにより、ダブルワードに関する説明
がより理解しやすいものとなる。

【００７３】境界横断読出し 次の表３に示すようでデータが記憶域に編成されるLoad
Multiple 命令について考察する。

【００７４】

【表３】

【００７５】ＬＭ長≦８バイト及びＬＭ長＞８バイトに
対し、別のマイクロコード・アルゴリズムが定義される
ものと仮定する。どちらのアルゴリズムを選択するかは
ＩＤサイクルにおいて、ＬＭ命令テキストを調査しＬＭ
記憶域オペランド長を決定する論理により決定される。
前者の場合には単一のマイクロワードを、また後者の場
合は２個のマイクロワードを要求し、全てのＧＲがロー
ドされるまで第２ワードに対して繰り返される。両者の
場合とも、Ｗ２はロードされる合計バイト数に初期化さ
れる（ゼロ原点）。

【００７６】図１３のタイミング図は命令に対するＣＢ
Ｂオペレーションを表す。ＬＭに対するマイクロワード
１は、ＥＮＤＯＰ＝１、ＲＥＡＤ＝１、ＳＡＶＥ＝１、
ＭＥＲＧＥ＝０及びＬＥＮ＝ＬＷ２を特定する。図でＬ
ＥＮに対し示される値は、論理長ＬＷ２が分解されて、
ＣＢＵＳ上に転送される値である。ＭＳＥＱはこのコー
ディングがＡＢＵＳ（２８：３１）≠０と共に、境界横
断読出しを意味することを検出する。その結果、ＭＳＥ
Ｑは自動的にマイクロワード１を繰り返し、ＡＢＵＳを
８インクリメントし、ＭＥＲＧＥを強制的に１とする。
これが２つのケースの内の第１の場合であり、ここでは
ハードウェアはマイクロワードで特定される組合せ制御
を指定変更する。すなわち、ＳＡＶＥ＝１である読出し
が特定され、境界横断アクセスが要求される記憶域オペ
ランド長となる。

【００７７】アドレス０のダブルワードはサイクル３で
記憶配列からフェッチされ、このサイクルの終わりでＣ
ＢＢに保管される。余分のバイトすなわちＩＰＵへ返却
されないバイトａｂｃｄは、ＣＢＢ内においてそのよう
にマークされる。第２番目の読出し要求はサイクル３で
発行され、記憶域はアドレス８におけるダブルワードを
アクセスする。ＭＥＲＧＥがこの要求に対してアサート
され、ＣＢＢ内の余分のバイトは第２のダブルワードか
らの要求バイトと組み合わされ、サイクル４で回転結果
がＤＢＵＳＩＮ上へ出力されてＩＰＵへ転送され、ＤＩ
ＲＥＧにラッチされる。次にサイクル５でＤＩＲＥＧか
らＧＲ０及びＧＲ１が書き込まれる。ＥＮＤＯＰはマイ
クロコード・シーケンスの終了を発生する。

【００７８】表４に示す第２の例について考察する。

【００７９】

【表４】

【００８０】この場合のタイミングを図１４に示す。Ｌ
Ｍに対するマイクロワード１は、ＥＮＤＯＰ＝０、ＲＥ
ＡＤ＝１、ＳＡＶＥ＝１、ＭＥＲＧＥ＝０及びＬＥＮ＝
ＬＷ２とコード化される。ＭＳＥＱにおけるモード制御
ビットもマイクロワード１によりセットされ、オペラン
ドが完全にアクセスされるまで続くＥＮＤＯＰ信号を使
用禁止とする。再びＭＳＥＱは境界横断読出しが発生し
ていることを検出し、自動的にマイクロワード１を再発
行し、ＡＢＵＳを８インクリメントし、ＭＥＲＧＥを強
制的に１にする。第１の読出しに応じ、ＲＭＣＴＬはＣ
ＢＢのアドレス０にダブルワードを保管し、余分のバイ
トをフラグ化する。アドレス８のダブルワードの読出し
に際し、ＣＢＢからの余分のバイトはアドレス８のダブ
ルワードからのバイトと組み合わされて、要求長を充足
する。この結果は回転されてＤＢＵＳＩＮ上へ出力さ
れ、ＩＰＵへ転送される。アドレス８のダブルワードは
ＣＢＢに保管され、その再余分のバイトはフラグ化され
る。

【００８１】残りのバイトを読み出すために第２のマイ
クロワードが要求される。ＬＭ２のためのマイクロワー
ド２は、ＥＮＤＯＰ＝１、ＲＥＡＤ＝１、ＳＡＶＥ＝
１、ＭＥＲＧＥ＝１及びＬＥＮ＝ＬＷ２とコード化され
る。ＭＥＲＧＥが明示的にマイクロワードによりアサー
トされるため、ＭＳＥＱはマイクロワードを再発行しな
い。すなわち、現在、記憶域からフェッチされているダ
ブルワードが、それに代わりＣＢＢ内の余分のバイトと
組み合わされる。これはサイクル５で示され、ダブルワ
ードＸ´１０´からのバイトｐが、ＣＢＢからの余分の
バイトｉｊｋｌｍｎｏと組み合わされる。

【００８２】記憶域オペランド長は、最後の読出しが記
憶配列アクセスを要求しないように調整される。すなわ
ち、要求される全てのバイトは既にＣＢＢ内に存在す
る。ここで前述の場合と同じデータに対し作用するＬＭ
０、２、１（０）について考察する。シーケンスはＬＭ
０、３、１（０）の場合と比較して、サイクル４におい
て４バイトの読出しが要求される以外は同様である。Ａ
ＢＵＳはＸ´１０´にダブルワードを指示するが、ＲＭ
ＣＴＬは要求される読出し長がＣＢＢ内の余分のバイト
数以下であることを認識する。従って、記憶配列へのア
クセスはもはや要求されず、要求されるバイトだけ単に
ＣＢＢからアンロードされ、回転されてＤＢＵＳＩＮを
介してＩＰＵへ転送される。

【００８３】サイクル５において、ＧＲ２のためのデー
タがＤＢＵＳＩＮ（０：３１）に出力され、一方、不要
なデータはＤＢＵＳＩＮ（３２：６３）に出力される。
ここで各サイクルにおいて、ＤＩＲＥＧからロードされ
るＧＲ対をアドレスするために、単純なインクリメント
が使用されるものと仮定すると、ＧＲ３はサイクル６で
ＤＩＲＥＧ（３２：６３）からロードされることにな
る。ＬＭ命令はＧＲ０、１及び２に限りロードするため
に、この場合はこれは許可されない。

【００８４】これを防止するためのハードウェアが提供
され、これは単に、ＬＭ命令が奇数ＧＲをロードするか
どうかを判定し、もしそうであれば最後のＬＭのＰＡサ
イクルにおいて奇数ＧＲのロードを阻止する構成を取る
（これはＷ２がゼロを通じてデクリメントされるときに
指示される）。

【００８５】Ｗ２の内容により決定されて、オペランド
が完全にアクセスされると、ＥＮＤＯＰがイネーブル状
態となり、マイクロコード・シーケンスの終了を発生す
る。ＥＮＤＯＰをディスエーブルするためにマイクロワ
ード１にセットされたモード制御ビットは自動的にリセ
ットされる。

【００８６】最後に表５で示される境界上のＬＭについ
て考察する。

【００８７】

【表５】

【００８８】この場合のタイミングを図１６に示す。Ｃ
ＢＢは両方のアクセスにおいてロードされるが、各場合
とも要求されるバイト数（ＬＥＮ）は、完全に記憶配列
に対するアクセスだけで充足される。すなわち、ＣＢＢ
において余分とフラグされるバイトは存在しない。この
条件が真であれば、ＲＭＣＴＬはマージ命令を無視す
る。

【００８９】これまで述べてきた機構は以下の点で一般
的である。すなわち、記憶域から読出し、アクセスの際
にダブルワード境界を横断する全ての命令において使用
可能である。特に、／３７０ＳＳフォーマット命令はこ
の機構を使用し、オペランド２を高性能（ほとんどの１
境界横断ストール（ｓｔａｌｌ）を回避する）且つアー
キテクチャ的にブロック並行要求を満足するように読み
出す。オペランド１へのアクセス（最初に読み出され、
次に書き込まれる）は、ＣＢＢ内のオペランド２データ
をオペランド１データにより乱すことのないように、Ｓ
ＡＶＥ或いはＭＥＲＧＥを特定することなくコード化さ
れる。典型的には、オペランド１のアクセスは、ＬＥＮ
＝ＤＢＤＹによる初期アクセスの後の位置合わせされた
ダブルワード・アクセスである。

【００９０】境界横断書込み 次に、データが記憶域に表６に示すのように書き込まれ
るStore Multiple命令について考察する。

【００９１】

【表６】

【００９２】ＳＴＭ長＜８バイト及びＳＴＭ長＞８バイ
トに対し、別のマイクロコード・アルゴリズムが定義さ
れるものと仮定する。どちらのアルゴリズムを選択する
かはＩＤサイクルにおいて、ＳＴＭ命令テキストを調査
しＳＴＭ記憶域オペランド長を決定する論理により決定
される。前者の場合には単一のマイクロワードを、また
後者の場合は２個のマイクロワードを要求し、全てのＧ
Ｒがロードされるまで第２ワードに対して繰り返され
る。両者の場合とも、Ｗ２は記憶される合計バイト数に
初期化される（ゼロ原点）。

【００９３】図１７のタイミング図は命令に対するＣＢ
Ｂオペレーションを表す。ＳＴＭに対するマイクロワー
ド１は、ＥＮＤＯＰ＝１、ＷＲＩＴＥ＝１、ＳＡＶＥ＝
１、ＭＥＲＧＥ＝０及びＬＥＮ＝ＬＷ２にコード化され
る。この長さは３（４バイト）に分解され、ＡＢＵＳ
（２８：３１）＝６であり、これは境界横断書込みを意
味する。ＭＳＥＱはこれを検出し、自動的にワード１を
繰り返し、ＡＢＵＳを８インクリメントし、ＭＥＲＧＥ
を強制的に１とする。これが２つのケースの内の第２の
場合であり、ハードウェアはマイクロワードで特定され
る組合せ制御を指定変更する。すなわち、ＳＡＶＥ＝１
である書込みが特定され、境界横断アクセスが要求され
る記憶域オペランド長となる。

【００９４】ＧＲ０の内容は回転され、サイクル３でＤ
ＢＵＳＯＵＴ上に出力され、Ｌ１に転送される。バイト
ａｂはＤＯＲＥＧに記憶され、そこから記憶配列に書き
込まれる。同時に全ダブルワードがＣＢＢに記憶され、
余分のバイトｃｄはフラグ化される。マイクロワード１
はサイクル３において繰り返され、記憶域コマンドが再
発行され、ＡＢＵＳは８インクリメントされ、ＧＲ０の
回転内容がサイクル４で再びＤＢＵＳＯＵＴ上に出力さ
れる。ＷＭＣＴＬは次にＤＢＵＳＯＵＴ或いはＣＢＢか
ら記憶される残りのバイトを選択し、次の記憶配列入力
を形成する。この機構は長さ＜８バイトの全ての記憶域
書込みアクセスに適用できる。

【００９５】８バイトよりも大きなＳＴＭ命令は、ＣＢ
Ｂを異なって使用する。データが表７に示すように記憶
される次のＳＴＭ命令について考察する。

【００９６】

【表７】

【００９７】この命令のタイミングが図１８に示され
る。マイクロワード１は、ＥＮＤＯＰ＝０、ＷＲＩＴＥ
＝１、ＳＡＶＥ＝１、ＭＥＲＧＥ＝０及びＬＥＮ＝ＤＢ
ＤＹにコード化され、従って境界上アクセスとなる。マ
イクロワード２は、ＥＮＤＯＰ＝１、ＷＲＩＴＥ＝１、
ＳＡＶＥ＝１、ＭＥＲＧＥ＝１及びＬＥＮ＝ＬＷ２にコ
ード化される。ワード２は全ての必要なＧＲが記憶され
るまで、それ自身ループする。両方のワードに対し、Ａ
ＢＵＳは８インクリメントされる。

【００９８】サイクル２で、ダブルワード境界までの４
バイトの書込みが発行される。サイクル３で、回転され
たＧＲ０及びＧＲ１はＤＢＵＳＯＵＴ上に出力され、記
憶域に転送される。全ての転送がＣＢＢに保管され、ｅ
ｆｇｈは余分とマークされる。バイトａｂｃｄは最初の
記憶配列入力を形成する。またサイクル３で、マイクロ
ワード２は８バイトの書込みを発行し、同時にＳＡＶＥ
＝１及びＭＥＲＧＥ＝１となり、回転されたＧＲ２及び
ＧＲ３は次にＤＢＵＳＯＵＴに出力され記憶域に転送さ
れる。再びＷＭＣＴＬはダブルワードをＣＢＢに配置
し、バイトｍｎｏｐを余分としてマークする。ＭＥＲＧ
Ｅ＝１であるので、ＷＭＣＴＬは前回の転送からの余分
バイトを、現行のＤＢＵＳＯＵＴ転送からのバイトｉｊ
ｋｌと組み合わせて、次の記憶配列入力を形成する。

【００９９】Ｗ２により４バイトが書込みのために残っ
ていることが示されるので、ワード２はサイクル４で再
び発行される。記憶装置が書込みコマンドを受信する
と、書込み長がＣＢＢ内でフラグ化された余分バイト数
以下であることを検出し、従ってＣＢＢ余分バイトから
最後の記憶配列入力を形成する。こうしてサイクル５に
おけるＤＢＵＳＯＵＴの内容は無視される。ＥＮＤＯＰ
は表４の場合と同様にして扱われる。

【０１００】次にデータが表８に示すように記憶される
別のＳＴＭ命令について考察する。

【０１０１】

【表８】

【０１０２】この命令のタイミングを図１９に示す。こ
れと前回のＳＴＭ命令との主な違いは、サイクル４及び
５で生じる。サイクル４では、８バイトの書込みがＳＡ
ＶＥ＝１及びＭＥＲＧＥ＝１と共に発行され、ＧＲ４が
回転され、サイクル５においてＤＢＵＳＯＵＴ上に転送
される。ＷＭＣＴＬは、ＣＢＢに４余分バイトが存在す
るが、８バイトの書込みが要求されているので、残りの
４バイトすなわちｑｒｓｔのためにＤＢＵＳＯＵＴを監
視しなければならないことを判断する。これらはＣＢＢ
からの余分バイト（ｍｎｏｐ）と組み合わされて、最終
的な記憶配列入力が形成される。

【０１０３】最後に、表９で示される境界上ＳＴＭ命令
について考察する。

【０１０４】

【表９】

【０１０５】この場合のタイミングを図２０に示す。サ
イクル２で、８バイトの書込みコマンドがＳＡＶＥ＝１
及びＭＥＲＧＥ＝０と共に発行され、サイクル３でダブ
ルワードが記憶域に転送される。書込み長が完全にダブ
ルワードを充足するため、サイクル４においてデータが
ＣＢＢに書き込まれる際に、余分としてフラグ化される
バイトは存在しない。並行してデータはＤＯＲＥＧにロ
ードされ、記憶配列入力を形成する。データの最後の４
バイトはサイクル４において転送される。ＣＢＢにおい
てフラグ化されるバイトが存在しないため、サイクル３
におけるコマンドがＭＥＲＧＥ＝１を示す場合にもマー
ジは実施されない。最終的な記憶配列入力は最後のデー
タ転送から形成される。

【０１０６】上述の機構は、例えばＳＴＭ、Store Acce
ss Multiple（ＳＴＡＭ）、Branchand Stack （ＢＡＫ
Ｒ）などの複数連続書込みを要求する種々の／３７０命
令に対して適応できる。

【０１０７】別の実施例 ＧＲ配列を偶数域及び奇数域に区分することは、説明の
便宜上なされたことである。本発明は、汎用レジスタを
有する単一の非区分化記憶配列を使用する実施例におい
ても、容易に適用可能である。これは当業者により回路
を追加して困難無く作成できるものである（この回路は
本発明に無関係なものである）。このように、任意のＧ
Ｒ編成が支援される。

【０１０８】

【発明の効果】以上説明したように、本発明によれば、
境界記憶域横断アクセスのためのハードウェア・アクセ
ラレータの提供が可能となる。

【図面の簡単な説明】

【図１】本発明のＩＰＵ及び記憶インタフェースであ
る。

【図２】図１の更に詳細な要素を示す図である。

【図２Ａ】図１の更に詳細な要素を示す図である。

【図２Ｂ】図１の更に詳細な要素を示す図である。

【図３】ＳＡＶＥアクティブ及びＭＥＲＧＥ非アクティ
ブで開始される書込みオペレーションに関する本発明の
組合せ論理、及び最低位ＡＲＥＧレジスタ・ビットのレ
ジスタ接続を示す図である。

【図４】ＳＡＶＥアクティブ及びＭＥＲＧＥ非アクティ
ブで開始される書込みオペレーションに関する本発明の
組合せ論理を示し、左から右に向けて図３の論理に継続
するものである。

【図５】図４の論理に継続する、ＣＢＢ及びＳＡＶＥア
クティブ及びＭＥＲＧＥ非アクティブで開始される書込
みオペレーションに関する本発明の組合せ論理である。

【図６】ＳＡＶＥアクティブ及びＭＥＲＧＥ非アクティ
ブで開始される読出しオペレーションに関する本発明の
組合せ論理、及び最低位ＡＲＥＧレジスタ・ビットのレ
ジスタ接続を示す図である。

【図７】図６に続く次のステージで、ＳＡＶＥアクティ
ブ及びＭＥＲＧＥ非アクティブで開始される読出しオペ
レーションに関する本発明の組合せ論理である。

【図８】図７に続く次のステージで、ＳＡＶＥアクティ
ブ及びＭＥＲＧＥ非アクティブで開始される読出しオペ
レーションに関する本発明の組合せ論理である。

【図９】図８に続く次のステージで、ＳＡＶＥアクティ
ブ及びＭＥＲＧＥ非アクティブで開始される読出しオペ
レーションに関する本発明の組合せ論理である。

【図１０】図９に続く次のステージで、ＳＡＶＥアクテ
ィブ及びＭＥＲＧＥ非アクティブで開始される読出しオ
ペレーションに関する本発明の組合せ論理である。

【図１１】図１０に続く次のステージで、ＳＡＶＥアク
ティブ及びＭＥＲＧＥ非アクティブで開始される読出し
オペレーションに関する本発明の組合せ論理である。

【図１２】図２の記憶域読出し／書込み制御ユニットに
より制御される記憶配列へのデータ書込みのための詳細
論理を示す図である。

【図１３】Load Multiple命令に対するＣＢＢオペレー
ションのタイミング図である。

【図１４】Load Multiple 命令に対する別のタイミング
図で、ＭＳＥＱは境界横断読出しの発生を検出するもの
である。

【図１５】Load Multiple 命令に対する別のタイミング
図で、最後の読出しデータは全てＣＢＢから供給される
のである。

【図１６】境界上のLoad Multiple命令に対するタイミ
ング図である。

【図１７】８バイト以下のStore Multiple命令に対する
ＣＢＢオペレーションのタイミング図で、ＭＳＥＱは境
界横断書込みの発生を検出するものである。

【図１８】８バイトより大きいStore Multiple命令に対
するＣＢＢオペレーションのタイミング図で、ＭＳＥＱ
は境界横断書込みの発生を検出するものである。

【図１９】８バイトより大きいStore Multiple命令に対
するＣＢＢオペレーションのタイミング図で、ＭＳＥＱ
は境界横断書込みの発生及び最後の記憶データが全てＣ
ＢＢから供給されることを検出するものである。

【図２０】境界上の８バイトより大きなStore Multiple
命令のタイミング図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 レイモンド・ジェームス・エバーハード アメリカ合衆国ニューヨーク州、エンディ コット、サウス・ストリート 507番地 (72)発明者 トーマス・レオ・ジェレミア アメリカ合衆国ニューヨーク州、エンドウ ェル、リッキー・ドライブ 2926番地 (72)発明者 マイケル・ジェームス・マック アメリカ合衆国ニューヨーク州、エンディ コット、ハーバード・ストリート 921番 地 (56)参考文献 特開 昭64−28752（ＪＰ，Ａ) 特開 昭63−24327（ＪＰ，Ａ) 特開 昭59−77558（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】命令処理ユニット、及びマルチ・ワード境
   界上に編成される記憶配列を有するデータ処理装置にお
   いて、１ワードはプロセッサの計算の基本単位を表すい
   くつかの連続するバイトで構成され、前記データ処理装
   置は、 命令処理ユニット（ＩＰＵ）、 記憶配列（ＳＴＯＲＡＧＥ）、 境界横断バッファ手段（ＣＢＢ）、 前記記憶配列（ＳＴＯＲＡＧＥ）から命令処理ユニット
   へのインタフェース、を含み、 前記インタフェースは（ｉ）命令処理ユニット（ＩＰ
   Ｕ）からアドレス・レジスタ（ＡＲＥＧ）にアドレスを
   供給するアドレス・バス（ＡＢＵＳ）、（ｉｉ）該アド
   レスが読出しアドレスか或いは書込みアドレスかの区
   別、アクセスのバイト長、及びワードのバイト境界アド
   レス （ＡＢＵＳ ２９：３１）を示す制御バス（ＣＢＵ
   Ｓ）、及び（ｉｉｉ）データ・バス（ＤＢＵＳ）を含
   み、 前記命令処理ユニットは、該命令処理ユニット及び記憶
   配列のオペレーションを指示するマイクロコードを含む
   制御記憶配列（ＣＳ）、汎用レジスタ配列（ＧＲ）、ア
   ドレス・レジスタ（ＡＲＥＧ）、制御レジスタ（ＣＲＥ
   Ｇ）、読出しレジスタ（ＲＲＥＧ）、マイクロワードを
   制御記憶配列からマイクロ命令レジスタ（ＭＩＲ）へフ
   ェッチする命令シーケンシング手段（ＭＳＥＱ）、アド
   レス生成加算器（ＡＧＥＮ）を含み、該アドレス生成加
   算器の出力は記憶配列をアドレスするためのマルチ・ワ
   ード・アドレス（ＡＲＥＧ ０：２８にラッチされる）
   及び前記ワードのバイト境界アドレス（ＡＢＵＳ ２
   ９：３１）を有し、 前記境界横断バッファ手段（ＣＢＢ）は回転シフタ、組
   合せ手段（ＷＭＥＲＧＥ）、及び入力が前記制御レジス
   タ（ＣＲＥＧ）に接続される組合せ制御装置（ＷＭＣＴ
   Ｌ）とに結合され、 前記命令シーケンシング手段（ＭＳＥＱ）はデータ・バ
   ス上で転送されるデータがデータ・バス・アウト・レジ
   スタ（ＤＢＵＳＯＵＴ）にラッチされる前に前記データ
   ・バス上で転送されるデータを書込境界横断バッファ
   （ＣＢＢ）中にあるデータと前記書込組合せ手段（ＷＭ
   ＥＲＧＥ）により組合せる制御を与え、かつこれと同時
   に前記データを前記書込境界横断バッファ（ＣＢＢ）に
   ラッチし、前記命令処理ユニットの次のサイクルにおい
   て前記データ・バス・アウト・レジスタ（ＤＢＵＳＯＵ
   Ｔ）からのデータを前記マルチ・ワード・アドレスによ
   りアドレスされるマルチ・ワード・アドレスにおいて前
   記記憶配列（ＳＴＯＲＡＧＥ）に書き込むことを特徴と
   するデータ処理装置。
2. 【請求項２】前記境界横断バッファ（ＣＢＢ）は書込回
   転シフタに結合され、書込組合せ手段（ＷＭＥＲＧＥ）
   及び前記制御レジスタに入力を与えるように結合された
   書込組合せ制御装置（ＷＭＣＴＬ）が備えられ、前記命
   令シーケンシング手段（ＭＳＥＱ）はデータ・バス上で
   転送されるデータを前記回転シフタで回転シフトし、デ
   ータ・バス・アウト・レジスタ（ＤＢＵＳＯＵＴ）にラ
   ッチされる前に前記回転シフトされたデータを書込境界
   横断バッファ（ＣＢＢ）中にあるデータと前記書込組合
   せ手段（ＷＭＥＲＧＥ）により組合せる制御を与え、か
   つこれと同時に前記回転シフトされたデータを前記書込
   境界横断バッファ（ＣＢＢ）にラッチし、前記命令処理
   ユニットの次のサイクルにおいて前記データ・バス・ア
   ウト・レジスタ（ＤＢＵＳＯＵＴ）からのデータを前記
   マルチ・ワード・アドレスによりアドレスされるマルチ
   ・ワード・アドレスにおいて前記記憶配列（ＳＴＯＲＡ
   ＧＥ）に書き込むことを特徴とする請求項１記載のデー
   タ処理装置。
3. 【請求項３】前記境界横断バッファ（ＣＢＢ）は読出し
   回転シフタ（ＲＲＯＴＡＴＥ）に結合された読出し境界
   横断バッファ（ＲＣＢＢ）を有し、読出し組合せ手段
   （ＲＭＥＲＧＥ）及び制御レジスタ中の制御信号に応答
   する読出し組合せ制御装置（ＲＭＣＴＬ）が備えられ、
   前記命令シーケンシング手段（ＭＳＥＱ）は読出しアク
   セス時に前記アドレスレジスタ（ＡＲＥＧ）及び前記制
   御レジスタ（ＣＲＥＧ）にそれぞれ命令と共にラッチさ
   れる記憶アドレスを生成し、引き続くサイクルにおいて
   前記アドレスレジスタ（ＡＲＥＧ）における情報が前記
   記憶配列からマルチ・ワードを読み取るために使用さ
   れ、該マルチ・ワードは読出し境界横断バッファ（ＣＢ
   Ｂ）にラッチされると同時に読出し組合せ手段（ＲＭＥ
   ＲＧＥ）を通過し、この読出し組合せ手段（ＲＭＥＲＧ
   Ｅ）において前記読出し境界横断バッファに既に記憶さ
   れているデータと前記マルチ・ワードが組み合わされ得
   る様になっており、前記組合せ手段は前記読出し組合せ
   制御装置（ＲＭＣＴＬ）により制御されることを特徴と
   する請求項１または２記載のデータ処理装置。