JPS6324327A - 命令フエツチ処理方式 - Google Patents
命令フエツチ処理方式Info
- Publication number
- JPS6324327A JPS6324327A JP16708686A JP16708686A JPS6324327A JP S6324327 A JPS6324327 A JP S6324327A JP 16708686 A JP16708686 A JP 16708686A JP 16708686 A JP16708686 A JP 16708686A JP S6324327 A JPS6324327 A JP S6324327A
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- JP
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- instruction
- data
- instruction fetch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
中央処理装置において、バッファ記憶機構への命令フェ
ッチアクセスが、バイト境界、ブロック境界のため２回
読出しが必要なとき、前半データのみを読み出して命令
バッファに格納し、有効化することにより命令フェッチ
アクセスを高速化したものである。
ッチアクセスが、バイト境界、ブロック境界のため２回
読出しが必要なとき、前半データのみを読み出して命令
バッファに格納し、有効化することにより命令フェッチ
アクセスを高速化したものである。
［産業上の利用分野コ
本発明は中央処理装置における命令フェッチ処理方式に
関する。
関する。
中央処理装置の処理速度は年々高速化し、いろいろの方
式で性能向上が試みられている。特に命令フェッチ処理
については、高速化が必要になってきている。
式で性能向上が試みられている。特に命令フェッチ処理
については、高速化が必要になってきている。
［従来の技術］
第５図は、中央処理装置における従来の命令フェッチ処
理の流れを示すブロック図である。
理の流れを示すブロック図である。
第５図において、１はバッファ記憶アドレスレジスタ（
ＢＳＡＲ） 、２はアドレス＋１回路、３は３２バイト
クロス・８バイトクロス判定回路、４はパフファ記憶機
構（以下、ＢＳと略記する）であり、キャッシュメモリ
とも呼ばれる。
ＢＳＡＲ） 、２はアドレス＋１回路、３は３２バイト
クロス・８バイトクロス判定回路、４はパフファ記憶機
構（以下、ＢＳと略記する）であり、キャッシュメモリ
とも呼ばれる。
５はＢＳ続出データレジスタ（ＢＳＲ） 、５は続出デ
ータセーブレジスタ（ＲＤＲＬ、７はアライン回路、８
は命令バッファ、９はワークレジスタ（ＷＲ）である。
ータセーブレジスタ（ＲＤＲＬ、７はアライン回路、８
は命令バッファ、９はワークレジスタ（ＷＲ）である。
命令フェッチアクセスが、３２バイト境界、８バイト境
界のため１回で読み出せない場合には、１回目の続出デ
ータがＢＳ続出データレジスタ（ＢＳＲ）５にセットさ
れ、次いで３２バイトクロス・８バイトクロス判定回路
３により１回で読み出せないと判断すると、アドレス＋
１回路２によりＢＳアドレスレジスタ（ＢＳＡＲ）１の
内容を更新し、後半のデータをＢＳ、４から読み出すと
同時にＢＳ続出データレジスタ（ＢＳＲ）５の内容を続
出データセーブレジスタ（ＲＤＲ）６ヘセツトする。
界のため１回で読み出せない場合には、１回目の続出デ
ータがＢＳ続出データレジスタ（ＢＳＲ）５にセットさ
れ、次いで３２バイトクロス・８バイトクロス判定回路
３により１回で読み出せないと判断すると、アドレス＋
１回路２によりＢＳアドレスレジスタ（ＢＳＡＲ）１の
内容を更新し、後半のデータをＢＳ、４から読み出すと
同時にＢＳ続出データレジスタ（ＢＳＲ）５の内容を続
出データセーブレジスタ（ＲＤＲ）６ヘセツトする。
次に、続出データセーブレジスタ（ＲＤＲ）６とＢＳ続
出データレジスタ（ＢＳＲ）５のデータを、アライン回
路７においてマージして命令バッファ８へ格納される。
出データレジスタ（ＢＳＲ）５のデータを、アライン回
路７においてマージして命令バッファ８へ格納される。
第６図は従来の命令フェッチ処理の時間的流れを示すタ
イムチャートである。
イムチャートである。
（１）命令の要求元である命令処理部（ＩＰＵ）から起
動信号（ＳＡＩ）が発せられ、同じタイミングで命令フ
ェッチアドレスおよびレングスが渡され、ＢＳアドレス
レジスタ（ＢＳＡＲ）に入れられる。
動信号（ＳＡＩ）が発せられ、同じタイミングで命令フ
ェッチアドレスおよびレングスが渡され、ＢＳアドレス
レジスタ（ＢＳＡＲ）に入れられる。
（２）次のサイクルで命令続出コマンド（ＲＭＳＩ）が
渡される。ＢＳＡＲの 内容によりＢＳが読み出されＢ
Ｓ続出データレジスタ（ＢＳＲ）に入れられる。
渡される。ＢＳＡＲの 内容によりＢＳが読み出されＢ
Ｓ続出データレジスタ（ＢＳＲ）に入れられる。
（３）次のサイクルで、３２バイトクロス・８バイトク
ロス判定回路により１回で読み出せないと判断されると
、次のサイクルでＢＳＲのデータは続出データセーブレ
ジスタ（ＲＤＲ）に入られ、アドレスが＋１されて２回
目の読出しが行われ、ＢＳＨに読み出される。ＲＤＲの
データとＢＳＲのデータはアライン回路でアラインされ
る。
ロス判定回路により１回で読み出せないと判断されると
、次のサイクルでＢＳＲのデータは続出データセーブレ
ジスタ（ＲＤＲ）に入られ、アドレスが＋１されて２回
目の読出しが行われ、ＢＳＨに読み出される。ＲＤＲの
データとＢＳＲのデータはアライン回路でアラインされ
る。
（４）次のサイクルで、アラインされた命令データが命
令バッファに格納される。
令バッファに格納される。
第７図は、従来例によるＢＳブロックと命令バッファの
関係を示す図である。
関係を示す図である。
第７図において、上はＢＳの一つのブロックを示し、下
は命令バッファを示し、ＢＳブロック内のデータが読み
出され、マージされて命令バッファに格納されるのを示
している。
は命令バッファを示し、ＢＳブロック内のデータが読み
出され、マージされて命令バッファに格納されるのを示
している。
命令バッファ上で斜線を施した部分が有効であることを
示す。
示す。
ＢＳの一つのブロックは、８バイトＸ４＝３２バイトか
ら成っている。
ら成っている。
第７図の（ａｌの場合は、開始アドレス−０００であり
、１回で読み出されそのままの形で命令バッファに入れ
られることを示している。
、１回で読み出されそのままの形で命令バッファに入れ
られることを示している。
（ｂ）の場合は、開始アドレス−１００であり、８バイ
ト境界を越えるが１回で読出し可能であり、アラインさ
れて命令バッファに入れられる。
ト境界を越えるが１回で読出し可能であり、アラインさ
れて命令バッファに入れられる。
ＦＣ）の場合は、開始アドレス＝１１０であり、８バイ
トクロスで１回での読出しができず２回読出しとなり、
続出データセーブレジスタに保持された１回目のデータ
とアラインされて命令バッファに格納される。
トクロスで１回での読出しができず２回読出しとなり、
続出データセーブレジスタに保持された１回目のデータ
とアラインされて命令バッファに格納される。
ｆｄ）の場合は、開始アドレス＝１００で（１１１と同
じであるが、ブロックの境界、即ち３２バイトクロスに
よって、１回での読出しができず２回読出しとなり、続
出データセーブレジスタに保持された１回目のデータと
アラインされて命令バッファに格納される。
じであるが、ブロックの境界、即ち３２バイトクロスに
よって、１回での読出しができず２回読出しとなり、続
出データセーブレジスタに保持された１回目のデータと
アラインされて命令バッファに格納される。
［発明が解決しようとする問題点コ
通常、マシン命令には２バイト長、４バイト長、６バイ
ト長という種類があるが、プログラム上で２バイト長、
４バイト長の命令列で構成されている場合が非常に多い
。
ト長という種類があるが、プログラム上で２バイト長、
４バイト長の命令列で構成されている場合が非常に多い
。
命令フェッチアクセス単位が８バイト長である場合、ア
クセスアドレスが８バイト境界、３２バイト境界内であ
るときは１回で読み出せるが、４ハ゛イト境界、３２ハ
イド境界を越える場合は１回で読み出せないため、２回
の読出しが必要である。
クセスアドレスが８バイト境界、３２バイト境界内であ
るときは１回で読み出せるが、４ハ゛イト境界、３２ハ
イド境界を越える場合は１回で読み出せないため、２回
の読出しが必要である。
しかし、前記のように、プログラム上２バイト長、４バ
イト長の命令であることが多く、前半の続出データで命
令を処理できる場合が多い。
イト長の命令であることが多く、前半の続出データで命
令を処理できる場合が多い。
本発明は、このような点に鑑み、情報処理装置の処理速
度を向上するため行われたものである。
度を向上するため行われたものである。
［問題点を解決するための手段］
第１図は本発明の命令フェッチ処理方式の原理ブロック
図を示す。
図を示す。
第１図において、符号１，３，４，５，６，８゜／は第
５図と同一の対象物を示す。
５図と同一の対象物を示す。
１０はＢＳアクセスが命令フェッチアクセスであること
を判定する判定手段である。
を判定する判定手段である。
１１は、判定手段１０が命令フェッチアクセスであると
判定したときセットするフラグ手段である。
判定したときセットするフラグ手段である。
フラグ手段１１にフラグが立てられたときは、３２バイ
トクロス・８バイトクロスがある場合でも、ＢＳ、４か
らＢＳ読出データレジスタ（ＢＳＲ）５に読み出された
データは、そのまま命令バッファ８に入れられ、命令処
理部（ＩＰＵ）には命令バッファ８上の命令が有効であ
ることが通知される。
トクロス・８バイトクロスがある場合でも、ＢＳ、４か
らＢＳ読出データレジスタ（ＢＳＲ）５に読み出された
データは、そのまま命令バッファ８に入れられ、命令処
理部（ＩＰＵ）には命令バッファ８上の命令が有効であ
ることが通知される。
［作用］
ＢＳアクセスが命令フェッチアクセスであるときは、３
２バイトクロス・８バイトクロスがあっても、命令の前
半データが命令バッファ上で有効であることを示すフラ
グが立てられ、命令の処理が可能となる。
２バイトクロス・８バイトクロスがあっても、命令の前
半データが命令バッファ上で有効であることを示すフラ
グが立てられ、命令の処理が可能となる。
従って、ＢＳの２回読出しが行われず、続出データセー
ブレジスタ（ＲＤＲ）へのセーブ、アライン回路による
マージ処理の必要がなく、命令フェッチが高速化される
。
ブレジスタ（ＲＤＲ）へのセーブ、アライン回路による
マージ処理の必要がなく、命令フェッチが高速化される
。
ＢＳアクセスがデータであるときは、３２バイトクロス
・８バイトクロスがあれば、２回読出しが行われ、続出
データセーブレジスタ（ＲＤＲ）へのセーブ、アライン
回路によるマージ処理が行われる。
・８バイトクロスがあれば、２回読出しが行われ、続出
データセーブレジスタ（ＲＤＲ）へのセーブ、アライン
回路によるマージ処理が行われる。
［実施例］
以下第２図〜第４図に示す実施例により、本発明をさら
に具体的に説明する。
に具体的に説明する。
第２図は本発明の一実施例のブロック図である。
第２図において、１〜９の符号により示す構成要素は第
５図の従来例のものと同一である。
５図の従来例のものと同一である。
１０はＢＳアドレスレジスタにセントされたアクセスア
ドレスが命令フェッチであることを判定する判定回路で
ある。
ドレスが命令フェッチであることを判定する判定回路で
ある。
１１は命令バイト上のデータが有効であることを示すフ
リツプフロツプである。
リツプフロツプである。
命令フェッチアクセスが到来すると、アクセスアドレス
がＢＳアドレスレジスタ（ＢＳＡＲ）１にセットされる
。
がＢＳアドレスレジスタ（ＢＳＡＲ）１にセットされる
。
ＢＳ、４から命令が読み出され、ＢＳ続出データレジス
タ（ＢＳＲ）５にセットされる。
タ（ＢＳＲ）５にセットされる。
判定回路１０に命令続出コマンド信号が入力され、命令
フェッチであると判定すると、３２バイトクロス・８バ
イトクロス判定回路３により、ＢＳ、４の２回読出しが
必要であると判定されたときも、アドレス＋１回路２に
よるアドレスの更新は行わず、後半データは読出しにい
かない。
フェッチであると判定すると、３２バイトクロス・８バ
イトクロス判定回路３により、ＢＳ、４の２回読出しが
必要であると判定されたときも、アドレス＋１回路２に
よるアドレスの更新は行わず、後半データは読出しにい
かない。
判定回路１０はまた、命令フェッチであると判定すると
、ＨＶフリフプフロフプ１１をセントする。
、ＨＶフリフプフロフプ１１をセントする。
ＢＳＨ売出データレジスタ（ＢＳＲ）５にセントされた
データは、続出データセーブレジスタ（ＲＤＲ）６およ
びアライン回路７を経由することな（、直接命令バッフ
ァ８にセットされる。
データは、続出データセーブレジスタ（ＲＤＲ）６およ
びアライン回路７を経由することな（、直接命令バッフ
ァ８にセットされる。
ＢＳ続出データレジスタ（ＢＳＲ）５のデータが命令バ
ッファ８にセットされ、フリップフロップ（ＨＶ）１１
がセットされたことにより、命令フェッチアクセス要求
元の命令処理部（ＩＰＵ）は命令バッファ８上の命令を
処理できることとなる。
ッファ８にセットされ、フリップフロップ（ＨＶ）１１
がセットされたことにより、命令フェッチアクセス要求
元の命令処理部（ＩＰＵ）は命令バッファ８上の命令を
処理できることとなる。
ＢＳアクセスがデータであるときは、３２バイトクロス
・８バイトクロスが判定された場合は、２回読出しが行
われ、続出データセーブレジスタ（ＲＤＲ）６に保持さ
れた１回命令の続出データと２回目の続出データがアラ
イン回路７によりマージされてワークレジスタ９に格納
される。
・８バイトクロスが判定された場合は、２回読出しが行
われ、続出データセーブレジスタ（ＲＤＲ）６に保持さ
れた１回命令の続出データと２回目の続出データがアラ
イン回路７によりマージされてワークレジスタ９に格納
される。
第３図は本発明の実施例による命令フェッチ処理の時間
的流れを示すタイムチャートである。
的流れを示すタイムチャートである。
（１）命令の要求元である命令処理部（ＩＰＵ）から起
動信号（ＳＡＩ）が発せられ、同じタイミングで命令フ
ェッチアドレスおよびレングスが渡され、ＢＳアドレス
レジスタ（ＢＳＡＲ）に入れられる。
動信号（ＳＡＩ）が発せられ、同じタイミングで命令フ
ェッチアドレスおよびレングスが渡され、ＢＳアドレス
レジスタ（ＢＳＡＲ）に入れられる。
（２）次のサイクルで命令続出コマンド（ＲＭＳＩ）が
渡される。ＢＳＡＲの内容によりＢＳが読み出されＢ３
ｉ出データレジスタ（ＢＳＲ）に入れられる。ＨＶフリ
ップフロップがセットされる。
渡される。ＢＳＡＲの内容によりＢＳが読み出されＢ３
ｉ出データレジスタ（ＢＳＲ）に入れられる。ＨＶフリ
ップフロップがセットされる。
（菊次のサイクルで、ＢＳ続出データレジスタ（ＢＳＲ
）のデータは命令バッファにセットされる。
）のデータは命令バッファにセットされる。
第４図は、本発明の実施例によるＢＳブロックと命令バ
ッファの関係を示す図である。
ッファの関係を示す図である。
ＢＳアクセスが命令フェッチアクセスであると判定され
たときは、（ａｌ、（′ｂ）、（Ｃ）、（ｄ）のいずれ
の場合でも、即ち３２バイトクロス・８バイトクロスの
有無に関係なく、ＨＶフリップフロップはセントされ、
２回読出しは行われず、続出データはそのまま命令バッ
ファにセットされる。
たときは、（ａｌ、（′ｂ）、（Ｃ）、（ｄ）のいずれ
の場合でも、即ち３２バイトクロス・８バイトクロスの
有無に関係なく、ＨＶフリップフロップはセントされ、
２回読出しは行われず、続出データはそのまま命令バッ
ファにセットされる。
［発明の効果］
以上説明のように本発明によれば、命令フェッチアクセ
スは１回のＢＳ読出しにより命令の処理ができるように
なるので、命令フェッチアクセスの高速化が可能となり
、情報処理装置の高性能化に寄与する効果は大である。
スは１回のＢＳ読出しにより命令の処理ができるように
なるので、命令フェッチアクセスの高速化が可能となり
、情報処理装置の高性能化に寄与する効果は大である。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例のブロック図、第３図は本発
明の実施例による命令フェッチ処理のタイムチャート、 第４図は本発明の実施例によるＢＳブロックと命令バッ
ファの関係を示す図、 第５図は従来の命令フェッチ処理の流れを示すブロック
図、 第６図は従来例による命令フェッチ処理のタイムチャー
ト、 第７図は従来例によるＢＳブロックと命令バッファの関
係を示す図である。 図面において、 １はＢＳアドレスレジスタ（ＢＳＡＲ）、２はアドレス
＋１回路、 ３は３２バイトクロス・８ハイドクロス（３２Ｂχ８
ＢＸ）判定回路、 ４はバッファ記憶機構（ＢＳ）、 ５はＢＳ続出データレジスタ（ＢＳＲ）、６は続出デー
タセーブレジスタ（ＲＤＲ）、７はアライン回路、
８は命令バッファ、９はワークレジスタ、 １０
は判定回路（手段）、１１はＨＶフリップフロップ（フ
ラグ手段）、をそれぞれ示す。 勺 命令フェッチアドレス 本発明の原理プロ、り閲 第 １ 図 命令フェッチアドレス 本発明の一戴健すのフ七ツク図 第２図 本発明の実瀦セリによる命令フェッチ処理のタイムチャ
ート第３図 ＨＶ＝Ｉ ＨＶ＝Ｉ
ＨＶ＝Ｉ ＨＶ＝ｉ！ａ）
ｉｂ＋
ｔｃｌ ｉｄ１本発明の実５
％Ｍ”ＩによるＢＳブロックと命令バッファの関係を示
す図第 ４ 図 命令フェンチアドレス 従来の台金フェッチ処理のｉｈを示すブロック図第
５ 図 従遜＄すによる命令フェッチ処理のタイムチャート第
６ 図 ８５２回読出し ８５２回読出しＩａｌ
巾１ ｆｃｌ
ｆｄｌ従来例によるＢＳブロックと
命令バッファの関係を示す図第 ７ 図
明の実施例による命令フェッチ処理のタイムチャート、 第４図は本発明の実施例によるＢＳブロックと命令バッ
ファの関係を示す図、 第５図は従来の命令フェッチ処理の流れを示すブロック
図、 第６図は従来例による命令フェッチ処理のタイムチャー
ト、 第７図は従来例によるＢＳブロックと命令バッファの関
係を示す図である。 図面において、 １はＢＳアドレスレジスタ（ＢＳＡＲ）、２はアドレス
＋１回路、 ３は３２バイトクロス・８ハイドクロス（３２Ｂχ８
ＢＸ）判定回路、 ４はバッファ記憶機構（ＢＳ）、 ５はＢＳ続出データレジスタ（ＢＳＲ）、６は続出デー
タセーブレジスタ（ＲＤＲ）、７はアライン回路、
８は命令バッファ、９はワークレジスタ、 １０
は判定回路（手段）、１１はＨＶフリップフロップ（フ
ラグ手段）、をそれぞれ示す。 勺 命令フェッチアドレス 本発明の原理プロ、り閲 第 １ 図 命令フェッチアドレス 本発明の一戴健すのフ七ツク図 第２図 本発明の実瀦セリによる命令フェッチ処理のタイムチャ
ート第３図 ＨＶ＝Ｉ ＨＶ＝Ｉ
ＨＶ＝Ｉ ＨＶ＝ｉ！ａ）
ｉｂ＋
ｔｃｌ ｉｄ１本発明の実５
％Ｍ”ＩによるＢＳブロックと命令バッファの関係を示
す図第 ４ 図 命令フェンチアドレス 従来の台金フェッチ処理のｉｈを示すブロック図第
５ 図 従遜＄すによる命令フェッチ処理のタイムチャート第
６ 図 ８５２回読出し ８５２回読出しＩａｌ
巾１ ｆｃｌ
ｆｄｌ従来例によるＢＳブロックと
命令バッファの関係を示す図第 ７ 図
Claims (1)
- 【特許請求の範囲】 バッファ記憶機構（４）を備えた中央処理装置において
、 バッファ記憶機構（４）へのアクセスが命令フェッチア
クセスであることを判定する判定手段（１０）と、 バッファ記憶機構（４）から読み出し、命令バッファ（
８）に格納したデータが有効であることを示すフラグ手
段（１１）を備え、 バッファ記憶機構（４）へのアクセスが命令フェッチア
クセスであるとき、要求データが１回で読み出せない場
合も、２回読出しを行わず、前半読出データを命令バッ
ファ（８）に格納し、フラグ手段（１１）により有効化
するよう構成したことを特徴とする命令フェッチ処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16708686A JPS6324327A (ja) | 1986-07-16 | 1986-07-16 | 命令フエツチ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16708686A JPS6324327A (ja) | 1986-07-16 | 1986-07-16 | 命令フエツチ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324327A true JPS6324327A (ja) | 1988-02-01 |
Family
ID=15843154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16708686A Pending JPS6324327A (ja) | 1986-07-16 | 1986-07-16 | 命令フエツチ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324327A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02103634A (ja) * | 1988-10-13 | 1990-04-16 | Nec Corp | 命令制御方式 |
| JPH04155525A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | 命令実行制御方式 |
| JPH05143443A (ja) * | 1991-05-15 | 1993-06-11 | Internatl Business Mach Corp <Ibm> | データ処理装置 |
| JP2003074737A (ja) * | 2001-09-03 | 2003-03-12 | Nok Corp | バルブ装置およびバルブ装置の製造方法 |
| US7676652B2 (en) | 2002-09-19 | 2010-03-09 | Arm Limited | Executing variable length instructions stored within a plurality of discrete memory address regions |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760441A (en) * | 1980-09-30 | 1982-04-12 | Fujitsu Ltd | Information processing equipment |
-
1986
- 1986-07-16 JP JP16708686A patent/JPS6324327A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760441A (en) * | 1980-09-30 | 1982-04-12 | Fujitsu Ltd | Information processing equipment |
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