JPH0695305B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPH0695305B2 JPH0695305B2 JP61252302A JP25230286A JPH0695305B2 JP H0695305 B2 JPH0695305 B2 JP H0695305B2 JP 61252302 A JP61252302 A JP 61252302A JP 25230286 A JP25230286 A JP 25230286A JP H0695305 B2 JPH0695305 B2 JP H0695305B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- storage device
- area
- recognition symbol
- execution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、命令のプリフェッチ機能を備えたデータ処理
装置に関するものである。
装置に関するものである。
第３図は、命令のプリフェッチ機能を備えた従来のマイ
クロプロセッサのブロック系統図である。第３図におい
て、１は命令キュー、２は命令デコード部、３は命令実
行部である。
クロプロセッサのブロック系統図である。第３図におい
て、１は命令キュー、２は命令デコード部、３は命令実
行部である。
次に第３図のマイクロプロセッサの動作について説明す
る。マイクロプロセッサでは、主記憶をアクセスするの
に要する時間は、プロセッサ内部のデータをアクセスす
るのに要する時間に比べて非常に長い。命令をフェッチ
するたびに主記憶をアクセスするのでは、いくらマイク
ロプロセッサが高速に動作しても、実効的な速度は上が
らない。この点を改善するため、第３図のマイクロプロ
セッサでは、主記憶がアクセスされていない時間を利用
して命令をあらかじめ命令キュー１に取り込んでおき、
次に実行する命令を命令キュー１から命令デコード部２
にフェッチすることにより、デコード処理装置の実効的
な速度を上げている。しかし、ある命令列を実行後、命
令デコード部２が命令キュー１に命令フェッチ要求を出
した時、命令キュー１が空であれば、次に実行される命
令は、主記憶から直接取り込まなければならない。
る。マイクロプロセッサでは、主記憶をアクセスするの
に要する時間は、プロセッサ内部のデータをアクセスす
るのに要する時間に比べて非常に長い。命令をフェッチ
するたびに主記憶をアクセスするのでは、いくらマイク
ロプロセッサが高速に動作しても、実効的な速度は上が
らない。この点を改善するため、第３図のマイクロプロ
セッサでは、主記憶がアクセスされていない時間を利用
して命令をあらかじめ命令キュー１に取り込んでおき、
次に実行する命令を命令キュー１から命令デコード部２
にフェッチすることにより、デコード処理装置の実効的
な速度を上げている。しかし、ある命令列を実行後、命
令デコード部２が命令キュー１に命令フェッチ要求を出
した時、命令キュー１が空であれば、次に実行される命
令は、主記憶から直接取り込まなければならない。
従来の命令のプリフェッチ機能を備えたデータ処理装置
は、上述したように、命令キュー１が空であれば、次に
実行される命令が主記憶から直接フェッチされるまでの
間実行を中断しなければならないため、実行速度が低下
するという問題があった。
は、上述したように、命令キュー１が空であれば、次に
実行される命令が主記憶から直接フェッチされるまでの
間実行を中断しなければならないため、実行速度が低下
するという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、命令キューが空になった場合に
主記憶へ命令データをアクセスする可能性を低くしたデ
ータ処理装置を得ることにある。
の目的とするところは、命令キューが空になった場合に
主記憶へ命令データをアクセスする可能性を低くしたデ
ータ処理装置を得ることにある。
このような目的を達成するために本発明は、一定規則に
従う領域認識記号で順序付けされた複数の領域に複数の
命令を格納する第１の記憶装置と、この第１の記憶装置
の第１の領域認識記号で区別される領域に格納された１
つ又は複数の命令からなる第１の命令列を実行する実行
装置と、第１の命令列が実行装置で実行されている間に
第１の領域認識記号で区別される領域に引き続いた順序
の第２の領域認識記号で区別される領域に格納された１
つ又は複数の命令からなる第２の命令列を取り込む命令
先取り装置と、この命令先取り装置に取り込まれている
命令データがなくなったとき第１の記憶装置の第３の領
域認識記号で区別される領域に格納された１つ又は複数
の命令よりなる第３の命令列を命令先取り装置を通さず
直接に実行装置へ取り込むための迂回回路と、この迂回
回路を通った第３の命令列を第３の領域認識記号を索引
として記憶する第２の記憶装置とをデータ処理装置に設
けるようにしたものである。
従う領域認識記号で順序付けされた複数の領域に複数の
命令を格納する第１の記憶装置と、この第１の記憶装置
の第１の領域認識記号で区別される領域に格納された１
つ又は複数の命令からなる第１の命令列を実行する実行
装置と、第１の命令列が実行装置で実行されている間に
第１の領域認識記号で区別される領域に引き続いた順序
の第２の領域認識記号で区別される領域に格納された１
つ又は複数の命令からなる第２の命令列を取り込む命令
先取り装置と、この命令先取り装置に取り込まれている
命令データがなくなったとき第１の記憶装置の第３の領
域認識記号で区別される領域に格納された１つ又は複数
の命令よりなる第３の命令列を命令先取り装置を通さず
直接に実行装置へ取り込むための迂回回路と、この迂回
回路を通った第３の命令列を第３の領域認識記号を索引
として記憶する第２の記憶装置とをデータ処理装置に設
けるようにしたものである。
本発明においては、命令先取り装置が空になった時、主
記憶から迂回回路を通って命令デコード部へ命令データ
を直接取り込み、上記迂回回路を通った命令データを第
２の記憶装置に格納する。
記憶から迂回回路を通って命令デコード部へ命令データ
を直接取り込み、上記迂回回路を通った命令データを第
２の記憶装置に格納する。
第１図は、本発明に係わるデータ処理装置のマイクロプ
ロセッサの一実施例を示すブロック系統図である。第１
図において、１は命令先取り装置としての命令キュー、
２は命令デコード部、３は実行装置としての命令実行
部、４は第２の記憶装置としての命令キャッシュ、５は
迂回回路としてのバイパス回路である。
ロセッサの一実施例を示すブロック系統図である。第１
図において、１は命令先取り装置としての命令キュー、
２は命令デコード部、３は実行装置としての命令実行
部、４は第２の記憶装置としての命令キャッシュ、５は
迂回回路としてのバイパス回路である。
第２図は、エントリ番号０〜ｎの場合の命令キャッシュ
４の構成例を示しており、同図において、６は領域認識
記号としてのアドレスタグ、７はアドレスタグ６のアド
レスから始まる４バイトの命令データである。
４の構成例を示しており、同図において、６は領域認識
記号としてのアドレスタグ、７はアドレスタグ６のアド
レスから始まる４バイトの命令データである。
次に第１図のマイクロプロセッサの動作について説明す
る。通常、命令デコード部２は命令キュー１より２バイ
トのデータをフェッチしてデコードを行なっており、命
令キュー１は、一定規則に従う領域認識記号で順序付け
された複数の領域に複数の命令を格納する第１の記憶装
置としての主記憶よりキューイングを行なっている。
る。通常、命令デコード部２は命令キュー１より２バイ
トのデータをフェッチしてデコードを行なっており、命
令キュー１は、一定規則に従う領域認識記号で順序付け
された複数の領域に複数の命令を格納する第１の記憶装
置としての主記憶よりキューイングを行なっている。
しかし、ある命令列を実行中に命令キュー１が空になる
と、命令キュー１は命令キャッシュ４を参照する。命令
キャッシュ４には、最近のある命令列の実行中に命令キ
ュー１が空になった時の次に取り込むべき命令のアドレ
スをアドレスタグ６とし、そのアドレスから始まる４バ
イトの命令データ７が格納されている。命令列が初めて
実行される場合や、実行されてから他の命令が何度も登
録されて命令キャッシュ４に所望のデータがない場合に
はキャッシュミスとなる。この場合は、主記憶より取り
込んだ４バイトの命令データの先頭の２バイトをバイパ
ス回路５を通して直接命令デコード部２に入力する。そ
れと同時にバイパス回路５を通った４バイトの命令デー
タをその先頭アドレスとともに命令キャッシュ４に登録
する。命令キュー１には、命令キャッシュ４に今回登録
された４バイトの命令データのうちの後半２バイトがキ
ューイングされる。
と、命令キュー１は命令キャッシュ４を参照する。命令
キャッシュ４には、最近のある命令列の実行中に命令キ
ュー１が空になった時の次に取り込むべき命令のアドレ
スをアドレスタグ６とし、そのアドレスから始まる４バ
イトの命令データ７が格納されている。命令列が初めて
実行される場合や、実行されてから他の命令が何度も登
録されて命令キャッシュ４に所望のデータがない場合に
はキャッシュミスとなる。この場合は、主記憶より取り
込んだ４バイトの命令データの先頭の２バイトをバイパ
ス回路５を通して直接命令デコード部２に入力する。そ
れと同時にバイパス回路５を通った４バイトの命令デー
タをその先頭アドレスとともに命令キャッシュ４に登録
する。命令キュー１には、命令キャッシュ４に今回登録
された４バイトの命令データのうちの後半２バイトがキ
ューイングされる。
一方、実行された命令列が最近実行されたものであり前
回実行された時にも命令キュー１が空であったならば、
キャッシュヒットとなる可能性が高い。キャッシュヒッ
トした場合には、命令キュー１は、命令キャッシュ４に
格納してある命令データをキューイングする。従って、
主記憶から命令が取り込まれるのを待つ必要がなくな
る。
回実行された時にも命令キュー１が空であったならば、
キャッシュヒットとなる可能性が高い。キャッシュヒッ
トした場合には、命令キュー１は、命令キャッシュ４に
格納してある命令データをキューイングする。従って、
主記憶から命令が取り込まれるのを待つ必要がなくな
る。
ループの実行時などにおいては、一度ある命令列が実行
された時に命令キュー１が空になると、再び同じ命令列
が実行された時にも同じ状況になることが多く、キャッ
シュのヒット率が上がるため、命令キャッシュ４の付加
により、主記憶に命令データをアクセスする可能性が低
くなる。また、バイパス回路５の付加により、キャッシ
ュミスの場合も主記憶からの命令データがバイパス回路
５を通して直接命令デコード部２に取り込まれるため効
率がよい。
された時に命令キュー１が空になると、再び同じ命令列
が実行された時にも同じ状況になることが多く、キャッ
シュのヒット率が上がるため、命令キャッシュ４の付加
により、主記憶に命令データをアクセスする可能性が低
くなる。また、バイパス回路５の付加により、キャッシ
ュミスの場合も主記憶からの命令データがバイパス回路
５を通して直接命令デコード部２に取り込まれるため効
率がよい。
以上のように、命令キャッシュ４およびバイパス回路５
の付加により、マイクロプロセッサの実効的な速度を上
げることができる。
の付加により、マイクロプロセッサの実効的な速度を上
げることができる。
また、分岐命令実行後では命令キュー１はキャンセルさ
れるのでキューが空になり、分岐先の命令データが登録
され、最近実行された分岐命令の実行後の命令フェッチ
も高速に行なえる。
れるのでキューが空になり、分岐先の命令データが登録
され、最近実行された分岐命令の実行後の命令フェッチ
も高速に行なえる。
なお本発明の他の実施例として、命令キャッシュ４を参
照した時に命令データの前半２バイトを命令キャッシュ
４から命令デコード部２へ直接取り込むための命令キュ
ー１のバイパス回路を備えてもよい。
照した時に命令データの前半２バイトを命令キャッシュ
４から命令デコード部２へ直接取り込むための命令キュ
ー１のバイパス回路を備えてもよい。
以上説明したように本発明は、命令先取り装置が空のと
き迂回回路を通して命令データを第１の記憶装置より実
行装置へ直接取り込むと共に、迂回回路を通った命令デ
ータを第２の記憶装置に登録することにより、再び同じ
命令列が実行されたときに第２の記憶装置から命令デー
タを取り込むことができるので、第１の記憶装置より命
令が取り込まれるのを待つ必要がなく、データ処理装置
の実効的な処理速度を上げることができる効果がある。
き迂回回路を通して命令データを第１の記憶装置より実
行装置へ直接取り込むと共に、迂回回路を通った命令デ
ータを第２の記憶装置に登録することにより、再び同じ
命令列が実行されたときに第２の記憶装置から命令デー
タを取り込むことができるので、第１の記憶装置より命
令が取り込まれるのを待つ必要がなく、データ処理装置
の実効的な処理速度を上げることができる効果がある。
第１図は本発明に係わるデータ処理装置のマイクロプロ
セッサの一実施例を示すブロック系統図、第２図は命令
キャッシュの構成例を示す構成図、第３図は従来のデー
タ処理装置のマイクロプロセッサを示すブロック系統図
である。 １……命令キュー、２……命令デコード部、３……命令
実行部、４……命令キャッシュ、５……バイパス回路。
セッサの一実施例を示すブロック系統図、第２図は命令
キャッシュの構成例を示す構成図、第３図は従来のデー
タ処理装置のマイクロプロセッサを示すブロック系統図
である。 １……命令キュー、２……命令デコード部、３……命令
実行部、４……命令キャッシュ、５……バイパス回路。
Claims (1)
- 【請求項１】一定規則に従う領域認識記号で順序付けさ
れた複数の領域に複数の命令を格納する第１の記憶装置
と、この第１の記憶装置の第１の領域認識記号で区別さ
れる領域に格納された１つ又は複数の命令からなる第１
の命令列を実行する実行装置と、第１の命令列が前記実
行装置で実行されている間に第１の領域認識記号で区別
される領域に引き続いた順序の第２の領域認識記号で区
別される領域に格納された１つ又は複数の命令からなる
第２の命令列を取り込む命令先取り装置と、この命令先
取り装置に取り込まれている命令データがなくなったと
き第１の記憶装置の第３の領域認識記号で区別される領
域に格納された１つ又は複数の命令よりなる第３の命令
列を前記命令先取り装置を通さず直接に実行装置へ取り
込むための迂回回路と、この迂回回路を通った第３の命
令列を第３の領域認識記号を索引として記憶する第２の
記憶装置とを備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252302A JPH0695305B2 (ja) | 1986-10-22 | 1986-10-22 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252302A JPH0695305B2 (ja) | 1986-10-22 | 1986-10-22 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63106046A JPS63106046A (ja) | 1988-05-11 |
| JPH0695305B2 true JPH0695305B2 (ja) | 1994-11-24 |
Family
ID=17235357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252302A Expired - Lifetime JPH0695305B2 (ja) | 1986-10-22 | 1986-10-22 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695305B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027270A (en) * | 1988-10-11 | 1991-06-25 | Mips Computer Systems, Inc. | Processor controlled interface with instruction streaming |
| JPH0318932A (ja) * | 1989-06-15 | 1991-01-28 | Hitachi Ltd | 命令読出し制御方式 |
| JP2685664B2 (ja) * | 1991-07-15 | 1997-12-03 | 富士通株式会社 | 情報処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50152629A (ja) * | 1974-05-27 | 1975-12-08 | ||
| JPS5999552A (ja) * | 1982-11-30 | 1984-06-08 | Matsushita Electric Ind Co Ltd | マイクロコンピユ−タ |
| US4635194A (en) * | 1983-05-02 | 1987-01-06 | International Business Machines Corporation | Instruction buffer bypass apparatus |
-
1986
- 1986-10-22 JP JP61252302A patent/JPH0695305B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63106046A (ja) | 1988-05-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |