JPS62151936A - マイクロプロセツサに内蔵されるキヤツシユ回路 - Google Patents
マイクロプロセツサに内蔵されるキヤツシユ回路Info
- Publication number
- JPS62151936A JPS62151936A JP60294269A JP29426985A JPS62151936A JP S62151936 A JPS62151936 A JP S62151936A JP 60294269 A JP60294269 A JP 60294269A JP 29426985 A JP29426985 A JP 29426985A JP S62151936 A JPS62151936 A JP S62151936A
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- JP
- Japan
- Prior art keywords
- instruction
- address
- register
- cache memory
- jumping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は命令コードキャシュ内蔵マイクロプロセッサに
関し、特にその命令コードキャッジ回路に関する。
関し、特にその命令コードキャッジ回路に関する。
マイクロコンピュータシステムを高速化するときの問題
の一つに、ジョブのＴＡＴ （Ｔｕｒｎ ＡｒｏｕｄＴ
ｉｍｅ）のうちＣＰＵとメモリのデー タ転送時間が含
める割合が大きいためこれを如何に小さくするかという
ことがある。これを解決するだめの手段にＣＰＵ内にキ
ャッシュメモリを内蔵したものが開発されている。
の一つに、ジョブのＴＡＴ （Ｔｕｒｎ ＡｒｏｕｄＴ
ｉｍｅ）のうちＣＰＵとメモリのデー タ転送時間が含
める割合が大きいためこれを如何に小さくするかという
ことがある。これを解決するだめの手段にＣＰＵ内にキ
ャッシュメモリを内蔵したものが開発されている。
従来、ＣＰＵ内のキャッシュメモリは第２図の様に構成
さ几ている。これについて簡単に説明する。
さ几ている。これについて簡単に説明する。
１３はブリフェッチアドレスレジスタ、１４，１５゜１
６はキャッシュメモリ内に記憶されている命令のアドレ
スを記憶するレジスタの内容と１３の内容を比較する機
能をもつ回路、１７，１８．１９はキャッシュメモリ、
２０はインストラクションレジスタである。
６はキャッシュメモリ内に記憶されている命令のアドレ
スを記憶するレジスタの内容と１３の内容を比較する機
能をもつ回路、１７，１８．１９はキャッシュメモリ、
２０はインストラクションレジスタである。
１３に入力されたプリ７エツチアドレスは１４゜１５．
１６に記憶されているアドレスと比較され一致するもの
があればそれに対応するキャッジ−メモリ内の命令が例
えば１４が一致すれば１７の内容が１５なら１８の内容
が、１６ならば１９の内容が、２０に呼び出される。そ
して２０の命令が実行される。
１６に記憶されているアドレスと比較され一致するもの
があればそれに対応するキャッジ−メモリ内の命令が例
えば１４が一致すれば１７の内容が１５なら１８の内容
が、１６ならば１９の内容が、２０に呼び出される。そ
して２０の命令が実行される。
従ってこの様な構成をとることによってキャシュメモリ
内にある命令は再度外部メモリから読み込む必要がなく
高速化さｎる。通常プログラムは通常プログラムは連続
する部分とジャンプ命令等によってアドレスが変化する
部分からなり、さらに同一アドレスが何度も読み出され
るためキャッシュ内に命令がある確率が高い。その為こ
の効果は大きい。
内にある命令は再度外部メモリから読み込む必要がなく
高速化さｎる。通常プログラムは通常プログラムは連続
する部分とジャンプ命令等によってアドレスが変化する
部分からなり、さらに同一アドレスが何度も読み出され
るためキャッシュ内に命令がある確率が高い。その為こ
の効果は大きい。
上述した従来のキャッシュ回路では、連続したアドレス
から読み出される命令に対しても常にプリフェッチアド
レスとキャッシュメモリ内の命令のアドレスが比較され
る構成である。さらに連続したアドレスの命令がキャッ
ジ−に記憶されていなければ効果がない。従ってこの様
な比較動作は無駄であり、また連続した命令を記憶する
ようにすると記憶容量が大きくなるという欠点がある。
から読み出される命令に対しても常にプリフェッチアド
レスとキャッシュメモリ内の命令のアドレスが比較され
る構成である。さらに連続したアドレスの命令がキャッ
ジ−に記憶されていなければ効果がない。従ってこの様
な比較動作は無駄であり、また連続した命令を記憶する
ようにすると記憶容量が大きくなるという欠点がある。
〔問題点を解決するための手段〕
本発明のキャッシュ回路はプリフェッチアドレスレジス
タと、命令コードキャッジ−メモリと、該キャッシュメ
モリに記憶された命令のアドレスを記憶するレジスタと
該アドレスとプリフェッチアドレスレジスタの内容を比
較する機能を合わせもった回路と、命令キュと、命令キ
ーの出力とキャッシュメモリの出力をマルチフレキサと
該マルチプレクサの出力が入力さｎたインストラクショ
ンレジスタを有する。
タと、命令コードキャッジ−メモリと、該キャッシュメ
モリに記憶された命令のアドレスを記憶するレジスタと
該アドレスとプリフェッチアドレスレジスタの内容を比
較する機能を合わせもった回路と、命令キュと、命令キ
ーの出力とキャッシュメモリの出力をマルチフレキサと
該マルチプレクサの出力が入力さｎたインストラクショ
ンレジスタを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明のブロック図である。１はブリフェッチ
アドレスレジスタ、２，３．４はキャッシュメモリ内に
記憶されている命令のアドレスを記憶するレジスタと該
レジスタの内容と１の内容を比較する機能をもつ回路、
５，６．７はキャッジ−メモリ、８，９．１０ は命令
キュ、１．１はインストラクションレジスタ、１２はジ
ャンプ命令識別信号である。
アドレスレジスタ、２，３．４はキャッシュメモリ内に
記憶されている命令のアドレスを記憶するレジスタと該
レジスタの内容と１の内容を比較する機能をもつ回路、
５，６．７はキャッジ−メモリ、８，９．１０ は命令
キュ、１．１はインストラクションレジスタ、１２はジ
ャンプ命令識別信号である。
通常、ジャンプ命令実行待以外は１２により命令キュ８
，９．１０から命令が１１に読み出され、また命令キュ
へは常に外部メモリより命令がプリフェッチされている
。ジャンプ命令実行後の数命令は１のプリフェッチアド
レスと一致した命令（２ならば５．３ならば６．４なら
ば７）が１１に読み出される。
，９．１０から命令が１１に読み出され、また命令キュ
へは常に外部メモリより命令がプリフェッチされている
。ジャンプ命令実行後の数命令は１のプリフェッチアド
レスと一致した命令（２ならば５．３ならば６．４なら
ば７）が１１に読み出される。
以上説明した様に本発明は、キャッシュメモリと命令キ
ュを合わせもつことによって、ジャンプ命令実行待以外
は命令キ二内の命令を実行し、ジャンプ命令実行後のみ
キャシュメモリからの命令を実行することによって、連
続アドレスで実行中はアドレス比較動作を削除し、連続
アドレスの命令は命令キュに記憶することによってキャ
ッシュメモリの容量を削減することができる効果がある
。
ュを合わせもつことによって、ジャンプ命令実行待以外
は命令キ二内の命令を実行し、ジャンプ命令実行後のみ
キャシュメモリからの命令を実行することによって、連
続アドレスで実行中はアドレス比較動作を削除し、連続
アドレスの命令は命令キュに記憶することによってキャ
ッシュメモリの容量を削減することができる効果がある
。
第１図は本発明のキャッシュ回路のブロック図、第２図
は従来のキャシュ回路のブロック図である。 １．１３・・・・・・プリ７エツチレジスタ、２，３，
４゜１５．１６・・・・・・比較回路内蔵レジスタ、５
，６，７゜１７．１８．１９・・・・・・キャッシュメ
モリ、８，９，１０・・・・・・命令キュ、１１．２０
・・・・・・インストラクションレジスタ、１２・・・
・・・ジャンプ命令識別信号。
は従来のキャシュ回路のブロック図である。 １．１３・・・・・・プリ７エツチレジスタ、２，３，
４゜１５．１６・・・・・・比較回路内蔵レジスタ、５
，６，７゜１７．１８．１９・・・・・・キャッシュメ
モリ、８，９，１０・・・・・・命令キュ、１１．２０
・・・・・・インストラクションレジスタ、１２・・・
・・・ジャンプ命令識別信号。
Claims (1)
- プリフェッチアドレスレジスタと、命令コードキャッシ
ュメモリと、該キャッシュメモリに記憶された命令のア
ドレスを記憶するレジスタと該アドレスとプリフェッチ
アドレスレジスタの内容を比較する機能を合わせもった
回路と、命令キュと、ジャンプ命令実行後にキャッシュ
メモリからの出力をそれ以外の時は命令キュの出力を選
択するマルチプレクサと、該マルチプレキサの出力が入
力されたインストラクションレジスタを有するキャシュ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294269A JPS62151936A (ja) | 1985-12-25 | 1985-12-25 | マイクロプロセツサに内蔵されるキヤツシユ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294269A JPS62151936A (ja) | 1985-12-25 | 1985-12-25 | マイクロプロセツサに内蔵されるキヤツシユ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151936A true JPS62151936A (ja) | 1987-07-06 |
Family
ID=17805527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294269A Pending JPS62151936A (ja) | 1985-12-25 | 1985-12-25 | マイクロプロセツサに内蔵されるキヤツシユ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151936A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257508A (ja) * | 2007-04-05 | 2008-10-23 | Nec Electronics Corp | キャッシュ制御方法およびキャッシュ装置並びにマイクロコンピュータ |
| US10086344B2 (en) | 2011-02-17 | 2018-10-02 | Sintokogio, Ltd. | Tank apparatus, a system for dispersing by circulating a mixture, and a method for dispersing by circulating a mixture |
-
1985
- 1985-12-25 JP JP60294269A patent/JPS62151936A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257508A (ja) * | 2007-04-05 | 2008-10-23 | Nec Electronics Corp | キャッシュ制御方法およびキャッシュ装置並びにマイクロコンピュータ |
| US10086344B2 (en) | 2011-02-17 | 2018-10-02 | Sintokogio, Ltd. | Tank apparatus, a system for dispersing by circulating a mixture, and a method for dispersing by circulating a mixture |
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