JPH01234936A - 命令プリフェッチ抑制装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［１１１要］ メモリ上マク１コ命令をマクロ命令解釈・実行に先立ち
予め計算機内の命令バッファに取り込んでおくようにし
た命令プリフェッチ機能を備えたｔ１粋別システムにお
いて、命令の種類に応じてプリフェッチ動作を抑止する
ようにした命令プリフェッチ抑制装置に関し、 簡単な構成で、マクロ命令に応じて命令プリフェッチ機
能を抑止し、システムの処理性能を向上さけることを目
的とし、 マクロ命令が格納されたメモリと、マクロ命令プリフェ
ッチコントローラを有し、前記メモリから読み出したマ
クロ命令を解釈・実行する計算機とから成る計算機シス
テムにおいて、前記計算機、内に、プリフェッチ機能の
抑止を指示するビット（ＰＦＳＰビット）が付加された
マイクロ命令が格納されているマイクロ命令格納メモリ
と、このマイクロ命令格納メモリから読み出されたマイ
クロ命令を一旦格納するマイクロ命令レジスタと、この
マイクロ命令レジスタのＰＦＳＰビットの状態に応じて
プリフェッチ抑止信号を出力するＰＦＳＰピット監視手
段と、このＰＦＳＰビット監視手段からのプリフェッチ
抑止信号を受け、前記マクロ命令プリフェッチコントロ
、−ラのプリフェッチ動作を決定するプリフェッチ動作
判定手段と、前記メモリのアドレスバスに結合し、命令
プリフェッチ用のアドレス用と、オペランドフェッチ用
アドレス用とを兼用したアドレスレジスタとを設けて構
成する。

［産業上の利用分野］ 本発明は、メモリに格納されているマクロ命令を読み出
し、その命令を実行するような計算機システムに適用さ
れる命令プリフェッチ抑制装置に関し、更に詳しくは、
メモリ上のマクロ命令をマクロ命令解釈・実行に先立ち
予め計算機（ＣＰＵ）内の命令バッファに取り込んでお
くようにした命令プリフェッチ機能を備えた計算機シス
テムにおいて、命令の種類に応じてプリフェッチ動作を
抑止するようにした命令プリフェッチ抑制装置に関する
。

［従来の技術］ 第６図は従来の命令プリフェッチ機能を備えた計算機シ
ステムの構成概念図である。図において、１は計算機（
ＣＰＵ）であり、２はこのＣＰＵに対してデータバスＤ
ＢとアドレスバスＡＢとを介して結ばれているメモリで
ある。ｃｐｕｉ内において、３はメモリ２から読み出し
たデータを一旦格納するデータリードバッファ、４はメ
モリ２　ｆ、ｓら読み出したマクロ命令を一旦格納する
命令バッファ、５は命令バッファ４から送られるマクロ
命令を解釈し、それを実行するマクロ命令解釈・実行部
、６はメモリ２に古き込むデータを格納したデータライ
トバッファ、７はそのアドレスを格納したデータアドレ
スレジスタである。

８はマクロ命令プリフェッチコントローラであって、メ
モリ２上のマクロ命令を、マクロ命令解釈・実行に先立
ち予め命令バッファ４に取り込んでおく制御を行うもの
である。９は命令アドレスレジスタで、予め命令バッフ
ァ４に取り込む命令アドレスがマクロ命令プリフェッチ
コントローラ８によって与えられる。

このようなマクロ命令プリフェッチコントローラ８を備
えることによって、現在のマクロ命令解釈・実行中に次
のマクロ命令を命令バッファ４に読み出すことができる
ので、マクロ命令解釈・実行部５はマクロ命令をメモリ
から読み出す手間が省略でき、迅速な処理が行えるよう
になる。

［発明が解決しようとする課題］ しかしながら、従来装置において、現在実行中のマクロ
命令が例えばジャンプ命令であるような場合、次に続く
マクロ命令を予め命令バッファ４に読み出しておくこと
は無意味であり、そればかりかプリフェッチ動作により
メモリバスを占有することとなって命令プリフェッチを
することがかえって迅速な処理を阻害させるという問題
を生ずる。このことはマルチプロセッサで構成するシス
テムにおいては特に問題となる。

本発明はこのような点に鑑みてなされたものであって、
簡単な構成で、マクロ命令に応じて命令プリフェッチ機
能を抑止し、システムの処理性能を向上させることので
きる命令プリフェッチ抑制装置を提供することを目的と
する。

し課題を解決するための手段〕 第１図は本発明の原理ブロック図である。図において、
１は計算機、２はマクロ命令が格納されたメモリである
。計算機１において、５はマクロ−命令解釈・実行部で
、この中にはプリフェッチ機能の抑止を指示するビット
（ＰＦＳＰビット〉が付加されたマクロ命令が格納され
ているマイクロ命令格納メモリ５１と、このメモリ５１
から読み出されたマイクロ命令を一旦格納するマイクロ
命令レジスタ５２、このマイクロ命令レジスタ５２にお
いて、プリフェッチ機能の抑止を指示するビットの状態
に応じてプリフェッチ抑止信号を出力するＰＦＳＰビッ
ト監視手段５３とが設けられている。８はマクロ命令プ
リフェッチコントローラで、この中にはＰＦＳＰビット
監視手段５３からのプリフェッチ抑止信号を受け、プリ
フェッチ動作を決定するプリフェッチ動作判定手段８１
が設けである。１０はアドレスレジスタで、マクロ命令
プリフェッチコントローラ８からの命令ブリフエッヂ用
アドレス用と、マクロ命令解釈・実行部５からのオペラ
ンドフェッチ用アドレス用とを兼用している。

［作用１ マクロ命令プリフェッチコントローラ８内のプリフェッ
チ動作判定手段８１はプリフェッチ抑止信号がオフ（抑
止不要）である場合、命令バッファ及びメモリバスが空
になった時プリフェッチ動作を開始させるが、プリフェ
ッチ抑止信号がオンである場合、プリフェッチ動作を抑
止する。

［実施例］ 以下、図面を用いて本発明の実施例を詳細に説明する。

第２図は本発明の一実施例の構成ブロック図である。図
において、第１図と同じものには同一符号を付して示す
。計算機１内において、３はメモリ２から読み出したデ
ータを一旦格納するデータリードバッファ、６はメモリ
２に書き込むデータを一旦格納するデーフライ１〜バツ
フアである。４は命令バッファで、アドレスレジスタ１
０によって与えられるメモリ２上の該当アドレスから読
み出されたマクロ命令を格納するものであって、命令バ
ッファ０と命令バッファ１の２つで構成されると共に、
それぞれの命令バッファが空いているかどうかを示すフ
ラッグＦｌ、Ｆ２が設【プである。

マクロ命令プリフェッチコントローラ８において、プリ
フェッチ動作判定手段８１は、ＰＦＳＰビット監視手段
５３からの信号の他に、フラッグＦ１．Ｆ２からの信号
及びメモリバスが空いているかどうかを示す信号を入力
し、これらの信号の状態によってプリフェッチ動作開始
を指示するようになっている。８２はプリフェッチ回路
で、プリフェッチ動作判定手段８１からの信号に基づい
て、順次カウントアツプする命令アドレスを作成し、そ
の命令アドレスをアドレスレジスタ１０にセットする。

又、セットクロック信号を命令バッファＯ１命令バッフ
ァ１に与えると共に、フラッグＦｌ、Ｆ２の状態を変更
するようになっている。

このように構成した装置の動作を説明すれば、以下の通
りである。

マクロ命令解釈・実行部５において、マクロ命令格納メ
モリ５１から読み出されたマクロ命令はマクロ命令レジ
スタ５２に保持され、そのマクロ命令を実行する。ここ
で、マクロ命令中のＰＦＳＰビットには実行するマクロ
命令がプリフェッチ動作を必要とする場合、例えば“０
″（オフ）が設定され、プリフェッチ動作を必要でない
時は、”　１　”　（オン）が設定しである。ＰＳＦＰ
ビット監視手段５３は、ＰＦＳＰビットが°’０”（オ
フ）であるか’１”（オン）であるかを監視し、その状
態をプリフェッチ動作判定手段８１に伝える。

プリフェッチ動作判定手段８１は、ＰＳＦＰビットが例
えば０″（オフ）である場合、命令バッファＯ１命令バ
ッファ１の各７ラグＦ１．Ｆ２が空であることを示して
おり、且つ、メモリバスが空いていれば、プリフェッチ
動作開始信号をプリフェッチ回路８２に送る。プリフェ
ッチ回路８２は、この信号を受はプリフェッチ動作を行
う。即ち、先ず、命令アドレスをアドレスレジスタ１０
にセットし、メモリ２上の該当アドレスをアクセスし、
そこに格納されているマクロ命令を読み出ず。このマク
ロ命令は、データバスＤＢを通じて命令バッフ？４にセ
ットされる。この時。命令バーッファにはマクロ命令デ
ータが補充されるので空であることを示すフラグはクリ
アされる。又、同時にプリフェッチ回路８２内の命令ア
ドレスはカウントアツプされる。

これに対して、ＰＳＦＰビットが’１”（オン）である
場合は、プリフェッチ動作制御手段８１は前記したよう
なプリフェッチ動作を抑＋ｈ　’Ｅｊる。

次に、プリフェッチ動作をする必殻のない複数レジスタ
ー括ロード命令（Ｌ　Ｐ　Ｇ　）を例にとって、そのマ
クロ命令処理の動作を説明する。

第３図はＬＰＧ命令のフｔ−マツＩ−の説明図であり、
第４図はこのＬＲＧ命令の１１１８を示す概念図、第５
図はそのマクロ命令処理を示リフローチャートである。

ＬＲＧ命令は、第４図に示すようにＣＰＵＩ内に設けら
れているレジスタＡＩ、Ａ２の値及びディスプレイスメ
ント（変位：　［）　１ｓｐｌａｃｅＩＩｌｅｎｔ　）
を加算し、その値をアドレスレジスタ１０に格納して実
効アドレスとする。メ七り２には、この実効アドレスが
与えられ、該当アドレスによって示されるメモリ上の内
容がＬＲＧ命令のＲ１，Ｒ２によって指定されるレジス
タ８Ｙ（図ではＣＰＵ　ｌ内の汎用レジスタ０〜５）に
転送される。

このようなマクロ命令を処理するマクロ命令列は、第５
図に示す通りである。これらのマクロ命令列はいずれも
マクロ命令格納メモリ５１に予め格納されると共に、そ
の命令内容に応じて、ＰＦＳＰビットには図示するよう
にプリフェッチ動作の抑制をオフ（ＯＦＦ）又はオン（
ＯＮ）とすることを指示する情報が付加されている。

先ず、ステ、ツブ１でＯＰコードの種類を判別し、対象
マクロ命令がＬＰＧ命令であることを判別し、ステップ
２で実効アドレスを計算機６゜この間、プリフェッチ回
路８２はＰＦＳＰどットがオフを示していることを受け
、アドレスレジスタ１０に命令アドレスをセットし、次
のマクロ命令をプリフェッチする動作を行う。

続いて、ステップ３，４，５．６において、ステップ２
で計算されたアドレスから始まるメモリ２の内容を順次
汎用レジスタに転送する。この間、プリフェッチ回路８
２はＰＦＳＰビットがオンを示していることを受け、プ
リフェッチ動作を停止しており、この状態はＬＰＧ命令
処理終了（ステップ５でＹＥＳ）まで続けられる。

［発明の効果］ 以上詳細に説明したように、本発明によれば、例えばジ
ャンプ命令に続く命令列のプリフェッチ等、不必要なプ
リフェッチ動作をマクロ命令に付加するＰＦＳＰビット
の情報で抑止することができるので、メモリバスの占有
率を小さくできる。

従って、特にマルチプロセッサシステムとした場合にお
ける処理性能を向上できる。

又、文字列転送命令等、アドレスレジスタの内容がプリ
フェッチ動作によって変ってしまうと困るような処理に
対して、マクロ命令でプリフェッチ動作を抑止できるの
で、命令プリフェッチ用のアドレスレジスタとオペラン
ドフェッチ用のアドレスレジスタを兼用させることがで
きる。従って、プリフェッチ動作に必要なハードウェア
を少なくできる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の構成ブロック図、第３図は
ＬＲＧｆ？ｉ令のフォーマット説明図、第４図はＬＰＧ
命令の動きを示す図、 第５図はＬＲＧｆ？Ｊ令処理を示すフローチャート、第
６図は従来システムの構成概念図である。 ４１１図、第２図において、 １は計算ｎ＜ｃｐｕ＞、 ２はメモリ、 ５はマクロ命令解釈・実行部、 ６はデータライトバッファ、 ８はマクロ命令プリフェッチコントローラ、１０はアド
レスレジスタ、 ５１はマクロ命令格納メ七り、 ５２はマクロ命令レジスタ、 ５３はＰＳＦＰビット監視手段、 ８１はブリフ１ツチ動作判定手段である。 本発明０原理ブロツク図 第１　トロ ＬＰＧ４Ｉ→■フォーマント説明図 第３図 しＲＧ命令■働さを示す図 鏑４　区 マイクロ玲令処理　　　　　ＰＦＳＰピッＬ日Ｇ処理を
示日ノ処理チャート 繭５図

Claims (1)

1. 【特許請求の範囲】 　マクロ命令が格納されたメモリ（２）と、マクロ命令
   プリフェッチコントローラ（８）を有し、前記メモリ（
   ２）から読み出したマクロ命令を解釈・実行する計算機
   （１）とから成る計算機システムにおいて、 前記計算機（１）内に、プリフェッチ機能の抑止を指示
   するビット（ＰＦＳＰビット）が付加されたマイクロ命
   令が格納されているマイクロ命令格納メモリ（５１）と
   、 このマイクロ命令格納メモリ（５１）から読み出された
   マイクロ命令を一旦格納するマイクロ命令レジスタ（５
   ２）と、 このマイクロ命令レジスタ（５２）のＰＦＳＰビットの
   状態に応じてプリフェッチ抑止信号を出力するＰＦＳＰ
   ビット監視手段（５３）と、このＰＦＳＰビット監視手
   段（５３）からのプリフェッチ抑止信号を受け、前記マ
   クロ命令プリフェッチコントローラ（８）のプリフェッ
   チ動作を決定するプリフェッチ動作判定手段（８１）と
   、前記メモリ（２）のアドレスバスに結合し、命令プリ
   フェッチ用のアドレス用と、オペランドフエッチ用アド
   レス用とを兼用したアドレスレジスタ（１０）とを設け
   たことを特徴とする命令プリフェッチ抑制装置。