JPS6182238A - 命令の条件分岐制御方法 - Google Patents
命令の条件分岐制御方法Info
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- JPS6182238A JPS6182238A JP17176184A JP17176184A JPS6182238A JP S6182238 A JPS6182238 A JP S6182238A JP 17176184 A JP17176184 A JP 17176184A JP 17176184 A JP17176184 A JP 17176184A JP S6182238 A JPS6182238 A JP S6182238A
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- processing
- processing flow
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パイプライン処理を制御する情報処理装置に
おける命令の条件分岐制御方式、特にマイクロプログラ
ムでパイプライン処理を制ｉ３１ スル情＜ｒ１３処理
装置におけるマイク「１命令の条件分岐制御ノＪ１いに
関する。
おける命令の条件分岐制御方式、特にマイクロプログラ
ムでパイプライン処理を制ｉ３１ スル情＜ｒ１３処理
装置におけるマイク「１命令の条件分岐制御ノＪ１いに
関する。
マイク１１命令に、Ｊ−１るパイプライン処理方式を例
に点って説明すると、マイク１１命令によるパイプライ
ン処理方式は、第３図９示すように、複数の処理フ１１
ｉ’ Ｆ’ ＋ 、Ｐ Ｆ ２ １・・・・・・が界
なる内容の処理サイクルを時間的にオーハーラソプさ−
けて並列処理を行っている。各処理ソロ−ＰＦ＋、ＰＦ
２ 、・・・・・・に才りいては、１）サイクルで８売
め出された命令のデコートを行い、△サイクルでオペラ
ン１′アトＩ７ス計算を行い、′［゛サイクルでそのア
１゛レスのア１−レス変換を行い、Ｂザ・イクルてバッ
ファの−１イｌセスを行い、Ｅ−１１′イクルで該１）
出した内容に対して処理を実行し、Ｗサイクルで処理結
果の書き込めを行う。各処理フ１１−Ｉ’Ｆ＋ 、Ｐ
Ｆ２等におしＪる各Ａ〜Ｗのサイクルの処理内容は寛る
が、従来技術及び本発明の技術内容の説明においては、
それらを区別する必要しＪないので、ｌｕ下同しサイク
ルには同し符号をイ］シて説明する。
に点って説明すると、マイク１１命令によるパイプライ
ン処理方式は、第３図９示すように、複数の処理フ１１
ｉ’ Ｆ’ ＋ 、Ｐ Ｆ ２ １・・・・・・が界
なる内容の処理サイクルを時間的にオーハーラソプさ−
けて並列処理を行っている。各処理ソロ−ＰＦ＋、ＰＦ
２ 、・・・・・・に才りいては、１）サイクルで８売
め出された命令のデコートを行い、△サイクルでオペラ
ン１′アトＩ７ス計算を行い、′［゛サイクルでそのア
１゛レスのア１−レス変換を行い、Ｂザ・イクルてバッ
ファの−１イｌセスを行い、Ｅ−１１′イクルで該１）
出した内容に対して処理を実行し、Ｗサイクルで処理結
果の書き込めを行う。各処理フ１１−Ｉ’Ｆ＋ 、Ｐ
Ｆ２等におしＪる各Ａ〜Ｗのサイクルの処理内容は寛る
が、従来技術及び本発明の技術内容の説明においては、
それらを区別する必要しＪないので、ｌｕ下同しサイク
ルには同し符号をイ］シて説明する。
ところで、パイプライン処理をマイクロプログラムで制
御する場合、マイクロ命令の次のマイクロ命令のアドレ
ス決定及び次のマイク１−Ｉ命令の読出しは、図示のよ
うに、各パイプライン処理フに１−の先頭サイクルＳｌ
、３２等で行われる。−・方、マイクロ命令の条件分岐
に用いる条件は処理の実行によって生成されるので、パ
イプライン処理のフローの終りに近いＥ−ＩＩイクルで
生成される。そこで、例えば、処理フローＰ Ｆ １に
おけるマイクロ命令で条件を生成し、その条件をマイク
ロ命令の条件分岐の条件として用いるために、従来は図
示のように、条件分岐を行うマイクロ命令（処理フロー
ＰＦ？ ）との間に、タイミング調整のためのダミー・
マイクロ命令の処理フローＰＦ２〜ＰＦ６を流していた
。しかしながら、このダミーの処理フロー１〜は所望の
パイプライン処理には何等関係ない処理フローであるか
ら、このようなダミーの処理フローを流すことは全く無
駄であった。
御する場合、マイクロ命令の次のマイクロ命令のアドレ
ス決定及び次のマイク１−Ｉ命令の読出しは、図示のよ
うに、各パイプライン処理フに１−の先頭サイクルＳｌ
、３２等で行われる。−・方、マイクロ命令の条件分岐
に用いる条件は処理の実行によって生成されるので、パ
イプライン処理のフローの終りに近いＥ−ＩＩイクルで
生成される。そこで、例えば、処理フローＰ Ｆ １に
おけるマイクロ命令で条件を生成し、その条件をマイク
ロ命令の条件分岐の条件として用いるために、従来は図
示のように、条件分岐を行うマイクロ命令（処理フロー
ＰＦ？ ）との間に、タイミング調整のためのダミー・
マイクロ命令の処理フローＰＦ２〜ＰＦ６を流していた
。しかしながら、このダミーの処理フロー１〜は所望の
パイプライン処理には何等関係ない処理フローであるか
ら、このようなダミーの処理フローを流すことは全く無
駄であった。
本発明の目的は、従来のパイプライン処理を制御−４る
情報処理装置ににＵろ命令の条（′１分岐制御方Ｊ（の
欠点を１η″消し、条件分岐を行う命令とそのｌ′ｉｉ
ｉの命令との間にダミーの処理〕１：Ｉ−を流すことな
く、条件設定フｌ−１−’ｉ’：分岐条件の６′（Ｃ定
とともに条件骨１ｊｊ９）Ｉ″２−か開始される。Ｌう
にしたパイプラ・イン処理を制御する情’＋（３処理装
置Ｑこｔｊける命令の条汁分岐制御方ｊ（を提供するに
ある。
情報処理装置ににＵろ命令の条（′１分岐制御方Ｊ（の
欠点を１η″消し、条件分岐を行う命令とそのｌ′ｉｉ
ｉの命令との間にダミーの処理〕１：Ｉ−を流すことな
く、条件設定フｌ−１−’ｉ’：分岐条件の６′（Ｃ定
とともに条件骨１ｊｊ９）Ｉ″２−か開始される。Ｌう
にしたパイプラ・イン処理を制御する情’＋（３処理装
置Ｑこｔｊける命令の条汁分岐制御方ｊ（を提供するに
ある。
本発明は、前記目的を達成するために、パイプライン処
理を制御する情報処理装置ａ＝おりる命令の条（’１分
岐制御方ｊ（であって、条件分岐を行う命令の前の命令
中に、次の命令の分岐形式が条件分岐であることを示す
識別子を設け、読み出された命令に前記識別子が検出さ
れたときし、１次の命令のアドレス決定を条件の確定の
タイミングまで遅延させるごとにより、分岐条件が６′
ＩＦ定するまでに無駄なりミーの処理フローを流す必要
をなくすようにしたごとを特徴とする。
理を制御する情報処理装置ａ＝おりる命令の条（’１分
岐制御方ｊ（であって、条件分岐を行う命令の前の命令
中に、次の命令の分岐形式が条件分岐であることを示す
識別子を設け、読み出された命令に前記識別子が検出さ
れたときし、１次の命令のアドレス決定を条件の確定の
タイミングまで遅延させるごとにより、分岐条件が６′
ＩＦ定するまでに無駄なりミーの処理フローを流す必要
をなくすようにしたごとを特徴とする。
・ト発明の実施例を図面によ−、７説明する。第１図は
、本発明の一実施例の構成に対するブロック説明図、第
２図は第１図の命令の条件分岐制御動作のタイムチャー
トである。
、本発明の一実施例の構成に対するブロック説明図、第
２図は第１図の命令の条件分岐制御動作のタイムチャー
トである。
第１図において、１１ばパイプライン処理を行わせるマ
イクロ命令が格納されている制御記１、ａ装置、１２は
制御記憶装置１１から読め出されたマ写 イクロ命令が書き込まれるデータレジスタ、１３は各パ
イプライン処理フローを制御するパイプラインコントロ
ーラ、１４は各パイプライン処理を実行する演算実行装
置、１５は次のパイプライン処理を行うマイクロ命令の
アドレス生成回路、１６は生成された実効アドレスが書
き込まれる命令レジスタである。
イクロ命令が格納されている制御記１、ａ装置、１２は
制御記憶装置１１から読め出されたマ写 イクロ命令が書き込まれるデータレジスタ、１３は各パ
イプライン処理フローを制御するパイプラインコントロ
ーラ、１４は各パイプライン処理を実行する演算実行装
置、１５は次のパイプライン処理を行うマイクロ命令の
アドレス生成回路、１６は生成された実効アドレスが書
き込まれる命令レジスタである。
なお、制御記憶装置１１から読み出されたマイクロ命令
が書き込まれる命令レジスタとして、■２だけが例示さ
れている。
が書き込まれる命令レジスタとして、■２だけが例示さ
れている。
本発明のマイクロ命令には、命令レジスター２に例示さ
れているように、従来のマイクロ命令の内容の他に更に
次のマイクロ命令が条件分岐を行うマイクロ命令である
か否かを示すフラグ等の識別子Ｆをセットするフィール
ドが設けられている。
れているように、従来のマイクロ命令の内容の他に更に
次のマイクロ命令が条件分岐を行うマイクロ命令である
か否かを示すフラグ等の識別子Ｆをセットするフィール
ドが設けられている。
本実施例では、次のマイクロ命令が条件分岐を行うマイ
クロ命令であるときは識別子Ｆはオンずノ５１−′）「
１」か、そうでないときはオフすなわち「Ｏ」かセソ１
されるものとする。
クロ命令であるときは識別子Ｆはオンずノ５１−′）「
１」か、そうでないときはオフすなわち「Ｏ」かセソ１
されるものとする。
次に第１図の動作を第２図の動作タイムチャートを参照
して説明する。
して説明する。
記憶制御装置１１から読め出されたマイクロ命令は、デ
ータレジスタ１２に書き込まれる。アドレス生成回路１
５は、データレジスタ１２から次のマイクロ命令のアド
レスを生成する。
ータレジスタ１２に書き込まれる。アドレス生成回路１
５は、データレジスタ１２から次のマイクロ命令のアド
レスを生成する。
条件分岐のない場合は、識別子Ｆがオフであるので、ア
ドレス生成回路１５ば次のマイクロ命令の一ノ′ドレス
を生成して命令レジスタ１６に書き込む（第２図８１ザ
・イクル）。一方、データレジスタ１２の命令内容は図
示しない命令制御装置によって読め出され、その内容に
従って、パイプラインコン１０−ラ１３及び演算実行装
置１４により、第２図に示されているＤ 、 Ａ 、
Ｔ 、 ｎ 、 ｌ？、、 Ｗの各ザ・ｆクルを実行す
る。ごの動作は、第３図に示した従来のパイプライン処
理方式と同様である。
ドレス生成回路１５ば次のマイクロ命令の一ノ′ドレス
を生成して命令レジスタ１６に書き込む（第２図８１ザ
・イクル）。一方、データレジスタ１２の命令内容は図
示しない命令制御装置によって読め出され、その内容に
従って、パイプラインコン１０−ラ１３及び演算実行装
置１４により、第２図に示されているＤ 、 Ａ 、
Ｔ 、 ｎ 、 ｌ？、、 Ｗの各ザ・ｆクルを実行す
る。ごの動作は、第３図に示した従来のパイプライン処
理方式と同様である。
条件設定処理フロー）〕Ｆ１の各サイクルが実行されて
いる間、所定の条件分岐処理フローＰ Ｉパｉの一つ前
の処理フローＰＦｉ−＋までは、任嘗の処理フローが第
２図に示すように実行される。ごれらの各処理フローの
マイクロ命令中の識別子Ｉ・’は、いずれもオフである
。条件設定処理フロー１）Ｆｉの一つ前の処理フローＰ
Ｆｉ−＋かデータレジスタ１２に読み出されると、その
識別子Ｆ ｔｅｌオンになっている。アドレス生成回路
１５は、識別子Ｆがオンになっていることを検出すると
、次のマイクロ命令のアドレス生成動作を行わず、パイ
プラインコントローラ１３に制御信号を送って、処理フ
ローＰＦｉ以降に対する処理の実行を中止させる。この
結果、第２図に示すようにＳｉサイクル以後の実行はペ
ンデング状憇となる。
いる間、所定の条件分岐処理フローＰ Ｉパｉの一つ前
の処理フローＰＦｉ−＋までは、任嘗の処理フローが第
２図に示すように実行される。ごれらの各処理フローの
マイクロ命令中の識別子Ｉ・’は、いずれもオフである
。条件設定処理フロー１）Ｆｉの一つ前の処理フローＰ
Ｆｉ−＋かデータレジスタ１２に読み出されると、その
識別子Ｆ ｔｅｌオンになっている。アドレス生成回路
１５は、識別子Ｆがオンになっていることを検出すると
、次のマイクロ命令のアドレス生成動作を行わず、パイ
プラインコントローラ１３に制御信号を送って、処理フ
ローＰＦｉ以降に対する処理の実行を中止させる。この
結果、第２図に示すようにＳｉサイクル以後の実行はペ
ンデング状憇となる。
条件分岐処理フローＰＦｉ以後の処理フｍｌ−がペンデ
ング状態にある間も、条件設定処理フローＰＦ＋を含む
処理フローＰＦｉ ＋はパイプラインコントローラ１
３および演算実行装置１４によって実行されている。条
件設定処理フローＰ Ｆ ＋のＴ４４＋−イクルか実行
さｊ′１２条（！１分岐の結果か出ると、演算実行装置
１４し４条１’ｌ’ ９１ｈ！４処理フローに対するマ
イク１１命令のア１１・）情（Ｕをアト用／ス生成回路
＋５４こ送ろ。アト１／ス生成回路１５ ｉ；Ｉ：、こ
のアトｌ−ス情報を受ムｊ、乙と、識別子１・′をオフ
にし、条件分岐処理フローＰ ？” ｉにシＩＩイ）マ
イクロ命令にり１′□！ｌイＩ−ｊ’ ｌ” Ｌ／スを
ノ１゛成Ｌ７て命令（／シスクに」き込む。
ング状態にある間も、条件設定処理フローＰＦ＋を含む
処理フローＰＦｉ ＋はパイプラインコントローラ１
３および演算実行装置１４によって実行されている。条
件設定処理フローＰ Ｆ ＋のＴ４４＋−イクルか実行
さｊ′１２条（！１分岐の結果か出ると、演算実行装置
１４し４条１’ｌ’ ９１ｈ！４処理フローに対するマ
イク１１命令のア１１・）情（Ｕをアト用／ス生成回路
＋５４こ送ろ。アト１／ス生成回路１５ ｉ；Ｉ：、こ
のアトｌ−ス情報を受ムｊ、乙と、識別子１・′をオフ
にし、条件分岐処理フローＰ ？” ｉにシＩＩイ）マ
イクロ命令にり１′□！ｌイＩ−ｊ’ ｌ” Ｌ／スを
ノ１゛成Ｌ７て命令（／シスクに」き込む。
この／１：成されたマ・イタｌ−２命令にｉπって条件
分ＩＷ処理）ＩＮ −１’） ｌ？ ｉのマイク１コ命
令かデータレジスタ１２ｃ、二５．゛εみ出され、条１
′１１分岐処理フｎ −１） Ｆ Ｈか実行され？３．
。
分ＩＷ処理）ＩＮ −１’） ｌ？ ｉのマイク１コ命
令かデータレジスタ１２ｃ、二５．゛εみ出され、条１
′１１分岐処理フｎ −１） Ｆ Ｈか実行され？３．
。
なす夕、条件確定のタイミンクは、条件設定フロー Ｐ
ｌ・ｉと条件分岐処理ソロ−ＰＦｊとの間に実行され
る所望θ）任意処理フ１１−の故により変動さ−ける、
二とかできる。
ｌ・ｉと条件分岐処理ソロ−ＰＦｊとの間に実行され
る所望θ）任意処理フ１１−の故により変動さ−ける、
二とかできる。
以−１の説明し３１、マ・イタ１１命令によるパイプラ
イン処理の場合について、説明したか、不発ＩＩＪロコ
マ・イクＩＩ晶令以外の命令によるパイプラ・イン処理
においてｔ）実施できる１）のである。
イン処理の場合について、説明したか、不発ＩＩＪロコ
マ・イクＩＩ晶令以外の命令によるパイプラ・イン処理
においてｔ）実施できる１）のである。
以−１−説明したように、本発明によれば、パ・イブラ
イン処理を行う命令中Ｑこ、次の命令か条件う１岐を行
うものであるか否かを指示するフシグ創の６）ｉ（割子
を設し）、次か条（’Ｉ分＋ｊｌを行・）命令であも場
合、そのアＦレス決定を条件確定のタイミングまで留保
する。ｌ゛うにしたのて、条イ！１確定までフ１！（駄
ム゛ダミー処理フローを流ｊ″必要なくなり、命令の１
ｊｈ約を図ることができる。
イン処理を行う命令中Ｑこ、次の命令か条件う１岐を行
うものであるか否かを指示するフシグ創の６）ｉ（割子
を設し）、次か条（’Ｉ分＋ｊｌを行・）命令であも場
合、そのアＦレス決定を条件確定のタイミングまで留保
する。ｌ゛うにしたのて、条イ！１確定までフ１！（駄
ム゛ダミー処理フローを流ｊ″必要なくなり、命令の１
ｊｈ約を図ることができる。
第１図は本発明の一実施例の説明図、第２図は第１図の
動作タイムチャートの説明図、第３図は従来のパイプラ
イン処理を制御する情報処理装置における命令の条件分
岐制御方式の説明図である。 １１・・・制御記憶装置、１２・・・データレジスタ、
１３・・・パイプラインコントローラ、１４・・・ｌｊ
ｊ ’７１実行装置、１５・・・アドレス生成回路、１
６・・・命令レジスタ。
動作タイムチャートの説明図、第３図は従来のパイプラ
イン処理を制御する情報処理装置における命令の条件分
岐制御方式の説明図である。 １１・・・制御記憶装置、１２・・・データレジスタ、
１３・・・パイプラインコントローラ、１４・・・ｌｊ
ｊ ’７１実行装置、１５・・・アドレス生成回路、１
６・・・命令レジスタ。
Claims (2)
- （１）パイプライン処理を制御する情報処理装置におけ
る命令の条件分岐制御方式であって、条件分岐を行う命
令の前の命令中に、次の命令の分岐形式が条件分岐であ
ることを示す識別子を設け、読み出された命令に前記識
別子が検出されたときは次の命令のアドレス決定を条件
の確定のタイミングまで遅延させることを特徴とする命
令の条件分岐制御方式。 - （２）前記命令がマイクロ命令であることを特徴とする
特許請求の範囲第１項記載の命令の条件分岐制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17176184A JPS6182238A (ja) | 1984-08-18 | 1984-08-18 | 命令の条件分岐制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17176184A JPS6182238A (ja) | 1984-08-18 | 1984-08-18 | 命令の条件分岐制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182238A true JPS6182238A (ja) | 1986-04-25 |
| JPH0424731B2 JPH0424731B2 (ja) | 1992-04-27 |
Family
ID=15929189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17176184A Granted JPS6182238A (ja) | 1984-08-18 | 1984-08-18 | 命令の条件分岐制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182238A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01234936A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | 命令プリフェッチ抑制装置 |
| US5450585A (en) * | 1991-05-15 | 1995-09-12 | International Business Machines Corporation | Compiler with delayed conditional branching |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130256A (en) * | 1976-04-26 | 1977-11-01 | Hitachi Ltd | Information processing unit |
| JPS57109055A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Readout control system for microinstruction |
| JPS57150040A (en) * | 1981-03-11 | 1982-09-16 | Mitsubishi Electric Corp | Pipeline computer |
-
1984
- 1984-08-18 JP JP17176184A patent/JPS6182238A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130256A (en) * | 1976-04-26 | 1977-11-01 | Hitachi Ltd | Information processing unit |
| JPS57109055A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Readout control system for microinstruction |
| JPS57150040A (en) * | 1981-03-11 | 1982-09-16 | Mitsubishi Electric Corp | Pipeline computer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01234936A (ja) * | 1988-03-16 | 1989-09-20 | Fujitsu Ltd | 命令プリフェッチ抑制装置 |
| US5450585A (en) * | 1991-05-15 | 1995-09-12 | International Business Machines Corporation | Compiler with delayed conditional branching |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0424731B2 (ja) | 1992-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |