JPH02100137A - 命令実行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 共通のクロックに同期し、パイプライン処理で動作する
情報処理装置に関し、 命令分岐を短時間で行うことを目的とし、命令を記憶す
る命令記憶部と、前記命令記憶部に記憶された命令のア
ドレスを更新する命令アドレスカウンタと、前記命令記
憶部からの命令を格納する第１の命令レジスタと、前記
第１の命令レジスタからの命令を格納し、命令実行部に
送出する第２の命令レジスタと、前記第１命令レジスタ
からの命令を読み取り、命令内容を判断する命令内容判
断手段と、前記命令内容判断手段の判断により、前記第
１の命令レジスタと第２の命令レジスタに命令の格納を
停止させる手段と、第２の命令レジスタの命令を実行し
、前記命令が分岐を決定したことを検出する命令分岐検
出手段と１．第１の命令レジスタ内に格納された命令が
有する分岐先のアドレスを命令記憶部に入力するアドレ
ス入力手段を有し、前記命令内容判断手段により、命令
が分岐命令であると判断した時に、前記第１の命令レジ
スタの命令格納を停止した後に、第２の命令レジスタの
命令格納を停止し、更に、前記分岐命令であると判断さ
れた命令が実行され命令分岐検出手段により、分岐が決
定した時に、アドレス入力手段により、分岐先アドレス
を命令記憶部に送る構成とする。

〔産業上の利用分野） 本発明は、条件分岐命令実行時の分岐先アドレスの発生
を制御する命令実行制御方式に関する。

〔従来の技術〕

従来から、デジタルシグナルプロセッサ（以下、ＤＳＰ
と略す）の高速化に伴い、パイプライン処理が行われて
きた。又、複数の命令を記憶部に格納し、前記命令をア
ドレス順に、前記ＤＳＰの命令実行部に実行させること
を行ってきた。

第２図は、従来の前記パイプライン処理で命令実行を行
う際の１、命令実行制御回路のブロック図である。第４
図は、前記第２図のブロック図の動作時に於けるタイム
チャート図である。第２図中、１゛は命令カウンタ入力
セレクタ、２”は命令カウンタ、４はアドレス加算器、
５はインストラクションメモリ、６，７は命令レジスタ
、８は命令実行部、９は先見複合器（以下、ＬＡＤと略
す）、］、１゜１２は入力可能信号、１４は入力セレク
ト信号である。

インストラクションメモリ５には、複数の命令がアドレ
ス順に記憶されている。又、命令レジスタ６．７はパイ
プライン処理を行う為、二つ設けられており、命令レジ
スタ６から命令レジスタ６内に格納されている命令がＬ
ＡＤ９に送られ、前記命令の演算対象であるデータの先
取りをする。

以下、図面に従って、本発明を説明する。

まず、命令カウンタ入カセレクク１゛から、ＤＳＰが実
行する命令が記憶されているインストラクションメモリ
５内の、前記命令に該当するアドレスが、命令カウンタ
２゛に入力される。次いで、前記アドレスはインストラ
クションメモリ５に人力され、インストラクションメモ
リ５内の、前記アドレスが該当する命令が読みだされ、
入力可能信号１１が命令レジスタ６に入力されていれば
、命令レジスタ６に記憶される。その後、更に、命令可
能信号１２が命令レジスタ７に入力されていれば、命令
レジスタ７に入力される。

次いで、前記命令レジスタ７に人力された命令は、命令
実行部８で、実行される。さて、前記命令カウンタ２”
に入力され、インストラクションメモリ５に人力された
アドレスは、アドレス加算器４にも入力されて、そこで
１加算される。つまり、前記インストラクションメモリ
５に入力されたアドレスがｍだとすると、前記アドレス
ｍは、前記アドレス加算器４で１加算されて、アドレス
ｍ＋１に成り、再び命令カウンタ入力セレクタ１゛に入
力される。その後の、前記アドレスｍ＋１は、前記アド
レスｍと同じ経路を辿る。通常命令は、前記の場合と同
様に、順次アドレス順に、インストラクションメモリ５
から読み出され、実行される。

前記処理は、全てパイプライン処理で行われている。

さて、前記命令の中には、条件分岐命令があり、ある条
件に成った時に、前記の様にアドレス順に実行するので
は無く、他のアドレスの命令を実行する。

以下、条件分岐命令について、説明する。

第４図は、条件分岐命令を含む命令実行のタイムチャー
ト図である。図中、ｎ　　１．ｎ、ｎ＋１゜ｋ、に＋１
は命令のインストラクションメモリ内のアドレスである
。命令（ｎ−１）は、分岐の為の条件設定、命令（ｎ＞
は、前記条件分岐決定の命令である。

クロック１で、命令レジスタ６に命令（ｎ−１）が入力
される。また、この時命令カウンタ２゛の値はアドレス
ｎである。さて、前記命令（ｎ−１）は、命令レジスタ
７への入力タイミングと同時に、ＬＡＤ９に入力される
。

次のクロック２で、前記命令（ｎ−１）は、命令レジス
タ７に入力される。また、命令レジスタ６には命令（ｎ
）が入力される。その命令（ｎ＞は、ＬＡＤ９に入力さ
れる。前記ＬＡＤ９は、命令（ｎ）が、条件分岐命令で
あると判断し、分岐の可能性があるので、ＬＡＤ９は、
命令レジスタ６への入力可能信号１１の出力を停止する
。

更に、次のクロック３で、命令レジスタ６には、命令カ
ウンタ２のアドレスがｎ＋１であるから、命令（ｎ＋１
）が入力される筈であるが、入力可能信号１１が停止に
成ったので、前記命令レジスタ６は命令（ｎ）のままで
ある。また、命令レジスタ７には、命令（ｎ）が入力さ
れる。ＬＡＤ９は、命令レジスタ７への入力可能信号１
２を停止する。これは、分岐先のアドレスが、命令カウ
ンタ２”に入力されるのを待つ為である。また、命令実
行部８で、前記命令（ｎ）が実行され、条件分岐が決定
したら、命令実行部８から、入力セレクト信号１４が、
命令カウンタ入力セレクタ１”と命令カウンタ２゛に入
力される。前記入力セレクト信号１４が、命令カウンタ
入力セレクタｌ°と命令カウンタ２°に入力されたので
、命令カウンタ２”に命令（ｎ）内に指定されている分
岐先のアドレスｋが入力される。また、命令レジスタ６
へ入力可能信号工１が入力される。

次のクロック４で、前記命令レジスタ６に命令（ロ）が
入力される。また命令レジスタ７に入力可能信号１２が
入力される。

次のクロック５では、前記命令レジスタ７に命令（２）
が入力される。

その後、命令実行部８で、前記命令ｋが実行される。そ
の後の動作は、上述の通りである。

〔発明が解決しようとする課題〕

従来の命令実行制御回路に於いては、条件分岐命令実行
時、条件が成立した場合、命令レジスタより分岐先アド
レスを命令カウンタに入力し、インストラクションメモ
リにアクセスしていた。ところが、分岐命令であること
をデコードし、条件が成立した場合、命令カウンタへ分
岐先のアドレスを人力する信号を発生させる為に１サイ
クル、分岐先の命令を命令レジスタ７に採り込むのに２
サイクル要するため条件分岐は３サイクル要することに
なる。

従って、プログラム中、条件分岐命令が多用されている
場合、処理量と比較して、処理時間が長くなると言う問
題が生じていた。

よって、本発明の目的は、条件分岐命令の実行の際、２
サイクルで、命令分岐を可能にし、上記問題を悉く解決
するものである。

〔課題を解決する為の手段〕

第１図は、本発明の一実施例のブロック図である。

命令を記憶する命令記憶部（５）と、前記命令記憶部に
記憶された命令のアドレスを更新する命令アドレスカウ
ンタ（２）と、前記命令記憶部からの命令を格納する第
１の命令レジスタ（６）と、前記第１の命令レジスタか
らの命令を格納し、命令実行部に送出する第２の命令レ
ジスタ（７）と、前記第１命令レジスタからの命令を読
み取り、命令内容を判断する命令内容判断手段（９）と
、前記命令内容判断手段の判断により、前記第１の命令
レジスタと第２の命令レジスタに命令の格納を停止させ
る手段と、第２の命令レジスタの命令を実行し、前記命
令が分岐を決定したことを検出する命令分岐検出手段と
、第１の命令レジスタ内の命令に格納された命令が有す
る分岐先のアドレスを命令記憶部に入力するアドレス入
力手段を有し、前記命令内容判断手段により、命令が分
岐命令であると判断した時に、前記第１の命令レジスタ
と第２の命令レジスタの命令格納を停止し、前記分岐命
令であると判断された命令が実行され命令分岐検出手段
により、分岐が決定した時に、アドレス入力手段により
、分岐先アドレスを命令記憶部に送る構成とする。

〔作用〕

命令分岐検出手段によって、プログラムが分岐すること
が検出された後、第１の命令レジスタから第２の命令レ
ジスタに、命令が入力され、命令実行部で前記命令の条
件分岐が決定したら、前記第１の命令レジスタ内に格納
されていた条件分岐命令内の分岐命令光のアドレスを、
アドレス送出手段によって、命令記憶部に入力し、前記
アドレスの命令を命令記憶部から読みだす。従って、従
来に比べて、１サイクル早（、分岐先の命令を読みだす
事ができる。

〔実施例〕

第１図は、本発明の一実施例のパイプライン処理で命令
実行を行う命令実行制御回路のブロック図、第３図は、
前記第１図のブロック図の動作時に於けるタイムチャー
ト図である。第１図中、１は命令カウンタ入力セレクタ
、２は命令カウンタ、３は命令アドレス出力セレクタ、
１３は入力セレクト信号である。第３図と番号が同じも
のは、同様のものとする。以下、図面に従って、本発明
を説明する。

条件分岐命令に移る時以外の動作は、命令アドレス出力
セレクタ３を経ることが追加される。その他の動作は、
従来例と変わりがない。

以下、条件分岐命令について説明する。

第３図は、条件分岐命令を含む命令実行のタイムチャー
ト図である。図中、ｎ−１，ｎ、ｎ＋１゜ｋ、に＋１は
命令のインストラクションメモリ内のアドレスである。

命令（ｎ−１）は、条件分岐の為の条件設定、命令（ｎ
）は、前記条件分岐の命令である。

さて、クロック１で、命令レジスタ６に命令（ｎ−１）
が入力される。また、この時、命令カウンタ２の値はア
ドレスｎである。さて、前記命令（ｎ−１）は、前記入
力タイミングと同時にＬＡＤ　９に入力される。

次のクロック２で、前記命令（ｎ−１）は、命令レジス
タ７に入力される。また、命令レジスタ６には命令（ｎ
）が入力される。前記命令レジスタ６に入力された命令
（ｎ）はＬＡＤ９に入力される。ＬＡＤ９は、前記命令
（ｎ）が条件分岐命令であると判断し、命令レジスタ６
の入力可能信号１１を停止する。

次いで、クロック３では、命令レジスタ６には、前のク
ロックの命令力、ウンタ２のアドレスがｎ＋１であるか
ら、命令（ｎ＋１）が入力される筈であるが、入力可能
信号１１が停止なので、前記命令レジスタ６は命令（ｎ
）のままである、また、命令レジスタ７には、命令（ｎ
）が入力される。ＬＡＤ９は、命令レジスタ７の入力可
能信号１２を停止する。と同時に命令レジスタ６に、入
力可能信号１１を、再び入力する。また、クロック３の
最初に命令（ｎ）が命令実行部８で、前記命令（ｎ）は
条件分岐を決定したことが確認されるので、この時の前
記セレクタへは、入力セレクト信号１３が、命令実行部
８から出力されて分岐先のアドレスの読み込みを許可す
る。命令レジスタ６から、命令アドレス出力セレクタ３
に、命令レジスタ６内の命令（ｎ）内の分岐先のアドレ
スｋを出力する。

次のクロック４では、命令レジスタ６に命令（財）が入
力される。また、命令レジスタ７へ、入力可能信号が再
び入力される。

更に、次のクロック５では、前記命令プログラムには、
命令レジスタ７に入力されて、その後、命令実行部８を
経て実行される。

その後の、動作は従来と同様である。

以上、本実施例は、命令レジスタ７から、命令実行部８
へ、命令を入力する際に、前記条件分岐命令の分岐先の
アドレスを命令カウンタ２に入力するのではなく、前記
命令レジスタ７に入力されるタイミングに、前記アドレ
スをインストラクションメモリの前に設けられたセレク
タから、直接インストラクションメモリに入力している
。従って、従来よりも、１サイクル早く、分岐する事が
可能となる。

以上、実施例に従い本発明を説明した。上記に示す様に
、本発明は、本発明の要旨に従い、種々の変形が可能で
あり、本発明はそれらを排除するものではない。

〔効果〕

本発明によると、パイプライン処理をとる情報処理装置
に於いて、条件分岐命令の処理時間が著しく短くなる。

よって、処理の効率化の為に長くなっていたプログラム
も、分岐の効率を意識せずに作成できると言う効果があ
り、ひいては、限られたインストラクションメモリ領域
を効率的に使８・・・・・・・・・・・・命令実行部９
・・・・・・・・・・・・ＬＡＤ 第１図は、本発明の一実施例のパイプライン処理で命令
実行を行う命令制御回路のブロック図である。第２図は
、前記第１図のブロック図の動作時に於けるタイムチャ
ート図である。第３図は、従来の前記パイプライン処理
で命令実行を行う命令実行制御回路のブロック図である
。第４図は、前記第３図のブロック図の動作時に於ける
タイムチャート図である。

１．１゛・・・・・・・命令カウンタ入力セレクタ２．
２゛・・・・・・・命令カウンタ ３・・・・・・・・・・・・命令アドレス出力セレクタ
４・・・・・・・・・・・・アドレス加算器５・・・・
・・・・・・・・インストラクションメモリ６．７・・
・・・・・・命令レジスタ 失＆０’ｌ　／、プロ・・ｌり図 茅　１　図

Claims (1)

1. 【特許請求の範囲】 共通のクロックに同期し、パイプライン処理で動作する
   情報処理装置に於いて、 命令を記憶する命令記憶部（５）と、 前記命令記憶部に記憶された命令のアドレスを更新する
   命令アドレスカウンタ（２）と、前記命令記憶部からの
   命令を格納する第１の命令レジスタ（６）と、 前記第１の命令レジスタ（６）からの命令を格納し、命
   令実行部（８）に送出する第２の命令レジスタ（７）と
   、前記第１命令レジスタ（６）からの命令を読み取り、
   命令内容を判断する命令内容判断手段（９）と、前記命
   令内容判断手段の判断により、前記第１の命令レジスタ
   （６）と第２の命令レジスタ（７）に命令の格納を停止
   させる手段と、 第２の命令レジスタの命令を実行し、前記命令が分岐を
   決定したことを検出する命令分岐検出手段と、 第１の命令レジスタ内に格納された命令が有する分岐先
   のアドレスを命令記憶部に入力するアドレス入力手段（
   ３）を有し、 前記命令内容判断手段により、命令が分岐命令であると
   判断した時に、前記第１の命令レジスタ（６）の命令格
   納を停止した後に、第２の命令レジスタ（７）の命令格
   納を停止し、更に、前記分岐命令であると判断された命
   令が実行され命令分岐検出手段により、分岐が決定した
   時に、アドレス入力手段（３）により、分岐先アドレス
   を命令記憶部に入力することを特徴とする命令実行制御
   方式。