JPH0743648B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0743648B2 JPH0743648B2 JP60254762A JP25476285A JPH0743648B2 JP H0743648 B2 JPH0743648 B2 JP H0743648B2 JP 60254762 A JP60254762 A JP 60254762A JP 25476285 A JP25476285 A JP 25476285A JP H0743648 B2 JPH0743648 B2 JP H0743648B2
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- arithmetic
- decoded
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- 230000010365 information processing Effects 0.000 title claims description 12
- 238000012545 processing Methods 0.000 claims description 13
- 230000004044 response Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 11
- 238000012544 monitoring process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3873—Variable length pipelines, e.g. elastic pipeline
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
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- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、命令をパイプライン制御方式で実行するデー
タ処理装置において、命令を高速で処理する情報処理装
置に関する。
タ処理装置において、命令を高速で処理する情報処理装
置に関する。
第１図（ａ）に代表的な非レジスタ型命令である分岐命
令の形式を示す。図中OPは、命令の動作コードを示し、
マスクフィールドM1は分岐条件を示す。分岐先のアドレ
スは（X2）＋（B2）＋D2の和によって求められる。
（ ）はレジスタの内容を示す。第１図（ｂ）はレジス
タ型命令（RR形式）の形式を示す。図中OPは、命令の動
作コードを示す。第１オペランドは汎用レジスタ内のR1
で指定されたレジスタにあり、第２オペランドも汎用レ
ジスタ内のR2で指定されたレジスタにある。２つのオペ
ランドとともにレジスタにあるのがレジスタ型命令の特
徴である。
令の形式を示す。図中OPは、命令の動作コードを示し、
マスクフィールドM1は分岐条件を示す。分岐先のアドレ
スは（X2）＋（B2）＋D2の和によって求められる。
（ ）はレジスタの内容を示す。第１図（ｂ）はレジス
タ型命令（RR形式）の形式を示す。図中OPは、命令の動
作コードを示す。第１オペランドは汎用レジスタ内のR1
で指定されたレジスタにあり、第２オペランドも汎用レ
ジスタ内のR2で指定されたレジスタにある。２つのオペ
ランドとともにレジスタにあるのがレジスタ型命令の特
徴である。
本願においては、レジスタ型命令または第１の型の命令
とは命令を実行するに必要なオペランドの全てが汎用レ
ジスタ中に格納されている型の命令と定義され、非レジ
スタ型命令または第２の型の命令とは命令を実行するの
に必要をオペランドの少くとも１つが記憶装置に格納さ
れている型の命令と定義される。
とは命令を実行するに必要なオペランドの全てが汎用レ
ジスタ中に格納されている型の命令と定義され、非レジ
スタ型命令または第２の型の命令とは命令を実行するの
に必要をオペランドの少くとも１つが記憶装置に格納さ
れている型の命令と定義される。
第２図（ａ）は、パイプライン制御方式における従来の
分岐命令の動作を示している。図のD,A,L,E,Pはそれぞ
れパイプラインの各ステージを示しており、１サイクル
毎に異なった命令がパイプラインに入ることが出来、そ
して複数の命令を並列処理できるようにされている。な
お、第２図（ａ）において、命令３はレジスタ型命令、
命令４は分岐命令、命令５は分岐先の命令である。
分岐命令の動作を示している。図のD,A,L,E,Pはそれぞ
れパイプラインの各ステージを示しており、１サイクル
毎に異なった命令がパイプラインに入ることが出来、そ
して複数の命令を並列処理できるようにされている。な
お、第２図（ａ）において、命令３はレジスタ型命令、
命令４は分岐命令、命令５は分岐先の命令である。
Ｄは命令の解読（デコード）および、インデクス（X
2），ベース（B2）の各レジスタを読み出し読みされた
レジスタの内容から（X2）＋（B2）＋D2の論理演算を行
ない、記憶装置から演算されるべきデータ（オペラン
ド）読み出すためのアドレスを求めるステージである。
A,Lは求められたアドレスを用いて記憶装置にアクセス
するステージである。Ｅは読み出されたオペランドデー
タを用いて演算を行なうステージ、Ｐは演算結果を各種
レジスタに書込むステージである。
2），ベース（B2）の各レジスタを読み出し読みされた
レジスタの内容から（X2）＋（B2）＋D2の論理演算を行
ない、記憶装置から演算されるべきデータ（オペラン
ド）読み出すためのアドレスを求めるステージである。
A,Lは求められたアドレスを用いて記憶装置にアクセス
するステージである。Ｅは読み出されたオペランドデー
タを用いて演算を行なうステージ、Ｐは演算結果を各種
レジスタに書込むステージである。
従来は、分岐先命令５の取り出しを分岐命令４のD,A,L
のステージの中で行ない、分岐先命令５を命令バッファ
に取り込むのが分岐命令４のＬステージの次のＥステー
ジであるため第２図（ａ）に示すようにＥステージに着
目すれば、分岐先命令のＥステージは分岐命令のそれよ
り遅れること３サイクル目にして始まっており、分岐命
令の処理に対する性能が悪かった。
のステージの中で行ない、分岐先命令５を命令バッファ
に取り込むのが分岐命令４のＬステージの次のＥステー
ジであるため第２図（ａ）に示すようにＥステージに着
目すれば、分岐先命令のＥステージは分岐命令のそれよ
り遅れること３サイクル目にして始まっており、分岐命
令の処理に対する性能が悪かった。
又、命令０−３のようなレジスタ型命令につづく命令の
解読開始は命令のＤステージの完了後可能となっていた
ためレジスタ型命令を含む複数の命令を処理するに必要
な時間が長くなるという問題もあった。
解読開始は命令のＤステージの完了後可能となっていた
ためレジスタ型命令を含む複数の命令を処理するに必要
な時間が長くなるという問題もあった。
なお、この種の装置として関連するものには例えば特開
昭56-94444号が挙げられる。
昭56-94444号が挙げられる。
本発明の目的は分岐命令を高速に処理できる情報処理装
置の提供を目的とする。
置の提供を目的とする。
本発明の他の目的は複数の命令をより高速に処理できる
パイプライン制御方式の情報処理装置を提供することに
ある。
パイプライン制御方式の情報処理装置を提供することに
ある。
そのために本発明は、複数の命令の先取りバッファレジ
スタを有し、上記バッファレジスタより１命令ずつ取り
出して実行する情報処理装置において、解読にかかった
命令がレジスタ型の命令の場合に次の命令の解読の開始
が可能状態になったか否かを判定する第１の判定手段
と、解読にかかった命令が非レジスタ型の命令の場合に
次の命令の解読の開始が可能状態になったか否かを判定
する第２の判定手段とを独立に設け、第１の判定手段の
出力を第２の判定手段の出力より0.5サイクル早く送出
させるように構成し第１又は第２の判定手段に応答しレ
ジスタ型命令の命令解読時には0.5サイクル後、非レジ
スタ型命令の命令解読時には１サイクル後に次の命令を
解読開始することを特徴とする。
スタを有し、上記バッファレジスタより１命令ずつ取り
出して実行する情報処理装置において、解読にかかった
命令がレジスタ型の命令の場合に次の命令の解読の開始
が可能状態になったか否かを判定する第１の判定手段
と、解読にかかった命令が非レジスタ型の命令の場合に
次の命令の解読の開始が可能状態になったか否かを判定
する第２の判定手段とを独立に設け、第１の判定手段の
出力を第２の判定手段の出力より0.5サイクル早く送出
させるように構成し第１又は第２の判定手段に応答しレ
ジスタ型命令の命令解読時には0.5サイクル後、非レジ
スタ型命令の命令解読時には１サイクル後に次の命令を
解読開始することを特徴とする。
さらに解読する命令を保持する命令レジスタを0.5サイ
クルで次の命令を保持可能とし、また、解読終了した命
令を保持する命令キューを0.5サイクルピッチで受付け
可能とする構成にしている。非レジスタ型命令が解読に
かけられた場合の次の命令解読開始判定論理は、例えば
オペランドアドレスが正しいか、メモリリクエストを要
求できるか否か等条件が多く、従って論理段数が多いた
め次の命令の解読開始可能の判定結果を得るために必要
な時間が長い。一方、レジスタ型命令が解読にかけられ
た場合の次の命令の解読開始判定論理はその命令形式か
らわかるように極めて簡単なのでその論理段数も少な
く、論理規模も小さいため次の命令の解読開始可能の判
定結果を得るのに必要な時間が短かくてすむ。従ってレ
ジスタ型命令解読時の次の命令の第１の解読開始判定手
段と非レジスタ型命令解読時の次の命令の第２の解読開
始判定手段を分け解読にかけられた命令がレジスタ型命
令のときは、次の命令の解読開始を第１の命令解読開始
判定手段に応答して行うようにすることにより、レジス
タ型命令に続く命令の命令解読を高速に実行することが
可能となる。
クルで次の命令を保持可能とし、また、解読終了した命
令を保持する命令キューを0.5サイクルピッチで受付け
可能とする構成にしている。非レジスタ型命令が解読に
かけられた場合の次の命令解読開始判定論理は、例えば
オペランドアドレスが正しいか、メモリリクエストを要
求できるか否か等条件が多く、従って論理段数が多いた
め次の命令の解読開始可能の判定結果を得るために必要
な時間が長い。一方、レジスタ型命令が解読にかけられ
た場合の次の命令の解読開始判定論理はその命令形式か
らわかるように極めて簡単なのでその論理段数も少な
く、論理規模も小さいため次の命令の解読開始可能の判
定結果を得るのに必要な時間が短かくてすむ。従ってレ
ジスタ型命令解読時の次の命令の第１の解読開始判定手
段と非レジスタ型命令解読時の次の命令の第２の解読開
始判定手段を分け解読にかけられた命令がレジスタ型命
令のときは、次の命令の解読開始を第１の命令解読開始
判定手段に応答して行うようにすることにより、レジス
タ型命令に続く命令の命令解読を高速に実行することが
可能となる。
以下、本発明の一実施例を図面により説明する。第２図
（ｂ）は本発明の後述する実施例における分岐命令の動
作を示す図である。図において命令0,1,2,3はレジスタ
型命令、命令４は非レジスタ型命令である分岐命令、命
令５は分岐先命令である。命令０はレジスタ型命令故、
0.5サイクル後に次の命令１のＤステージを開始するこ
とが可能である。命令１もレジスタ型命令故、命令１の
Ｄステージの0.5サイクル後に次の命令２のＤステージ
を開始することが可能である。同様に、命令2,3のＤス
テージの0.5サイクル後に次の命令3,4のＤステージを開
始する。命令１の処理は第２図（ａ）の従来の場合と同
様D,A,L,E,Pの順で処理され、Ｅのステージは命令１の
Ｅステージとオーバーラップして処理できず、従って、
命令１のＥステージの開始は、命令０のＥステージの完
了を待つため0.5サイクルの待ちを生じる。同様に命令
2,3,4の処理において、前の命令1,2,3のＥステージの完
了をそれぞれ待つために、待ちが生じている。
（ｂ）は本発明の後述する実施例における分岐命令の動
作を示す図である。図において命令0,1,2,3はレジスタ
型命令、命令４は非レジスタ型命令である分岐命令、命
令５は分岐先命令である。命令０はレジスタ型命令故、
0.5サイクル後に次の命令１のＤステージを開始するこ
とが可能である。命令１もレジスタ型命令故、命令１の
Ｄステージの0.5サイクル後に次の命令２のＤステージ
を開始することが可能である。同様に、命令2,3のＤス
テージの0.5サイクル後に次の命令3,4のＤステージを開
始する。命令１の処理は第２図（ａ）の従来の場合と同
様D,A,L,E,Pの順で処理され、Ｅのステージは命令１の
Ｅステージとオーバーラップして処理できず、従って、
命令１のＥステージの開始は、命令０のＥステージの完
了を待つため0.5サイクルの待ちを生じる。同様に命令
2,3,4の処理において、前の命令1,2,3のＥステージの完
了をそれぞれ待つために、待ちが生じている。
上記のように0.5サイクルピッチで命令1,2,3のＤステー
ジを開始するために、命令４の分岐命令のＤステージを
従来例の第２図（ａ）よりも２サイクル早く実行開始で
きる。命令４の分岐命令の処理では従来例の第２図
（ａ）と同じように分岐先命令の取り出しを分岐命令の
D,A,Lのステージの中で行ない、分岐先命令を命令バッ
ファに取り込むのはＬステージの次のステージにあるの
で、第２図に示すように分岐先命令５のＤステージは、
分岐命令４のＬステージの次に処理できる。
ジを開始するために、命令４の分岐命令のＤステージを
従来例の第２図（ａ）よりも２サイクル早く実行開始で
きる。命令４の分岐命令の処理では従来例の第２図
（ａ）と同じように分岐先命令の取り出しを分岐命令の
D,A,Lのステージの中で行ない、分岐先命令を命令バッ
ファに取り込むのはＬステージの次のステージにあるの
で、第２図に示すように分岐先命令５のＤステージは、
分岐命令４のＬステージの次に処理できる。
以上述べたように、レジスタ型命令のＤステージの0.5
サイクル後に次の命令のＤステージを開始することによ
り、Ｅステージに着目すると従来３サイクルかかってい
た分岐命令の処理を１サイクルに短縮できる。
サイクル後に次の命令のＤステージを開始することによ
り、Ｅステージに着目すると従来３サイクルかかってい
た分岐命令の処理を１サイクルに短縮できる。
第６図は本発明が適用される情報処理装置の一構成例を
示すブロック用である。
示すブロック用である。
図において、中央処理ユニット（CPU）400は命令制御ユ
ニット401、記憶ユニット402及び演算制御ユニット403
及で構成される。記憶ユニット402はバッファ或いは主
記憶装置を含み、入出力プロセッサ404を介し、ディス
ク,MT等を含む入出力装置（I/O）405に接続されてい
る。命令制御ユニット401は記憶ユニット402から命令を
受けて解読し、解読された命令によって指示されたレジ
スタに或いは記憶ユニット402上のアドレスにアクセス
し、対応するオペランドを読み出す制御をする。演算制
御ユニット403は読み出されたオペランドに対し命令制
御ユニット401からの命令に応じた演算を行う。入出力
プロセッサ404はCPU400から入出力装置405にデータを読
み書きする際、入出力装置405に起動をかけたり、デー
タ転送量のカウントをしたりする。CPU400が入出力装置
405に読み書きを要求するとき、I/Oプロセッサ404がCPU
400にかわって読み書き動作の制御を行い、実際の読み
書きの動作の間CPU200は別の仕事をする。読み書きが完
了するとI/Oプロセッサ404がCPU400に割込みの形で完了
を知らせる。
ニット401、記憶ユニット402及び演算制御ユニット403
及で構成される。記憶ユニット402はバッファ或いは主
記憶装置を含み、入出力プロセッサ404を介し、ディス
ク,MT等を含む入出力装置（I/O）405に接続されてい
る。命令制御ユニット401は記憶ユニット402から命令を
受けて解読し、解読された命令によって指示されたレジ
スタに或いは記憶ユニット402上のアドレスにアクセス
し、対応するオペランドを読み出す制御をする。演算制
御ユニット403は読み出されたオペランドに対し命令制
御ユニット401からの命令に応じた演算を行う。入出力
プロセッサ404はCPU400から入出力装置405にデータを読
み書きする際、入出力装置405に起動をかけたり、デー
タ転送量のカウントをしたりする。CPU400が入出力装置
405に読み書きを要求するとき、I/Oプロセッサ404がCPU
400にかわって読み書き動作の制御を行い、実際の読み
書きの動作の間CPU200は別の仕事をする。読み書きが完
了するとI/Oプロセッサ404がCPU400に割込みの形で完了
を知らせる。
次に、第３図は第２図（ｂ）に示すタイムチャートを実
行するための本発明の命令制御ユニット401のブロック
図である。
行するための本発明の命令制御ユニット401のブロック
図である。
命令は記憶ユニット402より先読みされて命令先バッフ
ァレジスタ１（以後、命令バッファと呼ぶ）に貯えられ
る。命令バッファ１から切出し回路10により１命令ずつ
取り出しレジスタ２に格納する。命令バッファ１からの
取り出し位置はポインタ６により指示される。Ｄステー
ジにおいて、インストラクションレジスタ２に格納され
ていた命令が命令解読回路13で解読され、一方、前記２
に格納されていた命令が非レジスタ型命令のときはイン
デクス（X2），ベース（B2）の各レジスタの内容を汎用
レジスタから読み出し、（X2）＋（B2）＋D2の論理演算
をアドレス加算器５で実行する。Ｄステージで命令レジ
スタ２から取り出された命令を解読する一方、次の命令
の解読開始可能を解読判定回路12で判定し、解読成功信
号100を送出する。求められたアドレスは記憶ユニット4
02に送られる。また命令解読回路13で解読された命令は
命令キユー４に格納され、Ａステージを経てＬステージ
で演算制御ユニット403へ送られる。命令レジスタ２に
格納されていた命令がレジスタ命令のときは命令解読回
路13で解読された命令が命令キユー４に格納されると命
令キユー４は汎用レジスタ３内のR1,R2で指定された第
1,第２オペランドの読み出しを指示するため、アドレス
指定信号306を汎用レジスタ３に出力し、読み出された
オペランドを代表する信号307が演算制御ユニット403に
おくられる。
ァレジスタ１（以後、命令バッファと呼ぶ）に貯えられ
る。命令バッファ１から切出し回路10により１命令ずつ
取り出しレジスタ２に格納する。命令バッファ１からの
取り出し位置はポインタ６により指示される。Ｄステー
ジにおいて、インストラクションレジスタ２に格納され
ていた命令が命令解読回路13で解読され、一方、前記２
に格納されていた命令が非レジスタ型命令のときはイン
デクス（X2），ベース（B2）の各レジスタの内容を汎用
レジスタから読み出し、（X2）＋（B2）＋D2の論理演算
をアドレス加算器５で実行する。Ｄステージで命令レジ
スタ２から取り出された命令を解読する一方、次の命令
の解読開始可能を解読判定回路12で判定し、解読成功信
号100を送出する。求められたアドレスは記憶ユニット4
02に送られる。また命令解読回路13で解読された命令は
命令キユー４に格納され、Ａステージを経てＬステージ
で演算制御ユニット403へ送られる。命令レジスタ２に
格納されていた命令がレジスタ命令のときは命令解読回
路13で解読された命令が命令キユー４に格納されると命
令キユー４は汎用レジスタ３内のR1,R2で指定された第
1,第２オペランドの読み出しを指示するため、アドレス
指定信号306を汎用レジスタ３に出力し、読み出された
オペランドを代表する信号307が演算制御ユニット403に
おくられる。
命令レジスタステータス監視回路20（以後IRステータス
監視回路20と呼ぶ）は命令バッファ１の有効状態（即
ち、命令バッファ内のデータがvalidか否か）をうけてI
R2の有効状態を監視する周知の回路、命令キユー制御回
路40は解読開始信号100及び、演算制御装置への選出信
号（図示せず）をうけて命令キユー４の空きを監視する
周知の回路、レジスタ競合制御回路41はIR2及び命令キ
ユー４をうけて汎用レジスタ内の読出し用と書き込み用
レジスタ間の読出し書き込みのインタロックを制御する
周知の回路、メモリリクエスト制御回路21はメモリリク
エストの状態を監視する周知の回路である。
監視回路20と呼ぶ）は命令バッファ１の有効状態（即
ち、命令バッファ内のデータがvalidか否か）をうけてI
R2の有効状態を監視する周知の回路、命令キユー制御回
路40は解読開始信号100及び、演算制御装置への選出信
号（図示せず）をうけて命令キユー４の空きを監視する
周知の回路、レジスタ競合制御回路41はIR2及び命令キ
ユー４をうけて汎用レジスタ内の読出し用と書き込み用
レジスタ間の読出し書き込みのインタロックを制御する
周知の回路、メモリリクエスト制御回路21はメモリリク
エストの状態を監視する周知の回路である。
解読成功信号100が論理的に“1"になると次の命令を命
令バッファ１から命令レジスタ２に格納し、次の命令の
Ｄステージを開始することができる。IR2に選択して転
送すべき命令バッファ１内に記憶された命令の位置は、
更新回路11により更新されたポインタ６により知ること
ができる。0.5サイクル後に次の命令のＤステージを開
始するには、IR2→解読判定回路12→IR2の経路、および
ポインタ６→更新回路11→ポインタ６の経路を0.5サイ
クルで動作させることが必要である。従来は前者の経路
の論理が複数のため、この経路は１サイクルでしか動作
しなかった。
令バッファ１から命令レジスタ２に格納し、次の命令の
Ｄステージを開始することができる。IR2に選択して転
送すべき命令バッファ１内に記憶された命令の位置は、
更新回路11により更新されたポインタ６により知ること
ができる。0.5サイクル後に次の命令のＤステージを開
始するには、IR2→解読判定回路12→IR2の経路、および
ポインタ６→更新回路11→ポインタ６の経路を0.5サイ
クルで動作させることが必要である。従来は前者の経路
の論理が複数のため、この経路は１サイクルでしか動作
しなかった。
なお、命令バッファ１、切出回路10、命令レジスタ２、
解読判定回路12、ポインタ６、更新回路11は全体として
命令読出部を構成し、切出回路10、命令レジスタ２は命
令選択保持部を構成する。
解読判定回路12、ポインタ６、更新回路11は全体として
命令読出部を構成し、切出回路10、命令レジスタ２は命
令選択保持部を構成する。
本発明の特徴は解読判定回路12にある。第４図は本発明
の特徴である解読判定回路12をさらに詳細に示した図で
ある。命令レジスタ２の出力201からの命令を受けて、
命令はレジスタ型命令判定回路50により、判定され、レ
ジスタ型命令の場合は線501を‘1'とする。レジスタ型
命令は第１図（ａ）のOPの上位４ビットが‘0000'であ
ることを認識すればよい。レジスタ型命令の場合は、命
令レジスタ２の状態を示すIRステータス監視回路20の出
力で命令レジスタ２が有効であることを示す信号301、
命令キュー制御回路40の出力であり命令キュー４が空い
ていることを示す信号303の論理積をANDゲート57でと
り、この出力によりフリップフロップ55をセットするの
で解読開始信号100を生成することができる。フリップ
フロップ55はORゲート59を介して印加される後述のクロ
ックT1,T3に応答してセットされる。かくして、ANDゲー
ト57,フリップフロップ55,ORゲート59は解読着手された
命令がレジスタ型命令の場合に、次の命令の解読開始が
可能であることを判定する第１の判定部を構成する。非
レジスタ型命令の場合は線501が‘0'となるので反転回
路51の出力が‘1'となる。非レジスタ型命令の場合はレ
ジスタ型命令と同じく線301,303の条件のほかに、レジ
スタ競合制御41の出力でインデクス（X2）およびベース
（B2）のレジスタの有効を示す信号304,メモリリクエス
ト制御回路21の出力でオペランド読出しリクエストの禁
止がないことを示す信号305の論理積をANDゲート58でと
り、その出力によりフリップフロップ56をセットするの
で解読成功信号100を生成することができる。フリップ
フロップ56は後述するクロックT3に応答してセットされ
る。かくして、反転回路51、ANPゲート58、フリップフ
ロップ56は解読着手された命令が非レジスタ型命令の場
合、次の命令の解読開始が可能であることを判定する第
２の判定部を構成する。
の特徴である解読判定回路12をさらに詳細に示した図で
ある。命令レジスタ２の出力201からの命令を受けて、
命令はレジスタ型命令判定回路50により、判定され、レ
ジスタ型命令の場合は線501を‘1'とする。レジスタ型
命令は第１図（ａ）のOPの上位４ビットが‘0000'であ
ることを認識すればよい。レジスタ型命令の場合は、命
令レジスタ２の状態を示すIRステータス監視回路20の出
力で命令レジスタ２が有効であることを示す信号301、
命令キュー制御回路40の出力であり命令キュー４が空い
ていることを示す信号303の論理積をANDゲート57でと
り、この出力によりフリップフロップ55をセットするの
で解読開始信号100を生成することができる。フリップ
フロップ55はORゲート59を介して印加される後述のクロ
ックT1,T3に応答してセットされる。かくして、ANDゲー
ト57,フリップフロップ55,ORゲート59は解読着手された
命令がレジスタ型命令の場合に、次の命令の解読開始が
可能であることを判定する第１の判定部を構成する。非
レジスタ型命令の場合は線501が‘0'となるので反転回
路51の出力が‘1'となる。非レジスタ型命令の場合はレ
ジスタ型命令と同じく線301,303の条件のほかに、レジ
スタ競合制御41の出力でインデクス（X2）およびベース
（B2）のレジスタの有効を示す信号304,メモリリクエス
ト制御回路21の出力でオペランド読出しリクエストの禁
止がないことを示す信号305の論理積をANDゲート58でと
り、その出力によりフリップフロップ56をセットするの
で解読成功信号100を生成することができる。フリップ
フロップ56は後述するクロックT3に応答してセットされ
る。かくして、反転回路51、ANPゲート58、フリップフ
ロップ56は解読着手された命令が非レジスタ型命令の場
合、次の命令の解読開始が可能であることを判定する第
２の判定部を構成する。
信号301,303-305とも従来の周知の信号であり、その信
号の生成論理は当業者に容易に作ることができる。
号の生成論理は当業者に容易に作ることができる。
信号301,303はフリップフロップの出力又は１−２段の
論理をもって生成するのに対してし信号304,305の生成
論理は多数の論理段数を要する。なぜならば、信号304
の場合を例にとると、命令のX2フィールド,B2フィール
ドと、演算の実行を待っている命令キュー４のR1フィー
ルドをレジスタ競合制御41で比較する必要があるからで
ある。即ち、演算の実行を待っている命令の中でインデ
クス（X2），ベース（B2）を書きかえる可能性がある命
令が存在するか否かを検査している。さらに命令キュー
４にある命令の中には複数のレジスタを書かえることも
あり、これらを命令のOPフィールドにより区別すること
も必要である。
論理をもって生成するのに対してし信号304,305の生成
論理は多数の論理段数を要する。なぜならば、信号304
の場合を例にとると、命令のX2フィールド,B2フィール
ドと、演算の実行を待っている命令キュー４のR1フィー
ルドをレジスタ競合制御41で比較する必要があるからで
ある。即ち、演算の実行を待っている命令の中でインデ
クス（X2），ベース（B2）を書きかえる可能性がある命
令が存在するか否かを検査している。さらに命令キュー
４にある命令の中には複数のレジスタを書かえることも
あり、これらを命令のOPフィールドにより区別すること
も必要である。
次に第２図（ｂ）の動作を第５図のタイムチャートを用
いて説明する。
いて説明する。
或いはクロックT0から次のクロックT0までが１サイクル
である。１サイクルを1/4に分けT0,T1,T2,T3の４つのク
ロックで制御する。命令０がＣ1サイクルのT0でIR2にセ
ットされる。命令０はレジスタ型命令故Ｃ1サイクルのT
1で第５図のフリップフロップ55が１となるので従って
解読成功信号100が‘1'となりＣ1サイクルのT2で次の命
令１に命令レジスタ２を切りかえる。一方、解読された
命令０はＣ1サイクルのT2に命令キュー（図では（０）
番目）にセットされる。命令１もレジスタ型命令故Ｃ1
サイクルのＴ3で第４図のフリップフロップ55が‘1'と
なるので従って解読成功信号100が‘1'となりＣ2サイク
ルのT0で次の命令２にIRをきりかえる。解読された命令
１はＣ2サイクルのT0に命令キュー（図では（１）番
目）にセットされる。このようにIR2はクロックT0とT2
の両方できりかえる。同様にレジスタ型命令の解読成功
信号を出力するフリップフロップ55はT1とT3でセットす
る。また命令キュー４もT0とT2でセットする。非レジス
タ型命令の解読成功信号を出力するフリップフロップ56
はクロックT3のみでセットされることに注意されたい。
である。１サイクルを1/4に分けT0,T1,T2,T3の４つのク
ロックで制御する。命令０がＣ1サイクルのT0でIR2にセ
ットされる。命令０はレジスタ型命令故Ｃ1サイクルのT
1で第５図のフリップフロップ55が１となるので従って
解読成功信号100が‘1'となりＣ1サイクルのT2で次の命
令１に命令レジスタ２を切りかえる。一方、解読された
命令０はＣ1サイクルのT2に命令キュー（図では（０）
番目）にセットされる。命令１もレジスタ型命令故Ｃ1
サイクルのＴ3で第４図のフリップフロップ55が‘1'と
なるので従って解読成功信号100が‘1'となりＣ2サイク
ルのT0で次の命令２にIRをきりかえる。解読された命令
１はＣ2サイクルのT0に命令キュー（図では（１）番
目）にセットされる。このようにIR2はクロックT0とT2
の両方できりかえる。同様にレジスタ型命令の解読成功
信号を出力するフリップフロップ55はT1とT3でセットす
る。また命令キュー４もT0とT2でセットする。非レジス
タ型命令の解読成功信号を出力するフリップフロップ56
はクロックT3のみでセットされることに注意されたい。
Ｅステージは１サイクルピッチで処理されるため命令キ
ュー４は常にクロックT2でリセットされることに注意さ
れたい。
ュー４は常にクロックT2でリセットされることに注意さ
れたい。
本発明は、レジスタ型命令解読時の次命令の解読判定回
路が簡単であることに着目し、従来の解読判定回路をレ
ジスタ型命令用と非レジスタ型命令用とに分割し、レジ
スタ型命令の解読着手時に次命令の解読開始の判定を高
速に実現することができた。
路が簡単であることに着目し、従来の解読判定回路をレ
ジスタ型命令用と非レジスタ型命令用とに分割し、レジ
スタ型命令の解読着手時に次命令の解読開始の判定を高
速に実現することができた。
上記で説明したように本発明によれば、レジスタ型命令
のＤステージの0.5サイクル後に次の命令のＤステージ
を開始することができるので、従来方式と比較して分岐
命令を高速に処理することができ、情報処理装置の性能
向上を計ることができる。
のＤステージの0.5サイクル後に次の命令のＤステージ
を開始することができるので、従来方式と比較して分岐
命令を高速に処理することができ、情報処理装置の性能
向上を計ることができる。
レジスタ型命令は基本的な命令であり、実使用状態を調
べてみると約25〜30％の出現頻度をもっているので本発
明は特に有効である。
べてみると約25〜30％の出現頻度をもっているので本発
明は特に有効である。
第１図（ａ）は分岐命令の形式を示す図である。 第１図（ｂ）はレジスタ型命令の形式を示す図である。 第２図（ａ）は従来の分岐命令の動作を示す図である。 第２図（ｂ）は本発明における分岐命令の動作を示す図
である。 第３図は本発明の実施例の命令制御ユニットのブロック
図である。 第４図は第３図の解読判定回路をさらに詳細に示した図
である。 第５図は第３図の装置の動作のタイムチャートである。 第６図は本発明が適用される情報処理装置の一構成例を
示すブロック図である。
である。 第３図は本発明の実施例の命令制御ユニットのブロック
図である。 第４図は第３図の解読判定回路をさらに詳細に示した図
である。 第５図は第３図の装置の動作のタイムチャートである。 第６図は本発明が適用される情報処理装置の一構成例を
示すブロック図である。
Claims (3)
- 【請求項１】複数の命令が要求する演算を順次実行する
ための演算装置と、 命令で指定可能な複数のレジスタと、 該演算装置での演算を要求する演算命令および該演算装
置での演算を要しない命令とを含む複数の命令とそれら
の演算命令が使用するオペランドとを保持する記憶装置
と、 その記憶装置内のオペランドに対する演算を要求せず、
命令で指定可能な複数のレジスタの一つに保持されたオ
ペランドに対する演算を要求する第１種の演算命令と、
該記憶装置内のオペランドに対する演算を要求する第２
種の演算命令とに対して共通に定めた複数の処理ステー
ジでもって、該記憶装置に保持された命令の各々を実行
し、かつ異なる演算命令に対する異なる処理ステージを
互いに並列に実行するように、パイプライン的にそれら
の命令を実行する情報処理装置において、 次に実行すべき命令を解読する解読手段と、 該解読された命令が第２種の演算命令であるとき、その
命令が指定する情報に基づいて該記憶装置内のオペラン
ドのアドレスを算出するアドレス算出回路と、 該解読された命令が第２種の演算命令であるとき、該算
出されたアドレスに基づいて該記憶装置から上記オペラ
ンドを読み出し、該解読された命令が第１種の演算命令
であるとき、その命令が指定するレジスタ内のオペラン
ドを読み出し、それぞれの命令の演算の実行時に該演算
装置に供給するオペランド供給回路と、 該解読手段により解読された命令が、該第１種の演算命
令であるか、あるいは、該第２種の演算命令であるかを
判別する手段と、 該解読された命令が第１種の演算命令であるときに、そ
の命令の解読が完了したか否かを第１のクロック信号に
応答して判別し、その命令の解読が完了したとき、命令
の解読の完了を示す信号を出力する第１の検出回路と、 該解読された命令が第２種の演算命令であるときに、そ
の命令の解読が完了したか否かを第２のクロック信号に
応答して判別し、その命令の解読が完了したとき、命令
の解読の完了を示す信号を出力する第２の検出回路と、 該第１、第２の検出回路のいずれかから、該解読手段に
より現に解読されている命令の解読の完了を示す信号が
出力されたことに応答して、その解読された命令の後続
の命令を該解読手段に供給する命令供給手段と、 該解読手段により解読され、該演算装置での演算の実行
を必要とする複数の演算命令に関する解読情報を一時的
に保持し、保持された解読情報を上記演算装置に順次供
給して、それぞれの演算命令が要求する演算を順次実行
させる命令キューとを有し、 該第１のクロック信号は、該複数の処理ステージをパイ
プライン的に順次実行するための予め定めた時間間隔よ
り短い周期を有し、 該第２のクロック信号は、該時間間隔と等しい周期を有
する情報処理装置。 - 【請求項２】該第１の検出回路は、第１種の演算命令の
解読が完了したか否かを判定するための予め定められた
第１の条件が成立したか否かを判定する回路であり、 該第２の検出回路は、第２種の演算命令の解読が完了し
たか否かを判定するための予め定められた第２の条件が
成立したか否かを判定する回路であり、 該第２の条件は、該記憶装置の使用状態に関する条件を
含み、 該第１の条件はこの使用状態に関する条件を含まず、 該第１、第２の条件はともに該命令キューに該解読手段
で現に解読された演算命令に関する解読情報を新に保持
するための空き領域があることを条件として含む請求項
１記載の情報処理装置。 - 【請求項３】該第１のクロック信号の周期は該第２のク
ロック信号の周期の半分である請求項１記載の情報処理
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254762A JPH0743648B2 (ja) | 1985-11-15 | 1985-11-15 | 情報処理装置 |
| DE86115272T DE3688923T2 (de) | 1985-11-15 | 1986-11-04 | Informationsverarbeitungsvorrichtung. |
| EP86115272A EP0223150B1 (en) | 1985-11-15 | 1986-11-04 | Information processing apparatus |
| US06/928,055 US4758949A (en) | 1985-11-15 | 1986-11-07 | Information processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254762A JPH0743648B2 (ja) | 1985-11-15 | 1985-11-15 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115542A JPS62115542A (ja) | 1987-05-27 |
| JPH0743648B2 true JPH0743648B2 (ja) | 1995-05-15 |
Family
ID=17269526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254762A Expired - Lifetime JPH0743648B2 (ja) | 1985-11-15 | 1985-11-15 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4758949A (ja) |
| EP (1) | EP0223150B1 (ja) |
| JP (1) | JPH0743648B2 (ja) |
| DE (1) | DE3688923T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6393041A (ja) * | 1986-10-07 | 1988-04-23 | Mitsubishi Electric Corp | 計算機 |
| US4888689A (en) * | 1986-10-17 | 1989-12-19 | Amdahl Corporation | Apparatus and method for improving cache access throughput in pipelined processors |
| JPH01269131A (ja) * | 1988-04-20 | 1989-10-26 | Hitachi Ltd | 命令先行制御方式 |
| US5155818A (en) * | 1988-09-28 | 1992-10-13 | Data General Corporation | Unconditional wide branch instruction acceleration |
| US5088035A (en) * | 1988-12-09 | 1992-02-11 | Commodore Business Machines, Inc. | System for accelerating execution of program instructions by a microprocessor |
| DE69425310T2 (de) * | 1993-10-18 | 2001-06-13 | Via-Cyrix, Inc. | Mikrosteuereinheit für einen superpipeline-superskalaren Mikroprozessor |
| US5794026A (en) * | 1993-10-18 | 1998-08-11 | National Semiconductor | Microprocessor having expedited execution of condition dependent instructions |
| US5644741A (en) * | 1993-10-18 | 1997-07-01 | Cyrix Corporation | Processor with single clock decode architecture employing single microROM |
| US5964863A (en) * | 1996-04-15 | 1999-10-12 | Motorola, Inc. | Method and apparatus for providing pipe fullness information external to a data processing system |
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| US6792563B1 (en) * | 2000-04-28 | 2004-09-14 | Intel Corporation | Method and apparatus for bus activity tracking |
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Family Cites Families (23)
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|---|---|---|---|---|
| NL149925C (ja) * | 1968-10-25 | 1976-06-15 | ||
| US4025771A (en) * | 1974-03-25 | 1977-05-24 | Hughes Aircraft Company | Pipe line high speed signal processor |
| JPS5283042A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Instruction control system of information process device |
| GB1527289A (en) * | 1976-08-17 | 1978-10-04 | Int Computers Ltd | Data processing systems |
| JPS5440537A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Pipeline control system |
| JPS5466048A (en) * | 1977-11-07 | 1979-05-28 | Hitachi Ltd | Information processor |
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| JPS56149646A (en) * | 1980-04-21 | 1981-11-19 | Toshiba Corp | Operation controller |
| US4376976A (en) * | 1980-07-31 | 1983-03-15 | Sperry Corporation | Overlapped macro instruction control system |
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| JPS57168350A (en) * | 1981-04-09 | 1982-10-16 | Mitsubishi Electric Corp | Information processor |
| US4399507A (en) * | 1981-06-30 | 1983-08-16 | Ibm Corporation | Instruction address stack in the data memory of an instruction-pipelined processor |
| JPS5858653A (ja) * | 1981-10-02 | 1983-04-07 | Hitachi Ltd | デ−タ処理装置 |
| JPS5890247A (ja) * | 1981-11-25 | 1983-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 情報処理装置のパイプライン制御方式 |
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| US4435756A (en) * | 1981-12-03 | 1984-03-06 | Burroughs Corporation | Branch predicting computer |
| JPS58189739A (ja) * | 1982-04-30 | 1983-11-05 | Hitachi Ltd | デ−タ処理システム |
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| US4594655A (en) * | 1983-03-14 | 1986-06-10 | International Business Machines Corporation | (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions |
-
1985
- 1985-11-15 JP JP60254762A patent/JPH0743648B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-04 EP EP86115272A patent/EP0223150B1/en not_active Expired - Lifetime
- 1986-11-04 DE DE86115272T patent/DE3688923T2/de not_active Expired - Fee Related
- 1986-11-07 US US06/928,055 patent/US4758949A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0223150A2 (en) | 1987-05-27 |
| EP0223150A3 (en) | 1989-11-08 |
| JPS62115542A (ja) | 1987-05-27 |
| DE3688923T2 (de) | 1994-01-05 |
| US4758949A (en) | 1988-07-19 |
| EP0223150B1 (en) | 1993-08-25 |
| DE3688923D1 (de) | 1993-09-30 |
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