JPH06168263A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPH06168263A JPH06168263A JP4320592A JP32059292A JPH06168263A JP H06168263 A JPH06168263 A JP H06168263A JP 4320592 A JP4320592 A JP 4320592A JP 32059292 A JP32059292 A JP 32059292A JP H06168263 A JPH06168263 A JP H06168263A
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- 239000000872 buffer Substances 0.000 claims description 74
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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- G06F15/8061—Details on data memory access
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Abstract
(57)【要約】 （修正有）
【目的】ＰＯＳＴ命令に続くベクトルストア命令の完了
のみを区別して認識し、ＰＯＳＴ命令の続くベクトルス
トア命令によるＷＡＩＴ命令のオーバーヘッドをなく
し、スカラユニットにおける処理効率を向上する。 【構成】ベクトル命令実効制御部ＶＩはベクトル無効化
処理部Ｍ２から信号Ｓ１とＳ２を受取り、ポストマーク
が付加されていないアクセスが終了したことを検出する
と、スカラユニット４００の制御部Ｍ４に参照順序を保
証するべき命令の実行が終了したことを通知する。これ
により、スカラユニット４００は、ＷＡＩＴ命令で後続
のアクセス命令の実行を抑止していたアクセス命令の実
行を開始でき、ＰＯＳＴ命令に続くベクトルストア命令
によるＷＡＩＴ命令のオーバーヘッドをなくすことがで
き、スカラユニットにおける処理効率が向上するととも
に、ベクトルユニットとの並列処理性能も改善される。
のみを区別して認識し、ＰＯＳＴ命令の続くベクトルス
トア命令によるＷＡＩＴ命令のオーバーヘッドをなく
し、スカラユニットにおける処理効率を向上する。 【構成】ベクトル命令実効制御部ＶＩはベクトル無効化
処理部Ｍ２から信号Ｓ１とＳ２を受取り、ポストマーク
が付加されていないアクセスが終了したことを検出する
と、スカラユニット４００の制御部Ｍ４に参照順序を保
証するべき命令の実行が終了したことを通知する。これ
により、スカラユニット４００は、ＷＡＩＴ命令で後続
のアクセス命令の実行を抑止していたアクセス命令の実
行を開始でき、ＰＯＳＴ命令に続くベクトルストア命令
によるＷＡＩＴ命令のオーバーヘッドをなくすことがで
き、スカラユニットにおける処理効率が向上するととも
に、ベクトルユニットとの並列処理性能も改善される。
Description
【０００１】
【産業上の利用分野】本発明は大量のベクトルデータを
一命令で処理するベクトル処理装置に関し、特に命令実
行ユニットと主記憶装置との間にデータバッファを設け
たベクトル処理装置においてＰＯＳＴ（ポスト）命令と
ＷＡＩＴ（ウェイト）命令を用いた命令実行のシリアラ
イズ制御に関する。
一命令で処理するベクトル処理装置に関し、特に命令実
行ユニットと主記憶装置との間にデータバッファを設け
たベクトル処理装置においてＰＯＳＴ（ポスト）命令と
ＷＡＩＴ（ウェイト）命令を用いた命令実行のシリアラ
イズ制御に関する。
【０００２】ベクトル処理装置は複数の演算パイプライ
ンを有し、複雑な処理を演算パイプラインに展開して、
大量のデータを高速に処理する。一般に、ベクトル処理
装置は、ベクトルユニットとスカラユニットとを有する
命令実行ユニットと、主記憶装置と、記憶制御装置とを
有する。ベクトルユニットはベクトルレジスタや、加算
・論理演算、乗算および除算の演算パイプ等を具備す
る。演算データは主記憶装置から記憶制御装置内に設け
られたデータバッファに格納した後、ベクトルユニット
内のベクトルレジスタにロードされる。演算データはベ
クトル命令に従い演算パイプラインで演算される。得ら
れた演算結果は、ベクトルユニットから記憶制御装置内
のデータバッファに格納した後、主記憶装置にストアさ
れる。
ンを有し、複雑な処理を演算パイプラインに展開して、
大量のデータを高速に処理する。一般に、ベクトル処理
装置は、ベクトルユニットとスカラユニットとを有する
命令実行ユニットと、主記憶装置と、記憶制御装置とを
有する。ベクトルユニットはベクトルレジスタや、加算
・論理演算、乗算および除算の演算パイプ等を具備す
る。演算データは主記憶装置から記憶制御装置内に設け
られたデータバッファに格納した後、ベクトルユニット
内のベクトルレジスタにロードされる。演算データはベ
クトル命令に従い演算パイプラインで演算される。得ら
れた演算結果は、ベクトルユニットから記憶制御装置内
のデータバッファに格納した後、主記憶装置にストアさ
れる。
【０００３】このようなシステムでは、スカラ命令とベ
クトル命令、あるいはベクトル命令とベクトル命令間で
命令の先行制御や並列実行が行われることがある。この
場合、主記憶装置の参照順序が保証されないことがあ
る。従って、主記憶装置の参照順序を保証するには、ベ
クトルオペレーションのシリアライズを行う必要があ
る。
クトル命令、あるいはベクトル命令とベクトル命令間で
命令の先行制御や並列実行が行われることがある。この
場合、主記憶装置の参照順序が保証されないことがあ
る。従って、主記憶装置の参照順序を保証するには、ベ
クトルオペレーションのシリアライズを行う必要があ
る。
【０００４】ベクトルオペレーションのシリアライズと
は、それ以前に実行中である命令が生じる主記憶オペラ
ンドアクセスをそれよりも後に実行すべき命令の主記憶
オペランドアクセスが生じる前に終了させることであ
る。ベクトルオペレーションのシリアライズは、ベクト
ル命令同士およびベクトル命令とスカラ命令の主記憶オ
ペランドアクセス間において意味をもち、スカラ命令間
ではもともと順序関係が保証されているため意味をもた
ない。 近年の科学技術用計算機システムにおける高速
化要求に応えるため、本発明はベクトルオペレーション
のシリアライズに伴うオーバーヘッドの削減を図ること
を意図している。
は、それ以前に実行中である命令が生じる主記憶オペラ
ンドアクセスをそれよりも後に実行すべき命令の主記憶
オペランドアクセスが生じる前に終了させることであ
る。ベクトルオペレーションのシリアライズは、ベクト
ル命令同士およびベクトル命令とスカラ命令の主記憶オ
ペランドアクセス間において意味をもち、スカラ命令間
ではもともと順序関係が保証されているため意味をもた
ない。 近年の科学技術用計算機システムにおける高速
化要求に応えるため、本発明はベクトルオペレーション
のシリアライズに伴うオーバーヘッドの削減を図ること
を意図している。
【０００５】
【従来の技術】図１０は、一般的なベクトル処理装置の
構成を示すブロック図である。図１０のベクトル処理装
置は、命令実行ユニット１００と、記憶制御装置（ＭＣ
Ｕ）２００と、主記憶装置（ＭＳＵ）３００とを具備す
る。命令実行ユニット１００は、ベクトルユニットＶＵ
とスカラユニットＳＵとを具備する。ベクトルユニット
ＶＵは一命令で複数エレメントの演算をおこない、スカ
ラユニットＳＵは一命令で一エレメントの演算を行う。
ベクトルユニットＶＵは、ベクトル命令実行制御部Ｖ
Ｉ、演算パイプライン部ＶＥ、およびベクトル記憶制御
部ＶＳを有する。同様に、スカラユニットＳＵは、スカ
ラ命令実行制御部Ｉ、スカラ演算部Ｅおよびアクセス部
Ｓを有する。
構成を示すブロック図である。図１０のベクトル処理装
置は、命令実行ユニット１００と、記憶制御装置（ＭＣ
Ｕ）２００と、主記憶装置（ＭＳＵ）３００とを具備す
る。命令実行ユニット１００は、ベクトルユニットＶＵ
とスカラユニットＳＵとを具備する。ベクトルユニット
ＶＵは一命令で複数エレメントの演算をおこない、スカ
ラユニットＳＵは一命令で一エレメントの演算を行う。
ベクトルユニットＶＵは、ベクトル命令実行制御部Ｖ
Ｉ、演算パイプライン部ＶＥ、およびベクトル記憶制御
部ＶＳを有する。同様に、スカラユニットＳＵは、スカ
ラ命令実行制御部Ｉ、スカラ演算部Ｅおよびアクセス部
Ｓを有する。
【０００６】スカラユニットＳＵからのアドレスやスト
アデータは、記憶制御装置２００を介して主記憶装置３
００に送られ、主記憶装置３００からの命令やロードデ
ータは、記憶制御装置２００を介してスカラユニットＳ
Ｕに送られる。同様に、ベクトルユニットＶＵからのア
ドレスやストアデータは、記憶制御装置２００を介して
主記憶装置３００に送られ、主記憶装置３００からのロ
ードデータは、記憶制御装置２００を介してベクトルユ
ニットＶＵに送られる。
アデータは、記憶制御装置２００を介して主記憶装置３
００に送られ、主記憶装置３００からの命令やロードデ
ータは、記憶制御装置２００を介してスカラユニットＳ
Ｕに送られる。同様に、ベクトルユニットＶＵからのア
ドレスやストアデータは、記憶制御装置２００を介して
主記憶装置３００に送られ、主記憶装置３００からのロ
ードデータは、記憶制御装置２００を介してベクトルユ
ニットＶＵに送られる。
【０００７】図１１は、図１０のベクトル処理装置の詳
細を示すブロック図である。ベクトルユニットＶＵのベ
クトル記憶制御部ＶＳは、ベクトルレジスタ１２、マス
クレジスタ１４、コントローラ１６、およびデータ転送
パイプライン１８、２０を有する。演算パイプライン部
ＶＥは、加算・論理演算パイプラインＡＤＤ、乗算パイ
プラインＭＬＴ、除算パイプラインＤＩＶ、およびマス
クパイプラインＭＳＫとを有する。なお、図１０のベク
トル命令実行制御部ＶＩは図を簡単化するために、省略
してある。スカラユニットＳＵのスカラ演算部Ｅはスカ
ラ演算器２２を有し、アクセス部Ｓはスカラレジスタ２
４およびバッファ２６を有する。なお、図１０のスカラ
命令実行制御部Ｉは図を簡単化するために、省略してあ
る。記憶制御装置２００は、データバッファ３０および
コントローラ３２を有する。主記憶装置３００は、例え
ばハードディスク装置などで構成される。
細を示すブロック図である。ベクトルユニットＶＵのベ
クトル記憶制御部ＶＳは、ベクトルレジスタ１２、マス
クレジスタ１４、コントローラ１６、およびデータ転送
パイプライン１８、２０を有する。演算パイプライン部
ＶＥは、加算・論理演算パイプラインＡＤＤ、乗算パイ
プラインＭＬＴ、除算パイプラインＤＩＶ、およびマス
クパイプラインＭＳＫとを有する。なお、図１０のベク
トル命令実行制御部ＶＩは図を簡単化するために、省略
してある。スカラユニットＳＵのスカラ演算部Ｅはスカ
ラ演算器２２を有し、アクセス部Ｓはスカラレジスタ２
４およびバッファ２６を有する。なお、図１０のスカラ
命令実行制御部Ｉは図を簡単化するために、省略してあ
る。記憶制御装置２００は、データバッファ３０および
コントローラ３２を有する。主記憶装置３００は、例え
ばハードディスク装置などで構成される。
【０００８】図１１のベクトル処理装置は、次の通り動
作する。一例として、ベクトル加算命令の実行を説明す
る。ベクトル加算命令ＶＡＤＤは、次のとおり実行され
る。 ＶＬＯＡＤ ＶＲ１ ＶＬＯＡＤ ＶＲ２ ＶＡＤＤ ＶＲ１、ＶＲ２、ＶＲ３ ＶＳＴＯＲＥ ＶＲ３ まず、最初のベクトルロード命令ＶＬＡＯＤを実行し、
主記憶装置３００から記憶制御装置２００のデータバッ
ファ３０、およびベクトルユニットＶＵのロードパイプ
ライン１８を介して、ベクトルレジスタ１２のレジスタ
ＶＲ１にデータをロードする。つぎに、２番目のベクト
ルロード命令を実行し、主記憶装置３００から同様の経
路でベクトルレジスタ１２のレジスタＶＲ２にデータを
ロードする。そして、加算・論理パイプラインＡＤＤを
用いてベクトル加算命令ＶＡＤＤを実行し、レジスタＶ
Ｒ１とＶＲ２のデータを加算し、加算結果をベクトルレ
ジスタ１２のレジスタＶＲ３に格納する。最後に、ベク
トルストア命令ＶＳＴＯＲＥを実行し、レジスタＶＲ３
に格納されている加算結果を、ストアパイプライン２
０、データバッファ３０を介して、主記憶装置３００に
ストアする。 一方、スカラユニットＳＵから主記憶装
置３００へのアクセスは、記憶制御装置２００を介して
行われる。
作する。一例として、ベクトル加算命令の実行を説明す
る。ベクトル加算命令ＶＡＤＤは、次のとおり実行され
る。 ＶＬＯＡＤ ＶＲ１ ＶＬＯＡＤ ＶＲ２ ＶＡＤＤ ＶＲ１、ＶＲ２、ＶＲ３ ＶＳＴＯＲＥ ＶＲ３ まず、最初のベクトルロード命令ＶＬＡＯＤを実行し、
主記憶装置３００から記憶制御装置２００のデータバッ
ファ３０、およびベクトルユニットＶＵのロードパイプ
ライン１８を介して、ベクトルレジスタ１２のレジスタ
ＶＲ１にデータをロードする。つぎに、２番目のベクト
ルロード命令を実行し、主記憶装置３００から同様の経
路でベクトルレジスタ１２のレジスタＶＲ２にデータを
ロードする。そして、加算・論理パイプラインＡＤＤを
用いてベクトル加算命令ＶＡＤＤを実行し、レジスタＶ
Ｒ１とＶＲ２のデータを加算し、加算結果をベクトルレ
ジスタ１２のレジスタＶＲ３に格納する。最後に、ベク
トルストア命令ＶＳＴＯＲＥを実行し、レジスタＶＲ３
に格納されている加算結果を、ストアパイプライン２
０、データバッファ３０を介して、主記憶装置３００に
ストアする。 一方、スカラユニットＳＵから主記憶装
置３００へのアクセスは、記憶制御装置２００を介して
行われる。
【０００９】スカラユニットＳＵとベクトルユニットＶ
Ｕとは、可能な限り並列に動作することが、システムの
処理性能を高めるうえで望ましい。しかし、プログラム
中のベクトル命令あるいはスカラ命令が、実行すべきベ
クトル命令あるいはスカラ命令の実行結果のデータをオ
ペランドとして使用する場合、それらの命令間で実行順
序を保証することが必要となる。この制御がベクトルオ
ペレーションのシリアライズ制御である。
Ｕとは、可能な限り並列に動作することが、システムの
処理性能を高めるうえで望ましい。しかし、プログラム
中のベクトル命令あるいはスカラ命令が、実行すべきベ
クトル命令あるいはスカラ命令の実行結果のデータをオ
ペランドとして使用する場合、それらの命令間で実行順
序を保証することが必要となる。この制御がベクトルオ
ペレーションのシリアライズ制御である。
【００１０】従来のシステムでは、ベクトルオペレーシ
ョンのシリアライズ制御を、ＰＯＳＴ命令とＷＡＩＴ命
令を利用して行っている。この方法は、ＰＯＳＴ命令よ
り先に実行されるべき命令の主記憶オペランドの参照
が、ＷＡＩＴ命令より後で実行されるべき命令の主記憶
オペランドの参照よりも早く行われるように制御するも
のである。このため、ＰＯＳＴ命令とＷＡＩＴ命令に挟
まれた命令の主記憶オペランドは、ベクトルオペレーシ
ョンのシリアライズの対象から除外される。
ョンのシリアライズ制御を、ＰＯＳＴ命令とＷＡＩＴ命
令を利用して行っている。この方法は、ＰＯＳＴ命令よ
り先に実行されるべき命令の主記憶オペランドの参照
が、ＷＡＩＴ命令より後で実行されるべき命令の主記憶
オペランドの参照よりも早く行われるように制御するも
のである。このため、ＰＯＳＴ命令とＷＡＩＴ命令に挟
まれた命令の主記憶オペランドは、ベクトルオペレーシ
ョンのシリアライズの対象から除外される。
【００１１】従来、ベクトル命令とスカラ命令の各組み
合せでのシリアライズの保証は、次のように行われてい
る。
合せでのシリアライズの保証は、次のように行われてい
る。
【００１２】（１）ベクトル命令−ベクトル命令間のシ
リアライズ （ａ）ＰＯＳＴ命令に先行するベクトルロード命令の保
証優先順位が付与されるまで。
リアライズ （ａ）ＰＯＳＴ命令に先行するベクトルロード命令の保
証優先順位が付与されるまで。
【００１３】（ｂ）ＰＯＳＴ命令に先行するベクトルス
トア命令の保証優先順位が付与されるまで。
トア命令の保証優先順位が付与されるまで。
【００１４】（２）スラカ命令−ベクトル命令間のシリ
アライズ （ａ）ＰＯＳＴ命令に先行するスカラロード命令の保証
もともと保証されている。
アライズ （ａ）ＰＯＳＴ命令に先行するスカラロード命令の保証
もともと保証されている。
【００１５】（ｂ）ＰＯＳＴ命令に先行するスカラスト
ア命令の保証優先順位が付与されるまで。
ア命令の保証優先順位が付与されるまで。
【００１６】（３）ベクトル命令−スカラ命令間のシリ
アライズ （ａ）ＰＯＳＴ命令に先行するベクトルロード命令の保
証優先順位が付与されるまで。
アライズ （ａ）ＰＯＳＴ命令に先行するベクトルロード命令の保
証優先順位が付与されるまで。
【００１７】（ｂ）ＰＯＳＴ命令に先行するベクトルス
トア命令の保証スカラユニットＳＵへのバッファ無効化
がすべてスラカユニットに反映されるまで。
トア命令の保証スカラユニットＳＵへのバッファ無効化
がすべてスラカユニットに反映されるまで。
【００１８】ここで、上記（３）の（ｂ）は、ＰＯＳＴ
命令に先行するベクトルストア命令によって主記憶装置
３００にデータを書き込んだ場合、スカラユニットＳＵ
内のバッファ２６に該当するアドレスが旧データがあれ
ば、これらを全て無効化するバッファ無効化処理を行
い、これが終了するまでは、ＷＡＩＴ命令の後の主記憶
参照を伴うスカラ命令を実行させないことを意味してい
る。
命令に先行するベクトルストア命令によって主記憶装置
３００にデータを書き込んだ場合、スカラユニットＳＵ
内のバッファ２６に該当するアドレスが旧データがあれ
ば、これらを全て無効化するバッファ無効化処理を行
い、これが終了するまでは、ＷＡＩＴ命令の後の主記憶
参照を伴うスカラ命令を実行させないことを意味してい
る。
【００１９】しかしながら、このバッファ無効化は、機
構上ＰＯＳＴ命令に先行するベクトルストア命令による
ものだけを分離して処理することはできない。そのた
め、ＰＯＳＴ命令をＷＡＩＴ命令の中間にあるベクトル
ストア命令も一緒にして、バッファ無効化反映処理の終
了検出を行っていた。
構上ＰＯＳＴ命令に先行するベクトルストア命令による
ものだけを分離して処理することはできない。そのた
め、ＰＯＳＴ命令をＷＡＩＴ命令の中間にあるベクトル
ストア命令も一緒にして、バッファ無効化反映処理の終
了検出を行っていた。
【００２０】従って、ＷＡＩＴ命令に続く主記憶参照を
伴うスカラ命令の起動は、ＷＡＩＴ命令に先行する全て
のベクトルストア命令に起因するバッファ無効化が終了
するまで待たされていた。
伴うスカラ命令の起動は、ＷＡＩＴ命令に先行する全て
のベクトルストア命令に起因するバッファ無効化が終了
するまで待たされていた。
【００２１】図１２に、ＰＯＳＴ命令とＷＡＩＴ命令と
を用いてシリアライズ制御を行う命令シーケンスの例を
示す。図中、ＶＳＴＯＲＥはベクトルストア命令を示
し、ＰＯＳＴはＰＯＳＴ命令を示し、ＷＡＩＴはＷＡＩ
Ｔ命令を示し、ＬＯＡＤはスカラのＬＯＡＤ命令を示
す。 ＰＯＳＴ命令の前にあるＶＳＴＯＲＥ命令の実行
が完了するまでは、ＬＯＡＤ命令は実行されず、これら
のＶＳＴＯＲＥ命令とＬＯＡＤ命令の主記憶参照順序は
保証される。しかしながら、ＰＯＳＴ命令とＷＡＩＴ命
令の間のＶＳＴＯＲＥ命令についてはシリアライズ制御
は行われず、主記憶の参照順序は保証されない。
を用いてシリアライズ制御を行う命令シーケンスの例を
示す。図中、ＶＳＴＯＲＥはベクトルストア命令を示
し、ＰＯＳＴはＰＯＳＴ命令を示し、ＷＡＩＴはＷＡＩ
Ｔ命令を示し、ＬＯＡＤはスカラのＬＯＡＤ命令を示
す。 ＰＯＳＴ命令の前にあるＶＳＴＯＲＥ命令の実行
が完了するまでは、ＬＯＡＤ命令は実行されず、これら
のＶＳＴＯＲＥ命令とＬＯＡＤ命令の主記憶参照順序は
保証される。しかしながら、ＰＯＳＴ命令とＷＡＩＴ命
令の間のＶＳＴＯＲＥ命令についてはシリアライズ制御
は行われず、主記憶の参照順序は保証されない。
【００２２】
【発明が解決しようとする課題】しかしながら、従来の
構成では、ＰＯＳＴ命令の前にあるＶＳＴＯＲＥ命令に
ついてのバッファ無効化処理を、後にあるＶＳＴＯＲＥ
命令のバッファ無効化処理を区別してその終了タイミン
グを認識することができない。そのため、ＷＡＩＴ命令
は、これに先行するすべてのＶＳＴＯＲＥ命令のバッフ
ァ無効化処理が終了するまで、実行を終了することがで
きなかった。従って、ＷＡＩＴ命令に続く主記憶参照を
伴う命令の実行は、ＰＯＳＴ命令とＷＡＩＴ命令の間に
挟まれた参照順序を保証する必要のないＳＴＯＲＥ命令
に影響されて、その実行完了まで待たされ、処理性能が
低下するという問題点があった。 本発明は、上記問題
点を解決し、ＰＯＳＴ命令に先行するベクトルストア命
令の完了だけを認識できるようにして、余分なベクトル
ストア命令のオーバーヘッドを短縮し、シリアライズ制
御の高速化を図ったベクトル処理装置を提供することを
目的とする。
構成では、ＰＯＳＴ命令の前にあるＶＳＴＯＲＥ命令に
ついてのバッファ無効化処理を、後にあるＶＳＴＯＲＥ
命令のバッファ無効化処理を区別してその終了タイミン
グを認識することができない。そのため、ＷＡＩＴ命令
は、これに先行するすべてのＶＳＴＯＲＥ命令のバッフ
ァ無効化処理が終了するまで、実行を終了することがで
きなかった。従って、ＷＡＩＴ命令に続く主記憶参照を
伴う命令の実行は、ＰＯＳＴ命令とＷＡＩＴ命令の間に
挟まれた参照順序を保証する必要のないＳＴＯＲＥ命令
に影響されて、その実行完了まで待たされ、処理性能が
低下するという問題点があった。 本発明は、上記問題
点を解決し、ＰＯＳＴ命令に先行するベクトルストア命
令の完了だけを認識できるようにして、余分なベクトル
ストア命令のオーバーヘッドを短縮し、シリアライズ制
御の高速化を図ったベクトル処理装置を提供することを
目的とする。
【００２３】
【課題を解決するための手段】図１は本発明の原理を示
す図である。
す図である。
【００２４】図示するベクトル処理装置は、ベクトルユ
ニット１００Ａ、記憶制御装置２００Ａ、主記憶装置３
００およびスカラユニット４００を有する。ベクトルユ
ニット１００Ａはベクトル命令制御実行部ＶＩおよびベ
クトル記憶制御部ＶＳを有している。なお、ベクトルユ
ニットＶＵの演算パイプラインユニットＶＥの図示は省
略してある。ベクトル記憶制御部ＶＳは、レクエストア
ドレス発生部Ｍ１を有する。記憶制御装置２００Ａはバ
ッファ無効化処理部Ｍ２を有する。スカラユニット４０
０は、バッファＭ３と制御部Ｍ４を有する。 ベクトル
命令制御実行部ＶＩは、起動（スタート）信号と、ＰＯ
ＳＴ命令の前後にスカラユニットからベクトルユニット
ＶＵに発行されたベクトルストア命令を区別するため
に、ＰＯＳＴ命令の後のベクトルストア命令であること
を示すポストマークＰＭをベクトル記憶制御部ＶＳに出
力する。また、ベクトル命令制御実行部ＶＩは、スカラ
ユニットＳＵからＰＯＳＴ命令を受け取ると、先行アク
セス命令がまだ実行中であれば、ポストペンディング信
号ＰＰをオンにして、スカラユニットＳＵの制御部Ｍ４
にアクセス命令を実行中であることを通知する。
ニット１００Ａ、記憶制御装置２００Ａ、主記憶装置３
００およびスカラユニット４００を有する。ベクトルユ
ニット１００Ａはベクトル命令制御実行部ＶＩおよびベ
クトル記憶制御部ＶＳを有している。なお、ベクトルユ
ニットＶＵの演算パイプラインユニットＶＥの図示は省
略してある。ベクトル記憶制御部ＶＳは、レクエストア
ドレス発生部Ｍ１を有する。記憶制御装置２００Ａはバ
ッファ無効化処理部Ｍ２を有する。スカラユニット４０
０は、バッファＭ３と制御部Ｍ４を有する。 ベクトル
命令制御実行部ＶＩは、起動（スタート）信号と、ＰＯ
ＳＴ命令の前後にスカラユニットからベクトルユニット
ＶＵに発行されたベクトルストア命令を区別するため
に、ＰＯＳＴ命令の後のベクトルストア命令であること
を示すポストマークＰＭをベクトル記憶制御部ＶＳに出
力する。また、ベクトル命令制御実行部ＶＩは、スカラ
ユニットＳＵからＰＯＳＴ命令を受け取ると、先行アク
セス命令がまだ実行中であれば、ポストペンディング信
号ＰＰをオンにして、スカラユニットＳＵの制御部Ｍ４
にアクセス命令を実行中であることを通知する。
【００２５】ベクトル記憶制御部ＶＳのリクエストアド
レス発生部Ｍ１は、起動（スタート）信号とポストマー
クＰＭを受けとり、リクエストアドレス（アクセス要求
に係るアドレス）を生成し、リクエストアドレスごとに
ポストマークＰＭをバッファ無効化処理部Ｍ２に出力す
る。バッファ無効化処理部Ｍ２は、まだ処理されていな
いアクセス要求に関する状態信号Ｓ１およびＳ２をベク
トル命令実行制御部ＶＩに出力する。例えば、状態信号
Ｓ１が出力されている間（オン）は、ポストマークＰＭ
が付されているＰＯＳＴ命令の後のベクトルストア命令
が実行されずに残っていることを示し、状態信号Ｓ２が
出力されている間（オン）は、ポストマークＰＭが付さ
れていないＰＯＳＴ命令の前のベクトルストア命令が実
行されずに残っていることを示す。
レス発生部Ｍ１は、起動（スタート）信号とポストマー
クＰＭを受けとり、リクエストアドレス（アクセス要求
に係るアドレス）を生成し、リクエストアドレスごとに
ポストマークＰＭをバッファ無効化処理部Ｍ２に出力す
る。バッファ無効化処理部Ｍ２は、まだ処理されていな
いアクセス要求に関する状態信号Ｓ１およびＳ２をベク
トル命令実行制御部ＶＩに出力する。例えば、状態信号
Ｓ１が出力されている間（オン）は、ポストマークＰＭ
が付されているＰＯＳＴ命令の後のベクトルストア命令
が実行されずに残っていることを示し、状態信号Ｓ２が
出力されている間（オン）は、ポストマークＰＭが付さ
れていないＰＯＳＴ命令の前のベクトルストア命令が実
行されずに残っていることを示す。
【００２６】ベクトル命令実効制御部ＶＩはベクトル無
効化処理部Ｍ２から信号Ｓ１とＳ２を受取り、ポストマ
ークが付加されていないアクセスが終了したことを検出
すると、スカラユニット４００の制御部Ｍ４に参照順序
を保証するすべき命令の実行が終了したことを通知す
る。これにより、スカラユニット４００は、ＷＡＩＴ命
令で後続のアクセス命令の実行を抑止していたアクセス
命令の実行を開始できる。
効化処理部Ｍ２から信号Ｓ１とＳ２を受取り、ポストマ
ークが付加されていないアクセスが終了したことを検出
すると、スカラユニット４００の制御部Ｍ４に参照順序
を保証するすべき命令の実行が終了したことを通知す
る。これにより、スカラユニット４００は、ＷＡＩＴ命
令で後続のアクセス命令の実行を抑止していたアクセス
命令の実行を開始できる。
【００２７】バッファ無効化部Ｍ２は、ポストマークＰ
Ｍのオン・オフにかかわらずスカラユニット４００のバ
ッファＭ３にバッファ無効化要求信号を出力する。
Ｍのオン・オフにかかわらずスカラユニット４００のバ
ッファＭ３にバッファ無効化要求信号を出力する。
【００２８】
【作用】ベクトル命令実効制御部ＶＩはベクトル無効化
処理部Ｍ２から信号Ｓ１とＳ２を受取り、ポストマーク
が付加されていないアクセスが終了したことを検出する
と、スカラユニット４００の制御部Ｍ４に参照順序を保
証するすべき命令の実行が終了したことを通知する。こ
れにより、スカラユニット４００は、ＷＡＩＴ命令で後
続のアクセス命令の実行を抑止していたアクセス命令の
実行を開始できる。
処理部Ｍ２から信号Ｓ１とＳ２を受取り、ポストマーク
が付加されていないアクセスが終了したことを検出する
と、スカラユニット４００の制御部Ｍ４に参照順序を保
証するすべき命令の実行が終了したことを通知する。こ
れにより、スカラユニット４００は、ＷＡＩＴ命令で後
続のアクセス命令の実行を抑止していたアクセス命令の
実行を開始できる。
【００２９】したがって、ＰＯＳＴ命令に続くベクトル
ストア命令によるＷＡＩＴ命令のオーバーヘッドをなく
すことができ、スカラユニットにおける処理効率が向上
するとともに、ベクトルユニットとの並列処理性能も改
善される。
ストア命令によるＷＡＩＴ命令のオーバーヘッドをなく
すことができ、スカラユニットにおける処理効率が向上
するとともに、ベクトルユニットとの並列処理性能も改
善される。
【００３０】
【実施例】図２は、本発明の一実施例によるベクトル処
理装置の要部を示すブロック図である。図中、図１と同
一の構成要素には同一の参照番号を付してある。図２の
ベクトル処理装置は、ベクトルユニット１００Ａと、記
憶制御装置２００Ａと、主記憶装置３００と、スカラユ
ニット４００とを有する。
理装置の要部を示すブロック図である。図中、図１と同
一の構成要素には同一の参照番号を付してある。図２の
ベクトル処理装置は、ベクトルユニット１００Ａと、記
憶制御装置２００Ａと、主記憶装置３００と、スカラユ
ニット４００とを有する。
【００３１】ベクトルユニット１００Ａは、ベクトル命
令実行制御部１１０、コントローラ１６Ａ、ベクトルレ
ジスタ１２、マスクレジスタ１４、および演算パイプラ
インを有する。なお、便宜上、演算パイプラインは図示
を省略しているが、図１１に示すように、ベクトルレジ
スタ１２およびマスクレジスタ１４に接続されている。
ベクトル命令実行制御部１１０は、図示を省略している
スカラユニットに接続されており、コントローラ１６Ａ
に起動信号ＳＴＡＲＴなど送出し、コントローラ１６Ａ
から書き込み有効信号ＷＶを受け取る。また、ベクトル
命令実行制御部１１０は、スカラユニット４００にポス
トペンディング信号ＰＰを送出し、またスカラユニット
４００から命令やデータを受信する。更に、ベクトル命
令実行制御部１１０は、記憶制御装置２００Ａのコント
ローラ３２Ａから前述のステータス信号Ｓ１およびＳ２
を受信する。
令実行制御部１１０、コントローラ１６Ａ、ベクトルレ
ジスタ１２、マスクレジスタ１４、および演算パイプラ
インを有する。なお、便宜上、演算パイプラインは図示
を省略しているが、図１１に示すように、ベクトルレジ
スタ１２およびマスクレジスタ１４に接続されている。
ベクトル命令実行制御部１１０は、図示を省略している
スカラユニットに接続されており、コントローラ１６Ａ
に起動信号ＳＴＡＲＴなど送出し、コントローラ１６Ａ
から書き込み有効信号ＷＶを受け取る。また、ベクトル
命令実行制御部１１０は、スカラユニット４００にポス
トペンディング信号ＰＰを送出し、またスカラユニット
４００から命令やデータを受信する。更に、ベクトル命
令実行制御部１１０は、記憶制御装置２００Ａのコント
ローラ３２Ａから前述のステータス信号Ｓ１およびＳ２
を受信する。
【００３２】コントローラ１６Ａは、リクエストアドレ
ス発生器５４、レジスタ書き込み制御器５６、レジスタ
読み出し制御器５８、バッファ書き込み制御器６０、お
よびバッファ読み出し制御器６２を有する。これらの制
御器は、それぞれまたは単一の例えばマイクロコンピュ
ータで構成され、後述するプログラムを実行する。
ス発生器５４、レジスタ書き込み制御器５６、レジスタ
読み出し制御器５８、バッファ書き込み制御器６０、お
よびバッファ読み出し制御器６２を有する。これらの制
御器は、それぞれまたは単一の例えばマイクロコンピュ
ータで構成され、後述するプログラムを実行する。
【００３３】記憶制御装置２００Ａのコントローラ３２
Ａは、リクエスト優先順位決定器６４、バッファ無効化
処理器６６、および主記憶装置制御器６８を有する。リ
クエスト優先順位決定器６４は、ベクトル命令実行制御
部１１０から起動信号ＳＴＡＲＴを受け、アクセス要求
（アドレス生成）をコントローラ３２Ａに送出する。小
のとき、バッファ無効化処理器６６はアクセス要求ごと
に、ＰＯＳＴ命令の後のベクトルストア命令に前述のポ
ストマークを付与する。更に、バッファ無効化処利器６
６は、前述のバッファ無効化要求信号ＢＩＲをスカラユ
ニット４００に出力する。
Ａは、リクエスト優先順位決定器６４、バッファ無効化
処理器６６、および主記憶装置制御器６８を有する。リ
クエスト優先順位決定器６４は、ベクトル命令実行制御
部１１０から起動信号ＳＴＡＲＴを受け、アクセス要求
（アドレス生成）をコントローラ３２Ａに送出する。小
のとき、バッファ無効化処理器６６はアクセス要求ごと
に、ＰＯＳＴ命令の後のベクトルストア命令に前述のポ
ストマークを付与する。更に、バッファ無効化処利器６
６は、前述のバッファ無効化要求信号ＢＩＲをスカラユ
ニット４００に出力する。
【００３４】主記憶装置制御器６８はアクセス要求（実
アドレス）をリクエスト優先順位決定器６４から受信
し、主記憶装置３００に実アドレスなどの必要な信号を
出力する。データバッファ３０は、ストア用とロード用
に分割されている。
アドレス）をリクエスト優先順位決定器６４から受信
し、主記憶装置３００に実アドレスなどの必要な信号を
出力する。データバッファ３０は、ストア用とロード用
に分割されている。
【００３５】スカラユニット４００は、制御部２２Ａ、
バッファ２６およびスカラレジスタ２４を有する。制御
部２２Ａは、前述のスカラ演算器２２を有する。スカラ
レジスタ２４は、スカラ演算に用いられる。バッファ２
６は、主記憶装置制御器６８を介して、主記憶装置３０
０との間でデータや命令を効率的に転送するために用い
られる。次に、図１および２に示す実施例の動作を説明
する。
バッファ２６およびスカラレジスタ２４を有する。制御
部２２Ａは、前述のスカラ演算器２２を有する。スカラ
レジスタ２４は、スカラ演算に用いられる。バッファ２
６は、主記憶装置制御器６８を介して、主記憶装置３０
０との間でデータや命令を効率的に転送するために用い
られる。次に、図１および２に示す実施例の動作を説明
する。
【００３６】はじめに、ロード命令およびストア命令を
実行するときの動作の概要について説明する。主記憶装
置３００からデータバッファ３０を介して読み出された
ベクトル命令をスカラユニットＳＵが受信すると、それ
をベクトル命令実行制御部１１０に送出する。 受信し
たベクトル命令がロード命令のときは、その起動信号Ｓ
ＴＡＲＴに応答して、リクエストアドレス発生器５４が
アクセス要求を発生（実アドレスの発生）する。リクエ
スト優先順位決定器６４で優先順位が付与されたアクセ
ス要求に基づき、主記憶装置制御器６８は、アドレス信
号と起動信号（ＧＯ）を主記憶装置３００に送出する。
これと同時に、主記憶装置制御器６８は主記憶装置３０
０からフェッチされたデータが送出されるタイミングに
あわせて、バッファ書き込み制御器６０にデータ送出信
号を送る。このデータ送出信号を受け取ったバッファ書
き込み制御器６０は、主記憶装置３００から送出された
フェッチデータをデータバッファ３０に書き込む。そし
て、レジスタ書き込み制御器５６は、データバッファ３
０に書き込まれたデータをベクトルレジスタ１２に書き
込む。 スカラユニットＳＵから受信したベクトル命令
がストア命令のときは、その起動信号ＳＴＡＲＴの送出
と同時に、レジスタ読み出し制御器５８がベクトルレジ
スタ１２からデータを読み出し、データバッファ３０に
書き込む。リクエスト優先順位決定器６４はアクセス要
求に対して優先順位を付与した後、バッファ読み出し制
御器６２およびバッファ無効化処理器６６にデータ転送
信号を送出する。アクセス要求がスカラユニットＳＵか
らのフェッチの場合には、バッファ無効化処理部６６は
そのアドレスを内部のタグレジスタ（ＴＡＧ）に登録
し、ベクトルストアの場合にはタグレジスタを参照し、
登録されていた場合にはスカラユニットＳＵのバッファ
に２６に対して無効化処理を行う。データ転送信号を受
けたバッファ読み出し制御器６２はストアされたデータ
をデータバッファ３０から読み出し、主記憶装置３００
に送出する。これと同時に、記憶制御装置２００Ａの主
記憶装置制御器６８は、主記憶装置３００にアドレスと
起動信号（ＧＯ）を送出する。
実行するときの動作の概要について説明する。主記憶装
置３００からデータバッファ３０を介して読み出された
ベクトル命令をスカラユニットＳＵが受信すると、それ
をベクトル命令実行制御部１１０に送出する。 受信し
たベクトル命令がロード命令のときは、その起動信号Ｓ
ＴＡＲＴに応答して、リクエストアドレス発生器５４が
アクセス要求を発生（実アドレスの発生）する。リクエ
スト優先順位決定器６４で優先順位が付与されたアクセ
ス要求に基づき、主記憶装置制御器６８は、アドレス信
号と起動信号（ＧＯ）を主記憶装置３００に送出する。
これと同時に、主記憶装置制御器６８は主記憶装置３０
０からフェッチされたデータが送出されるタイミングに
あわせて、バッファ書き込み制御器６０にデータ送出信
号を送る。このデータ送出信号を受け取ったバッファ書
き込み制御器６０は、主記憶装置３００から送出された
フェッチデータをデータバッファ３０に書き込む。そし
て、レジスタ書き込み制御器５６は、データバッファ３
０に書き込まれたデータをベクトルレジスタ１２に書き
込む。 スカラユニットＳＵから受信したベクトル命令
がストア命令のときは、その起動信号ＳＴＡＲＴの送出
と同時に、レジスタ読み出し制御器５８がベクトルレジ
スタ１２からデータを読み出し、データバッファ３０に
書き込む。リクエスト優先順位決定器６４はアクセス要
求に対して優先順位を付与した後、バッファ読み出し制
御器６２およびバッファ無効化処理器６６にデータ転送
信号を送出する。アクセス要求がスカラユニットＳＵか
らのフェッチの場合には、バッファ無効化処理部６６は
そのアドレスを内部のタグレジスタ（ＴＡＧ）に登録
し、ベクトルストアの場合にはタグレジスタを参照し、
登録されていた場合にはスカラユニットＳＵのバッファ
に２６に対して無効化処理を行う。データ転送信号を受
けたバッファ読み出し制御器６２はストアされたデータ
をデータバッファ３０から読み出し、主記憶装置３００
に送出する。これと同時に、記憶制御装置２００Ａの主
記憶装置制御器６８は、主記憶装置３００にアドレスと
起動信号（ＧＯ）を送出する。
【００３７】次に、各部の詳細な動作を説明する。
【００３８】図３は、リクエストアドレス発生器５４お
よびリクエスト優先順位決定器６４の動作を示すフロー
チャートである。ベクトル命令実行制御部１１０から起
動信号を受けると、動作が開始する（ステップＳ１
１）。ベクトル命令実行制御部１１０からアクセス要求
の先頭アドレスと距離値を受取り、論理アドレスを計算
する（ステップＳ１２）。ベクトル長分の論理アドレス
が発生されたことが確認されると（ステップＳ１３）、
リクエストアドレス発生器５４は、仮想アドレスモード
が設定されているかどうかを判定する（ステップＳ１
４）。仮想アドレスモードが設定されている場合には、
論理アドレスから実アドレスに変換する（ステップＳ１
５）。そして、リクエストアドレス発生器５４はアドレ
スキューバッファ５０に実アドレスが保持されているか
どうかを判断する（ステップＳ１６）。仮想アドレスモ
ードが設定されていない場合には、ステップＳ１５を行
うことなく、ステップＳ１６が実行される。
よびリクエスト優先順位決定器６４の動作を示すフロー
チャートである。ベクトル命令実行制御部１１０から起
動信号を受けると、動作が開始する（ステップＳ１
１）。ベクトル命令実行制御部１１０からアクセス要求
の先頭アドレスと距離値を受取り、論理アドレスを計算
する（ステップＳ１２）。ベクトル長分の論理アドレス
が発生されたことが確認されると（ステップＳ１３）、
リクエストアドレス発生器５４は、仮想アドレスモード
が設定されているかどうかを判定する（ステップＳ１
４）。仮想アドレスモードが設定されている場合には、
論理アドレスから実アドレスに変換する（ステップＳ１
５）。そして、リクエストアドレス発生器５４はアドレ
スキューバッファ５０に実アドレスが保持されているか
どうかを判断する（ステップＳ１６）。仮想アドレスモ
ードが設定されていない場合には、ステップＳ１５を行
うことなく、ステップＳ１６が実行される。
【００３９】ステップＳ１６で、アドレスキューレジス
タ５０に実アドレス（アクセス要求）があると判断され
た場合には、ステップＳ２０を実行する。そうでない場
合には、リクエストアドレス発生器５４は、リクエスト
優先順位決定器６４がビジィーかどうかを判断する（ス
テップＳ１７）。この判断は、例えば、リクエスト優先
順位決定器６４からのビジィー信号線の状態を見ること
で行う。ビジィーと判断された場合にはステップＳ２０
を実行する。ステップＳ１７でビジィーでないと判断さ
れた場合には、リクエスト優先順位決定器６４の読み出
し器５２はアクセス要求停止信号ＶＥーＳＴＯＰが供給
されているかどうかを判断する（ステップＳ１８）。ス
テップＳ１８の判断結果がＮＯの場合には、アドレスキ
ューレジスタ５０に実アドレスを書き込むことなく、リ
クエスト優先順位決定器６４を介して直ちにアクセス要
求（実アドレス）を主記憶装置３００に送出する（ステ
ップＳ２２）。
タ５０に実アドレス（アクセス要求）があると判断され
た場合には、ステップＳ２０を実行する。そうでない場
合には、リクエストアドレス発生器５４は、リクエスト
優先順位決定器６４がビジィーかどうかを判断する（ス
テップＳ１７）。この判断は、例えば、リクエスト優先
順位決定器６４からのビジィー信号線の状態を見ること
で行う。ビジィーと判断された場合にはステップＳ２０
を実行する。ステップＳ１７でビジィーでないと判断さ
れた場合には、リクエスト優先順位決定器６４の読み出
し器５２はアクセス要求停止信号ＶＥーＳＴＯＰが供給
されているかどうかを判断する（ステップＳ１８）。ス
テップＳ１８の判断結果がＮＯの場合には、アドレスキ
ューレジスタ５０に実アドレスを書き込むことなく、リ
クエスト優先順位決定器６４を介して直ちにアクセス要
求（実アドレス）を主記憶装置３００に送出する（ステ
ップＳ２２）。
【００４０】ステップＳ１８でアクセス要求停止信号Ｖ
ＥーＳＴＯＰが供給されている判断されたときは、リク
エストアドレス発生器５４からの実アドレスに付与され
ている識別情報ＩＤが読み出し器５２はレジスタ読み出
し制御器５８からの識別情報ＩＤに一致するかどうかを
判断する。一致しない場合には、直ちにアドレスと起動
信号が主記憶装置３００に送出される（ステップＳ２
２）。ステップＳ１９で識別情報ＩＤが一致すると判断
されると、実アドレスをアドレスキューバッファ５０に
書き込んだ後、アクセス要求停止信号ＶＥーＳＴＯＰが
なくなるまで保持される。すなわち、ステップＳ２１で
アドレスキューレジスタ５０にアクセスして、ステップ
Ｓ１６とＳ１７の判断結果がＮＯでステップＳ１８の判
断結果がＹＥＳの場合に、ステップＳ２２が実行され
る。
ＥーＳＴＯＰが供給されている判断されたときは、リク
エストアドレス発生器５４からの実アドレスに付与され
ている識別情報ＩＤが読み出し器５２はレジスタ読み出
し制御器５８からの識別情報ＩＤに一致するかどうかを
判断する。一致しない場合には、直ちにアドレスと起動
信号が主記憶装置３００に送出される（ステップＳ２
２）。ステップＳ１９で識別情報ＩＤが一致すると判断
されると、実アドレスをアドレスキューバッファ５０に
書き込んだ後、アクセス要求停止信号ＶＥーＳＴＯＰが
なくなるまで保持される。すなわち、ステップＳ２１で
アドレスキューレジスタ５０にアクセスして、ステップ
Ｓ１６とＳ１７の判断結果がＮＯでステップＳ１８の判
断結果がＹＥＳの場合に、ステップＳ２２が実行され
る。
【００４１】図４は、レジスタ読み出し制御器５８の動
作を示すフローチャートである。はじめに、レジスタ読
み出し制御器５８はデータバッファ３０がフルがどうか
を判断する（ステップＳ３１）。データバッファ３０が
フルと判断された場合は、ステップＳ３２の判断結果が
ＮＯとなるまで、レジスタ読み出し制御器５８は繰り返
しステップＳ３２を実行する。ステップＳ３２の判断結
果がＮＯとなると、レジスタ読み出し制御器５８は、ア
クセス要求停止信号ＶＥーＳＴＯＰを発生しているかど
うかを判断する（ステップＳ３２）。この判断結果がＹ
ＥＳのときには、ステップＳ３１に戻る。ステップＳ３
２の判断結果がＮＯのときには、レジスタ読み出し制御
器５８はベクトルレジスタ１２からデータをベクトル長
分読み出したかどうかを判断する（ステップＳ３３）。
この判断結果がＮＯのときには、ステップＳ３１に戻
る。ステップＳ３３の判断結果がＹＥＳのときには、レ
ジスタ読み出し制御器５８はベクトルレジスタ１２から
データを読み出し（ステップ３４）、データバッファ３
０に読み出したデータを書き込む（ステップＳ３５）。
作を示すフローチャートである。はじめに、レジスタ読
み出し制御器５８はデータバッファ３０がフルがどうか
を判断する（ステップＳ３１）。データバッファ３０が
フルと判断された場合は、ステップＳ３２の判断結果が
ＮＯとなるまで、レジスタ読み出し制御器５８は繰り返
しステップＳ３２を実行する。ステップＳ３２の判断結
果がＮＯとなると、レジスタ読み出し制御器５８は、ア
クセス要求停止信号ＶＥーＳＴＯＰを発生しているかど
うかを判断する（ステップＳ３２）。この判断結果がＹ
ＥＳのときには、ステップＳ３１に戻る。ステップＳ３
２の判断結果がＮＯのときには、レジスタ読み出し制御
器５８はベクトルレジスタ１２からデータをベクトル長
分読み出したかどうかを判断する（ステップＳ３３）。
この判断結果がＮＯのときには、ステップＳ３１に戻
る。ステップＳ３３の判断結果がＹＥＳのときには、レ
ジスタ読み出し制御器５８はベクトルレジスタ１２から
データを読み出し（ステップ３４）、データバッファ３
０に読み出したデータを書き込む（ステップＳ３５）。
【００４２】図５は、図1に示すバッファ無効化処理器
６６の動作を示すフローチャートである。バッファ無効
化処理器６６はリクエスト優先順位決定器６４からデー
タ転送信号を受信すると（ステップＳ６１）、このデー
タ転送信号がストア命令かどうかを判断する（ステップ
Ｓ６２）。ストア命令でない場合には、アクセス要求が
スカラユニットＳＵからのフェッチの場合かどうか判断
する（ステップＳ６３）。アクセス要求がスカラユニッ
トＳＵからのフェッチの場合には、バッファ無効化処理
器６６はアクセス要求のアドレスを内部のタグレジスタ
（ＴＡＧ）に登録する（ステップＳ６４）。また、バッ
ファ無効化器６６は、アクセス要求がベクトルユニット
１００Ａからのストア命令かどうかを判断する（ステッ
プＳ６５）。ステップＳ６５の判断結果がＹＥＳの場合
にはタグレジスタを参照し（ステップＳ６６）、アクセ
ス要求がタグレジスタに登録されていた場合には（ステ
ップＳ６７）、アクセス要求に係る無効化処理可能を示
すデータをキューレジスタ（ＢＩ）に格納した後（ステ
ップＳ６８）、スカラユニットＳＵのバッファに２６
（図２）に対して無効化処理を行う（ステップＳ６
９）。このキューレジスタは、バッファ２６の内部また
は外部に設けらている。
６６の動作を示すフローチャートである。バッファ無効
化処理器６６はリクエスト優先順位決定器６４からデー
タ転送信号を受信すると（ステップＳ６１）、このデー
タ転送信号がストア命令かどうかを判断する（ステップ
Ｓ６２）。ストア命令でない場合には、アクセス要求が
スカラユニットＳＵからのフェッチの場合かどうか判断
する（ステップＳ６３）。アクセス要求がスカラユニッ
トＳＵからのフェッチの場合には、バッファ無効化処理
器６６はアクセス要求のアドレスを内部のタグレジスタ
（ＴＡＧ）に登録する（ステップＳ６４）。また、バッ
ファ無効化器６６は、アクセス要求がベクトルユニット
１００Ａからのストア命令かどうかを判断する（ステッ
プＳ６５）。ステップＳ６５の判断結果がＹＥＳの場合
にはタグレジスタを参照し（ステップＳ６６）、アクセ
ス要求がタグレジスタに登録されていた場合には（ステ
ップＳ６７）、アクセス要求に係る無効化処理可能を示
すデータをキューレジスタ（ＢＩ）に格納した後（ステ
ップＳ６８）、スカラユニットＳＵのバッファに２６
（図２）に対して無効化処理を行う（ステップＳ６
９）。このキューレジスタは、バッファ２６の内部また
は外部に設けらている。
【００４３】図６は、バッファ書き込み制御器５８の動
作を示すフローチャートである。バッファ書き込み制御
器５８は、リクエスト優先順位決定器６４から、データ
の枯渇を示す警告信号ＤＴＷ（ＤＡＴＡーＴＲＡＮＳＦ
ＥＲーＷＡＲＮＩＮＧ）を受信すると（ステップＳ７
１）、データバッファ３０からのデータを読み出し動作
を行い（ステップＳ７２）、このデータの読み出しをレ
ジスタ読み出し制御器５８に報告する（ステップＳ７
３）。 図７は、ベクトル命令実行制御部１１０のＰＯ
ＳＴ命令の制御に係る動作を示すフローチャートであ
る。ベクトル命令実行制御部１１０はスカラユニット４
００の制御部２２Ａから、ベクトル命令を受け取る（ス
テップＳ８１）。ベクトル命令制御部１１０は、受け取
ったベクトル命令がＰＯＳＴ命令かどうかを判断する
（ステップＳ８２）。ＰＯＳＴ命令であると判断する
と、ベクトル命令実行制御部１１０はＰＯＳＴ命令に先
行するアクセス命令があるかどうかを判断する（ステッ
プＳ８６）。先行するアクセス命令があると判断する
と、ベクトル命令実行制御部１１０はポストペンディン
グ信号ＰＰをオンにし（ステップＳ８７）、スカラユニ
ット４００に先行するアクセス命令が実行中であること
を通知する そして、ポストペンディング中にベクトルストア命令が
発信されたことが確認すると（ステップＳ８２、Ｓ８
３）、ベクトル命令実行制御部１１０はポストペンディ
ング信号ＰＰがオンに設定されていると判断すると（ス
テップＳ８４））、ポストマークＰＭをオン（ポストマ
ークの付与）にする（ステップＳ８５）。このポストマ
ークＰＭは起動信号とともにリクエストアドレス発生器
５４に送出される。
作を示すフローチャートである。バッファ書き込み制御
器５８は、リクエスト優先順位決定器６４から、データ
の枯渇を示す警告信号ＤＴＷ（ＤＡＴＡーＴＲＡＮＳＦ
ＥＲーＷＡＲＮＩＮＧ）を受信すると（ステップＳ７
１）、データバッファ３０からのデータを読み出し動作
を行い（ステップＳ７２）、このデータの読み出しをレ
ジスタ読み出し制御器５８に報告する（ステップＳ７
３）。 図７は、ベクトル命令実行制御部１１０のＰＯ
ＳＴ命令の制御に係る動作を示すフローチャートであ
る。ベクトル命令実行制御部１１０はスカラユニット４
００の制御部２２Ａから、ベクトル命令を受け取る（ス
テップＳ８１）。ベクトル命令制御部１１０は、受け取
ったベクトル命令がＰＯＳＴ命令かどうかを判断する
（ステップＳ８２）。ＰＯＳＴ命令であると判断する
と、ベクトル命令実行制御部１１０はＰＯＳＴ命令に先
行するアクセス命令があるかどうかを判断する（ステッ
プＳ８６）。先行するアクセス命令があると判断する
と、ベクトル命令実行制御部１１０はポストペンディン
グ信号ＰＰをオンにし（ステップＳ８７）、スカラユニ
ット４００に先行するアクセス命令が実行中であること
を通知する そして、ポストペンディング中にベクトルストア命令が
発信されたことが確認すると（ステップＳ８２、Ｓ８
３）、ベクトル命令実行制御部１１０はポストペンディ
ング信号ＰＰがオンに設定されていると判断すると（ス
テップＳ８４））、ポストマークＰＭをオン（ポストマ
ークの付与）にする（ステップＳ８５）。このポストマ
ークＰＭは起動信号とともにリクエストアドレス発生器
５４に送出される。
【００４４】ポストマークＰＭを受け取ったリクエスト
アクセス発生器５４は、ステップＳ２２でアクセス要求
ごとにポストマークＰＭを付与し、レクエストアドレス
優先順位決定器６４に送出する。また、バッファ無効化
処理器６６は、未処理の有効でかつポストマークＰＭが
オフであるアクセス要求があれば、状態信号Ｓ２をオン
に保持する。そして、ポストマークＰＭがオフのアクセ
ス処理が終了した時点で、バッファ無効化処利器６６
は、状態信号Ｓ２をオフにする。また、バッファ無効化
処理器６６は、未処理の有効でポストマークＰＭがオン
であるアクセス要求かあれば、状態信号Ｓ１をオンに保
持する。これらの処理は、例えば図５のステップＳ６７
で行われる。
アクセス発生器５４は、ステップＳ２２でアクセス要求
ごとにポストマークＰＭを付与し、レクエストアドレス
優先順位決定器６４に送出する。また、バッファ無効化
処理器６６は、未処理の有効でかつポストマークＰＭが
オフであるアクセス要求があれば、状態信号Ｓ２をオン
に保持する。そして、ポストマークＰＭがオフのアクセ
ス処理が終了した時点で、バッファ無効化処利器６６
は、状態信号Ｓ２をオフにする。また、バッファ無効化
処理器６６は、未処理の有効でポストマークＰＭがオン
であるアクセス要求かあれば、状態信号Ｓ１をオンに保
持する。これらの処理は、例えば図５のステップＳ６７
で行われる。
【００４５】ベクトル命令実行制御部１１０は、状態信
号Ｓ２がオフであるかどうかを判断する（ステップＳ８
８）。状態信号Ｓ２がオフになったことが確認される
と、ベクトル命令実行制御部１１０はＰＯＳＴ命令に先
行する全てのベクトルストア命令の実行が終了したと判
断し、ポストペンディング信号ＰＰをオフにする（ステ
ップＳ８９）。
号Ｓ２がオフであるかどうかを判断する（ステップＳ８
８）。状態信号Ｓ２がオフになったことが確認される
と、ベクトル命令実行制御部１１０はＰＯＳＴ命令に先
行する全てのベクトルストア命令の実行が終了したと判
断し、ポストペンディング信号ＰＰをオフにする（ステ
ップＳ８９）。
【００４６】ＷＡＩＴ命令でＰＯＳＴ命令に続くアクセ
ス命令の実行を抑止していたスカラユニット４００の制
御部２２Ａは、ポストペンディング信号ＰＰかオフにな
るとＷＡＩＴ命令の実行を終了し、後続のアクセス命令
を実行する。
ス命令の実行を抑止していたスカラユニット４００の制
御部２２Ａは、ポストペンディング信号ＰＰかオフにな
るとＷＡＩＴ命令の実行を終了し、後続のアクセス命令
を実行する。
【００４７】以上のように、ＰＯＳＴ命令に続くベクト
ルストア命令の完了のみを区別して認識するため、ＰＯ
ＳＴ命令の続くベクトルストア命令にようＷＡＩＴ命令
のオーバーヘッドをなくすことができ、スカラユニット
４００における処理高利ＴＹが向上するとともに、ベク
トルユニット１００Ａとの並列処理性能も改善される。
ルストア命令の完了のみを区別して認識するため、ＰＯ
ＳＴ命令の続くベクトルストア命令にようＷＡＩＴ命令
のオーバーヘッドをなくすことができ、スカラユニット
４００における処理高利ＴＹが向上するとともに、ベク
トルユニット１００Ａとの並列処理性能も改善される。
【００４８】図８は、従来制御による動作タイミング
（Ａ）と、本実施例の動作タイミング（Ｂ）とを示す図
である。従来制御によれば、ＰＯＳＴ命令とＷＡＩＴ命
令に挟まれたベクトルストア命令ＶＳＴＯＲＥの実行が
完了してから、ＷＡＩＴ命令に続くスカラユニットから
のスカラロード命令の実行を開始していた。これに対
し、本実施例ではＰＯＳＴ命令に先行するベクトルスト
ア命令ＶＳＴＯＲＥが終了した時点で、ＷＡＩＴ命令に
続くスカラストア命令ＳＴＯＲＥの実行が開始される。
（Ａ）と、本実施例の動作タイミング（Ｂ）とを示す図
である。従来制御によれば、ＰＯＳＴ命令とＷＡＩＴ命
令に挟まれたベクトルストア命令ＶＳＴＯＲＥの実行が
完了してから、ＷＡＩＴ命令に続くスカラユニットから
のスカラロード命令の実行を開始していた。これに対
し、本実施例ではＰＯＳＴ命令に先行するベクトルスト
ア命令ＶＳＴＯＲＥが終了した時点で、ＷＡＩＴ命令に
続くスカラストア命令ＳＴＯＲＥの実行が開始される。
【００４９】図９は、上記本実施例のＰＯＳＴ命令制御
のシーケンスを示す図である。図中、ＶＳＴはスカラユ
ニット４００の制御部２２Ａからのベクトル命令であ
る。ＰＯＳＴ信号を受信すると、ポストペンディング信
号ＰＰがオンとされ、状態信号Ｓ２が受信されるまで、
オンに保持される。
のシーケンスを示す図である。図中、ＶＳＴはスカラユ
ニット４００の制御部２２Ａからのベクトル命令であ
る。ＰＯＳＴ信号を受信すると、ポストペンディング信
号ＰＰがオンとされ、状態信号Ｓ２が受信されるまで、
オンに保持される。
【００５０】
【発明の効果】以上、説明したように、本発明によれ
ば、ＰＯＳＴ命令に続くベクトルストア命令の完了のみ
を区別して認識するため、ＰＯＳＴ命令の続くベクトル
ストア命令にようＷＡＩＴ命令のオーバーヘッドをなく
すことができ、スカラユニットにおける処理効率が向上
するとともに、ベクトルユニットとの並列処理性能も改
善される。
ば、ＰＯＳＴ命令に続くベクトルストア命令の完了のみ
を区別して認識するため、ＰＯＳＴ命令の続くベクトル
ストア命令にようＷＡＩＴ命令のオーバーヘッドをなく
すことができ、スカラユニットにおける処理効率が向上
するとともに、ベクトルユニットとの並列処理性能も改
善される。
【図１】本発明の原理を示す図である。
【図２】本発明の一実施例のブロック図である。
【図３】図２に示すリクエストアドレス発生器の動作を
示すフローチャートである。
示すフローチャートである。
【図４】図２に示すレジスタ読み出し制御器の動作を示
すフローチャートである。
すフローチャートである。
【図５】図２に示すバッファ無効化処理器の動作を示す
フローチャートである。
フローチャートである。
【図６】図２に示すバッファ書き込み制御器の動作を示
すフローチャートである。
すフローチャートである。
【図７】図２に示すベクトル命令実行制御部のポスト命
令制御の動作を示すフローチャートである。
令制御の動作を示すフローチャートである。
【図８】本実施例の動作および対応する従来技術による
動作を示すタイミング図である。
動作を示すタイミング図である。
【図９】本実施例の動作を示すタイミング図である。
【図１０】ベクトル処理装置の概略構成を示すブロック
図である。
図である。
【図１１】図１０に示すベクトル処理装置の詳細な構成
を示すブロック図である。
を示すブロック図である。
【図１２】ＰＯＳＴ命令とＷＡＩＴ命令を用いた命令シ
ーケンスの一例を示す図である。
ーケンスの一例を示す図である。
１２ ベクトルレジスタ １４ マスクレジスタ １６、１６Ａ コントローラ １８ ロードパイプライン ２０ ストアパイプライン ２２ スカラ演算器 ２２Ａ 制御部 ２４ スカラレジスタ ２６ バッファ ３０ データバッファ ３２、３２Ａ コントローラ ３６ パイプラインストップ予測器 ５４ リクエストアドレス発生器 ５６ レジスタ書き込み制御器 ５８ レジスタ読み出し制御器 ６０ バッファ書き込み制御器 ６２ バッファ読み出し制御器 ６４ リクエスト優先順位決定器 ６６ バッファ無効化処理器 ６８ 主記憶装置制御器 １００、１００Ａ ベクトルユニット １１０Ａ ベクトル命令実行制御部 ２００、２００Ａ 記憶制御装置 ３００ 主記憶装置 ４００ スカラユニット Ｍ１ リクエストアドレス発生部 Ｍ２ バッファ無効化処理部 Ｍ３ バッファ Ｍ４ 制御部
Claims (2)
- 【請求項１】 複数の演算パイプラインをこれに接続す
るベクトルレジスタ（１２）を有するベクトルユニット
（１００Ａ）と、 バッファ（Ｍ３）を有するスカラユニット（４００）
と、 記憶装置（３００）と、 記憶装置とベクトルユニットおよびスカラユニットとの
間に設けられ、ＰＯＳＴ命令とＷＡＩＴ命令を用いたア
クセス要求間のシリアライズを含む情報転送を行う記憶
制御装置（３００Ａ）と、 ＰＯＳＴ命令実行中に発信されたベクトルストア命令の
アクセス要求毎にポストマークをオンに設定するととも
に、ＰＯＳＴ命令に先行するベクトルストア命令かある
場合に、スカラユニットの命令実行を停止させる第１の
手段（Ｍ１）と、 ポストマークがオフであるＰＯＳＴ命令に先行するアク
セス要求の実行の終了を検出して、スカラユニットの命
令実行を開始させる第２の手段（Ｍ１、Ｍ２）と、 を有することを特徴とするベクトル処理装置。 - 【請求項２】前記ＰＯＳＴ命令に先行するアクセス要求
はベクトルストア命令であることを特徴とする請求項１
に記載のベクトル処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320592A JPH06168263A (ja) | 1992-11-30 | 1992-11-30 | ベクトル処理装置 |
| EP93307222A EP0600583B1 (en) | 1992-11-30 | 1993-09-14 | Vector processing device |
| DE69325238T DE69325238T2 (de) | 1992-11-30 | 1993-09-14 | Vektorprozessor |
| US08/121,552 US5574924A (en) | 1992-11-30 | 1993-09-16 | Vector processing device that utilizes post marks to ensure serialization of access requests of vector store instructions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320592A JPH06168263A (ja) | 1992-11-30 | 1992-11-30 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06168263A true JPH06168263A (ja) | 1994-06-14 |
Family
ID=18123141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320592A Withdrawn JPH06168263A (ja) | 1992-11-30 | 1992-11-30 | ベクトル処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5574924A (ja) |
| EP (1) | EP0600583B1 (ja) |
| JP (1) | JPH06168263A (ja) |
| DE (1) | DE69325238T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591361B1 (en) | 1999-12-28 | 2003-07-08 | International Business Machines Corporation | Method and apparatus for converting data into different ordinal types |
| US6857061B1 (en) | 2000-04-07 | 2005-02-15 | Nintendo Co., Ltd. | Method and apparatus for obtaining a scalar value directly from a vector register |
| US6701424B1 (en) | 2000-04-07 | 2004-03-02 | Nintendo Co., Ltd. | Method and apparatus for efficient loading and storing of vectors |
| JP2003177960A (ja) * | 2001-12-12 | 2003-06-27 | Matsushita Electric Ind Co Ltd | 演算装置及び記憶装置 |
| JP3855270B2 (ja) * | 2003-05-29 | 2006-12-06 | ソニー株式会社 | アンテナ実装方法 |
| CN115129480B (zh) * | 2022-08-26 | 2022-11-08 | 上海登临科技有限公司 | 标量处理单元的访问控制方法及标量处理单元 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043535B2 (ja) * | 1979-12-29 | 1985-09-28 | 富士通株式会社 | 情報処理装置 |
| JPS59121441A (ja) * | 1982-12-03 | 1984-07-13 | Fujitsu Ltd | 逐次化命令実行制御装置 |
| JPS60118977A (ja) * | 1983-11-30 | 1985-06-26 | Fujitsu Ltd | パイプライン制御方式 |
| JPS60222969A (ja) * | 1984-04-20 | 1985-11-07 | Fujitsu Ltd | パイプライン制御回路 |
| JPS61100845A (ja) * | 1984-10-12 | 1986-05-19 | Fujitsu Ltd | メモリアクセス同期制御方式 |
| JPS6224366A (ja) * | 1985-07-03 | 1987-02-02 | Hitachi Ltd | ベクトル処理装置 |
| JPH06103494B2 (ja) * | 1986-11-18 | 1994-12-14 | 株式会社日立製作所 | ベクトル処理装置の制御方式 |
| JPS6432379A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Computer |
| JPS6467680A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Vector processor |
| JP2504536B2 (ja) * | 1988-10-05 | 1996-06-05 | 富士通株式会社 | 命令実行のシリアライズ制御方式 |
| JPH02103656A (ja) * | 1988-10-12 | 1990-04-16 | Fujitsu Ltd | 主記憶参照の遂次化制御方式 |
| JPH0810451B2 (ja) * | 1989-03-28 | 1996-01-31 | 日本電気株式会社 | 情報処理装置 |
| JP2677414B2 (ja) * | 1989-05-15 | 1997-11-17 | 富士通株式会社 | 命令実行のシリアライズ制御方式 |
| US5075846A (en) * | 1989-09-29 | 1991-12-24 | Motorola, Inc. | Memory access serialization as an MMU page attribute |
| US5381536A (en) * | 1989-12-29 | 1995-01-10 | Cray Research, Inc. | Method and apparatus for separate mark and wait instructions for processors having multiple memory ports |
| US5257354A (en) * | 1991-01-16 | 1993-10-26 | International Business Machines Corporation | System for monitoring and undoing execution of instructions beyond a serialization point upon occurrence of in-correct results |
-
1992
- 1992-11-30 JP JP4320592A patent/JPH06168263A/ja not_active Withdrawn
-
1993
- 1993-09-14 DE DE69325238T patent/DE69325238T2/de not_active Expired - Fee Related
- 1993-09-14 EP EP93307222A patent/EP0600583B1/en not_active Expired - Lifetime
- 1993-09-16 US US08/121,552 patent/US5574924A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0600583A1 (en) | 1994-06-08 |
| DE69325238T2 (de) | 1999-09-30 |
| US5574924A (en) | 1996-11-12 |
| DE69325238D1 (de) | 1999-07-15 |
| EP0600583B1 (en) | 1999-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |