JPH0748202B2 - ベクトル複合命令制御方式 - Google Patents
ベクトル複合命令制御方式Info
- Publication number
- JPH0748202B2 JPH0748202B2 JP63140299A JP14029988A JPH0748202B2 JP H0748202 B2 JPH0748202 B2 JP H0748202B2 JP 63140299 A JP63140299 A JP 63140299A JP 14029988 A JP14029988 A JP 14029988A JP H0748202 B2 JPH0748202 B2 JP H0748202B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- slot
- vector
- timing
- pipeline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 ［概要］ ベクトル処理装置において複合命令の実行時に使用する
タイミングの割当てを制御するベクトル複合命令制御方
式に関し、 各演算パイプラインにベクトルレジスタのアクセス開始
タイミングが固定的に割りつけられているインターリー
ブ方式をとるベクトルデータ処理装置で複合命令を実現
するベクトル複合命令制御方式を提供することを目的と
し、 １乃至複数個のバンクを同時にアクセス可能とするベク
トルレジスタと，ベクトルレジスタとの間で演算を実行
する１乃至複数本の演算パイプラインと，ベクトルレジ
スタと主記憶装置との間でデータ転送を行うアクセスパ
イプラインとを備え，各演算パイプラインとアクセスパ
イプラインのベクトルレジスタのアクセス開始タイミン
グを固定的に割当てたインタリーブ方式によるベクトル
データ処理装置のベクトル複合命令制御方式において，
演算パイプラインに固定的に割当てられたタイミングよ
りも多くのタイミングを必要とする複合命令を実行する
際に，演算パイプラインに固定的に割当てられたタイミ
ングに連続する他のパイプラインに割当てられたタイミ
ングの使用可能状態を検出し，使用可能であれば当該他
のパイプラインに割当てられたタイミングとこの演算パ
イプラインに固定的に割当てられたタイミングを使用し
て複合命令を実行し，その複合命令の実行中は前記固定
的に割当てられたタイミングを使用する他のパイプライ
ンの使用を禁止するよう構成する。
タイミングの割当てを制御するベクトル複合命令制御方
式に関し、 各演算パイプラインにベクトルレジスタのアクセス開始
タイミングが固定的に割りつけられているインターリー
ブ方式をとるベクトルデータ処理装置で複合命令を実現
するベクトル複合命令制御方式を提供することを目的と
し、 １乃至複数個のバンクを同時にアクセス可能とするベク
トルレジスタと，ベクトルレジスタとの間で演算を実行
する１乃至複数本の演算パイプラインと，ベクトルレジ
スタと主記憶装置との間でデータ転送を行うアクセスパ
イプラインとを備え，各演算パイプラインとアクセスパ
イプラインのベクトルレジスタのアクセス開始タイミン
グを固定的に割当てたインタリーブ方式によるベクトル
データ処理装置のベクトル複合命令制御方式において，
演算パイプラインに固定的に割当てられたタイミングよ
りも多くのタイミングを必要とする複合命令を実行する
際に，演算パイプラインに固定的に割当てられたタイミ
ングに連続する他のパイプラインに割当てられたタイミ
ングの使用可能状態を検出し，使用可能であれば当該他
のパイプラインに割当てられたタイミングとこの演算パ
イプラインに固定的に割当てられたタイミングを使用し
て複合命令を実行し，その複合命令の実行中は前記固定
的に割当てられたタイミングを使用する他のパイプライ
ンの使用を禁止するよう構成する。
［産業上の利用分野］ 本発明は、ベクトル処理装置において複合命令の実行時
に使用するタイミングの割当てを制御するベクトル複合
命令制御方式に関する。
に使用するタイミングの割当てを制御するベクトル複合
命令制御方式に関する。
科学技術計算機の一つに、スカラ命令を処理するスカラ
ユニット（Scalar Unit:SU）と、ベクトル命令を高速に
処理するベクトルユニット（Vector Unit:VU）を備えた
ベクトル処理システムがある。
ユニット（Scalar Unit:SU）と、ベクトル命令を高速に
処理するベクトルユニット（Vector Unit:VU）を備えた
ベクトル処理システムがある。
このようなベクトル処理システムにおいて各演算パイプ
ラインとアクセスパイプラインのベクトルレジスタの開
始タイミングを固定的に割り当てるインターリーブ方式
をとる場合、演算パイプラインは、演算命令が発信され
てからベクトルレジスタのリード（READ）・ライト（WR
ITE）のタイミングまでが固定であるため、その命令の
発信時に複数の中の１つのパイプラインと使用するアク
セス開始タイミング（バンクスロット）とが決定されて
いた。他方、アクセス命令（ロード命令・ストア命令）
は、命令を発信してからベクトルレジスタのライト・リ
ードを行うまでのタイミングを固定することが困難であ
った。
ラインとアクセスパイプラインのベクトルレジスタの開
始タイミングを固定的に割り当てるインターリーブ方式
をとる場合、演算パイプラインは、演算命令が発信され
てからベクトルレジスタのリード（READ）・ライト（WR
ITE）のタイミングまでが固定であるため、その命令の
発信時に複数の中の１つのパイプラインと使用するアク
セス開始タイミング（バンクスロット）とが決定されて
いた。他方、アクセス命令（ロード命令・ストア命令）
は、命令を発信してからベクトルレジスタのライト・リ
ードを行うまでのタイミングを固定することが困難であ
った。
そのような、ベクトル処理装置によりベクトルレジスタ
を４個使用する複合命令を実行する場合に、従来の演算
パイプラインに割当てられたタイミングではベクトルレ
ジスタへのアクセスタイミングが不足する。そのため、
アクセス系に割当てられたタイミングを複合演算用に使
用することになるが、上記したようにアクセス系のタイ
ミングが固定してないので複数の内の何れが使用できる
か複合命令の発信時に決まっていないため予め設定でき
なかったので、その改善が望まれている。
を４個使用する複合命令を実行する場合に、従来の演算
パイプラインに割当てられたタイミングではベクトルレ
ジスタへのアクセスタイミングが不足する。そのため、
アクセス系に割当てられたタイミングを複合演算用に使
用することになるが、上記したようにアクセス系のタイ
ミングが固定してないので複数の内の何れが使用できる
か複合命令の発信時に決まっていないため予め設定でき
なかったので、その改善が望まれている。
［従来の技術］ 従来のスカラユニット（以下SUという）とベクトルユニ
ット（以下VUという）を備えたベクトルデータ処理装置
のシステム構成図を第８図に示す。図において、61は主
記憶装置（MSUで表す）、62は記憶制御装置（MCUで表
す）、63はスカラユニット（SUで表す）、64はベクトル
ユニット（VUで表す）、65はベクトル実行ユニット（VE
Uで表す）、66はベクトル制御ユニット（VCUで表す）、
650,651はロード・ストアパイプライン、652はベクトル
レジスタ（VRで表す）、653は加算（ADD）パイプライ
ン、654は乗算（MULTI）パイプライン、655は除算（DIV
IDE）パイプライン、660は制御信号を表す。
ット（以下VUという）を備えたベクトルデータ処理装置
のシステム構成図を第８図に示す。図において、61は主
記憶装置（MSUで表す）、62は記憶制御装置（MCUで表
す）、63はスカラユニット（SUで表す）、64はベクトル
ユニット（VUで表す）、65はベクトル実行ユニット（VE
Uで表す）、66はベクトル制御ユニット（VCUで表す）、
650,651はロード・ストアパイプライン、652はベクトル
レジスタ（VRで表す）、653は加算（ADD）パイプライ
ン、654は乗算（MULTI）パイプライン、655は除算（DIV
IDE）パイプライン、660は制御信号を表す。
VCU66はベクトル命令を制御するユニットで、スカラユ
ニットSUから送られてくるベクトル命令を受けとると、
命令の解読等の処理を行って信号線660を通ってVEU65に
送ると共に、各命令の実行を行うパイプラインの制御を
行う。VEU65はベクトル命令を実行するユニットであ
り、ベクトルデータが格納されるベクトルレジスタVR65
2を備え、メモリとVR652の間でデータ転送を行うロード
・ストアパイプライン650（これをＡパイプと称する）,
651（これをＢパイプと称する）を備える。また、VR652
からベクトルデータを読み出して演算を行い、結果をVR
652に書き込む命令を実行する加算パイプライン653、乗
算パイプライン654、除算パイプライン655を備える。
ニットSUから送られてくるベクトル命令を受けとると、
命令の解読等の処理を行って信号線660を通ってVEU65に
送ると共に、各命令の実行を行うパイプラインの制御を
行う。VEU65はベクトル命令を実行するユニットであ
り、ベクトルデータが格納されるベクトルレジスタVR65
2を備え、メモリとVR652の間でデータ転送を行うロード
・ストアパイプライン650（これをＡパイプと称する）,
651（これをＢパイプと称する）を備える。また、VR652
からベクトルデータを読み出して演算を行い、結果をVR
652に書き込む命令を実行する加算パイプライン653、乗
算パイプライン654、除算パイプライン655を備える。
第９図にベクトルレジスタVRとパイプラインの関係を示
す。図にはベクトルレジスタVRと共にマスクレジスタMR
も示されているが、VRと同様に各パイプラインによりア
クセスされ、データのマスキングを行うためのマスクデ
ータが格納されている。このマスクレジスタへのアクセ
スは従来と同様であり、説明を省略する。
す。図にはベクトルレジスタVRと共にマスクレジスタMR
も示されているが、VRと同様に各パイプラインによりア
クセスされ、データのマスキングを行うためのマスクデ
ータが格納されている。このマスクレジスタへのアクセ
スは従来と同様であり、説明を省略する。
ベクトルレジスタVRは、アドレスに対応した多数のレジ
スタVR0,1,2・・からなり、各レジスタは８つエレメン
ト（Elで表示）に分かれたデータが格納されている。こ
のベクトルレジスタの各エレメントは８個のバンクB0〜
B7の各バンク単位でアクセスすることができ、各バンク
はバンクスロットと呼ばれるタイミングにより規定され
た時にアクセスすることができる。
スタVR0,1,2・・からなり、各レジスタは８つエレメン
ト（Elで表示）に分かれたデータが格納されている。こ
のベクトルレジスタの各エレメントは８個のバンクB0〜
B7の各バンク単位でアクセスすることができ、各バンク
はバンクスロットと呼ばれるタイミングにより規定され
た時にアクセスすることができる。
バンクスロットとパイプ（パイプラインと同義）の対応
例を第10図に示す。この例の場合、バンクスロットは、
８個のタイムスロットで繰り返すシフトレジスタであ
り、第10図のように各スロットをK,E3,E2,E1,L,F3,F2,F
1の名称を付した。
例を第10図に示す。この例の場合、バンクスロットは、
８個のタイムスロットで繰り返すシフトレジスタであ
り、第10図のように各スロットをK,E3,E2,E1,L,F3,F2,F
1の名称を付した。
このバンクスロットは、図に示すようにK,Lはアクセス
系（ロード・ストア）のパイプライン（ＡまたはＢ）が
ベクトルレジスタVRのバンクにアクセス（メモリとVR
間）するタイミングを表し、E3〜E1とF3〜F1はそれぞれ
パイプラインMA0とMA1（MA0とMA1はADD,MULTI,DEVIDEの
各演算パイプラインの中の１つ）の演算のためにベクト
ルレジスタVRにアクセスするスロットとして指定されて
いる。
系（ロード・ストア）のパイプライン（ＡまたはＢ）が
ベクトルレジスタVRのバンクにアクセス（メモリとVR
間）するタイミングを表し、E3〜E1とF3〜F1はそれぞれ
パイプラインMA0とMA1（MA0とMA1はADD,MULTI,DEVIDEの
各演算パイプラインの中の１つ）の演算のためにベクト
ルレジスタVRにアクセスするスロットとして指定されて
いる。
一方、第10図のバンクスロットのＫ〜F1の状態はバンク
０にアクセスするためのタイミングを表示する。これ
を、第11図のバンクスロットとタイミング動作の関係を
示す図により説明する。
０にアクセスするためのタイミングを表示する。これ
を、第11図のバンクスロットとタイミング動作の関係を
示す図により説明する。
タイミング１のＫのタイミング（Ｋがシフトレジスタの
先頭位置にある状態）の時、パイプライン（Ａまたは
Ｂ）は０バンク（ベクトルレジスタの何れかアドレス指
定された一つの）にアクセスして０バンクのエレメント
をリードまたはライトすることができる。この時E3のバ
ンクスロットはB1に対し指定されたレジスタのバンク１
のエレメントにアクセスでき、E2のバンクスロットはB2
にアクセス可能であり、次のE1と共にパイプラインMA0
による演算をそれらのバンクのデータに対し施し、この
時同時に他のパイプラインが動作していれば、第10図に
示す実行動作を行っている。次のタイミング２ではF1
（パイプラインMA1の演算動作）がバンク０にアクセス
可能であり、タイミング３ではF2（F1と同じパイプライ
ン）がバンク０にアクセスする。このようにベクトルレ
ジスタはインターリーブ形式で並列処理が可能となって
いる。
先頭位置にある状態）の時、パイプライン（Ａまたは
Ｂ）は０バンク（ベクトルレジスタの何れかアドレス指
定された一つの）にアクセスして０バンクのエレメント
をリードまたはライトすることができる。この時E3のバ
ンクスロットはB1に対し指定されたレジスタのバンク１
のエレメントにアクセスでき、E2のバンクスロットはB2
にアクセス可能であり、次のE1と共にパイプラインMA0
による演算をそれらのバンクのデータに対し施し、この
時同時に他のパイプラインが動作していれば、第10図に
示す実行動作を行っている。次のタイミング２ではF1
（パイプラインMA1の演算動作）がバンク０にアクセス
可能であり、タイミング３ではF2（F1と同じパイプライ
ン）がバンク０にアクセスする。このようにベクトルレ
ジスタはインターリーブ形式で並列処理が可能となって
いる。
次に第12図に示す従来の演算動作と問題点説明図につい
て説明する。イ．に示すバンクスロットに対し、演算を
行うためのバンクスロットとしてMA0とMA1が割当てられ
ていることは上記した通りであり、その場合にベクトル
レジスタに対する演算パイプラインのアクセス動作を
ハ．に示し、演算パイプによる演算動作をニ．に示す。
て説明する。イ．に示すバンクスロットに対し、演算を
行うためのバンクスロットとしてMA0とMA1が割当てられ
ていることは上記した通りであり、その場合にベクトル
レジスタに対する演算パイプラインのアクセス動作を
ハ．に示し、演算パイプによる演算動作をニ．に示す。
ニ．の加算動作の例にも示されているが、通常の演算動
作では、ハに示すように２つのオペランド（R3,R2）が
ベクトルレジスタからリードされ、結果（R1）をベクト
ルレジスタにライトする走査を各バンクのエレメントに
ついて行う。（R1〜R3はそれぞれベクトルレジスタ内の
異なるアドレス位置のレジスタを表す） ［発明が解決しようとする課題］ 上記のようにベクトル演算が行われるが、最近演算パイ
プラインとして、乗算及び加算（MULTI＆ADD）という複
合演算を行う回路が開発された。その複合演算は第12図
のホ、に示す内容であり、その演算を実行するために
は、Ｂ〜Ｃの３つのオペランドをベクトルレジスタから
リードし、１つの結果データをベクトルレジスタにライ
トする必要がある。ところが、上記第10図乃至第12図に
示すように演算用のバンクスロットとしてMA0（E3〜E
1）とMA1（F3,F2,F1）ではそれぞれ３つのバンクスロッ
トが割当てられており、このままでは、複合演算を実行
することができないという問題があった。そこでもう１
つのバンクスロットを確保するためにアクセス系のバン
クスロットを使用することが考えられるが、アクセス系
のパイプA,Bは命令発信時にバンクスロットのＫおよび
Ｌの何れを使用するかが、メモリへのアクセス等の関係
で決められない（ベクトルレジスタへのアクセスの直前
に決まる）。そのため、複合命令によってアクセス系パ
イプに割当てられたバンクスロットを利用しようとして
も、複合命令発信時に何れが利用可能か決まらないため
使用することができないという問題があった。
作では、ハに示すように２つのオペランド（R3,R2）が
ベクトルレジスタからリードされ、結果（R1）をベクト
ルレジスタにライトする走査を各バンクのエレメントに
ついて行う。（R1〜R3はそれぞれベクトルレジスタ内の
異なるアドレス位置のレジスタを表す） ［発明が解決しようとする課題］ 上記のようにベクトル演算が行われるが、最近演算パイ
プラインとして、乗算及び加算（MULTI＆ADD）という複
合演算を行う回路が開発された。その複合演算は第12図
のホ、に示す内容であり、その演算を実行するために
は、Ｂ〜Ｃの３つのオペランドをベクトルレジスタから
リードし、１つの結果データをベクトルレジスタにライ
トする必要がある。ところが、上記第10図乃至第12図に
示すように演算用のバンクスロットとしてMA0（E3〜E
1）とMA1（F3,F2,F1）ではそれぞれ３つのバンクスロッ
トが割当てられており、このままでは、複合演算を実行
することができないという問題があった。そこでもう１
つのバンクスロットを確保するためにアクセス系のバン
クスロットを使用することが考えられるが、アクセス系
のパイプA,Bは命令発信時にバンクスロットのＫおよび
Ｌの何れを使用するかが、メモリへのアクセス等の関係
で決められない（ベクトルレジスタへのアクセスの直前
に決まる）。そのため、複合命令によってアクセス系パ
イプに割当てられたバンクスロットを利用しようとして
も、複合命令発信時に何れが利用可能か決まらないため
使用することができないという問題があった。
本発明は各演算パイプラインにベクトルレジスタのアク
セス開始タイミングが固定的に割りつけられているイン
ターリーブ方式をとるベクトルデータ処理装置で複合命
令を実現するベクトル複合命令制御方式を提供すること
を目的とする。
セス開始タイミングが固定的に割りつけられているイン
ターリーブ方式をとるベクトルデータ処理装置で複合命
令を実現するベクトル複合命令制御方式を提供すること
を目的とする。
［課題を解決するための手段］ 本発明の原理説明図を第１図（ａ）に示す。第１図
（ａ）のA.に複合命令として乗算及び加算（MULTi＆AD
D）の例が示されており、この演算を実行する場合各ベ
クトルレジスタ内のレジスタR1、R2M、R3、R2Aを使用す
るものとして原理を説明する。
（ａ）のA.に複合命令として乗算及び加算（MULTi＆AD
D）の例が示されており、この演算を実行する場合各ベ
クトルレジスタ内のレジスタR1、R2M、R3、R2Aを使用す
るものとして原理を説明する。
第１図（ａ）B.に示すように通常の加算（減算）、乗
算、除算等の演算実行時においては、各バンクスロット
に対し演算系パイプはベクトルレジスタに図のようにア
クセスするが、本発明ではアクセス系（ロード・スト
ア）の命令を実行する場合、アクセス系パイプA,Bに対
しその時の条件によりバンクスロットのＫまたはＬの何
れを使用するか決定して、その結果を所定期間は変更し
ないで保持する。
算、除算等の演算実行時においては、各バンクスロット
に対し演算系パイプはベクトルレジスタに図のようにア
クセスするが、本発明ではアクセス系（ロード・スト
ア）の命令を実行する場合、アクセス系パイプA,Bに対
しその時の条件によりバンクスロットのＫまたはＬの何
れを使用するか決定して、その結果を所定期間は変更し
ないで保持する。
これにより、A.の複合命令を、乗算及び加算（MULTi＆A
DD:M＆Ａと略称する）パイプを用いて実行する場合、複
合命令が発信する時のタイミングに応じてC.に示すよう
にMA0（バンクスロットE3〜E1）の演算パイプを使用す
るか、D.に示すようにMA1（バンクスロットF3〜F1）の
演算パイプを使用するかが定まる。その際、MA0の場
合、バンクスロットＬが空き（使用中でない）状態であ
るかどうかを調べて、空きであればE3〜E1のバンクスロ
ットでレジスタR3,R2M,R1に対しアクセスし、通常アク
セス系パイプに使用するバンクスロットＬをレジスタR2
Aのアクセスに使用する。
DD:M＆Ａと略称する）パイプを用いて実行する場合、複
合命令が発信する時のタイミングに応じてC.に示すよう
にMA0（バンクスロットE3〜E1）の演算パイプを使用す
るか、D.に示すようにMA1（バンクスロットF3〜F1）の
演算パイプを使用するかが定まる。その際、MA0の場
合、バンクスロットＬが空き（使用中でない）状態であ
るかどうかを調べて、空きであればE3〜E1のバンクスロ
ットでレジスタR3,R2M,R1に対しアクセスし、通常アク
セス系パイプに使用するバンクスロットＬをレジスタR2
Aのアクセスに使用する。
また、MA1の場合、バンクスロットＫが空きかどうかを
調べて空きであればF3〜F1のバンクスロットでレジスタ
R3,R2M,R1に対しアクセスし、通常アクセス系パイプに
使用するバンクスロットＫをレジスタR2Aのアクセスに
使用するものである。
調べて空きであればF3〜F1のバンクスロットでレジスタ
R3,R2M,R1に対しアクセスし、通常アクセス系パイプに
使用するバンクスロットＫをレジスタR2Aのアクセスに
使用するものである。
第１図（ｂ）に本発明による命令管理機構の基本構成図
を示す。図の10は命令発信部、11は命令発信制御部、12
はバンクスロット管理部、13は命令実行管理部、14〜17
は各実行パイプラインすなわちアクセス用のパイプA,
B、演算系のパイプＥ（MA0）,F（MA1）の制御回路を表
す。
を示す。図の10は命令発信部、11は命令発信制御部、12
はバンクスロット管理部、13は命令実行管理部、14〜17
は各実行パイプラインすなわちアクセス用のパイプA,
B、演算系のパイプＥ（MA0）,F（MA1）の制御回路を表
す。
バンクスロット管理部12はアクセススロット部121、複
合演算スロット部123およびタイミング制御部122を備え
る。
合演算スロット部123およびタイミング制御部122を備え
る。
本発明はアクセス命令の発信時に使用するパイプとバン
クスロットを決定して保持することにより、複合命令の
発信時に演算用に割当てられたバンクスロットの他にア
クセス系バンクスロットの利用が可能かどうかが判別で
き、空きの時は使用し、使用中はアクセス系命令による
使用を禁止するものである。
クスロットを決定して保持することにより、複合命令の
発信時に演算用に割当てられたバンクスロットの他にア
クセス系バンクスロットの利用が可能かどうかが判別で
き、空きの時は使用し、使用中はアクセス系命令による
使用を禁止するものである。
［作用］ 第１図（ｂ）の命令発信部10に命令がセットされると、
命令発信制御部11はそのオペレーションコード（OPで表
示）を取り出してアクセス命令であることをアクセス命
令検出部111で検出すると、バンクスロット管理部12内
のアクセススロット部121を駆動する。この時、命令実
行管理部13からは各パイプラインの制御回路14〜17から
の情報を得ることによりアクセス系のパイプラインA,B
の使用状態がわかり、両方が空き状態である場合、タイ
ミング制御部122から入力されるタイミング情報等の各
種情報に基づいて、アクセススロット部121においてそ
のアクセス命令で使用する最適なバンクスロット（Ｋま
たはＬ）を決定する。両パイプラインが空きでない場合
は、既に以前の決定により使用されているバンクスロッ
トを検出（命令実行管理部13から）することにより他の
未使用のバンクスロット（ＬまたはＫ）を使用する。
命令発信制御部11はそのオペレーションコード（OPで表
示）を取り出してアクセス命令であることをアクセス命
令検出部111で検出すると、バンクスロット管理部12内
のアクセススロット部121を駆動する。この時、命令実
行管理部13からは各パイプラインの制御回路14〜17から
の情報を得ることによりアクセス系のパイプラインA,B
の使用状態がわかり、両方が空き状態である場合、タイ
ミング制御部122から入力されるタイミング情報等の各
種情報に基づいて、アクセススロット部121においてそ
のアクセス命令で使用する最適なバンクスロット（Ｋま
たはＬ）を決定する。両パイプラインが空きでない場合
は、既に以前の決定により使用されているバンクスロッ
トを検出（命令実行管理部13から）することにより他の
未使用のバンクスロット（ＬまたはＫ）を使用する。
そのアクセス系のバンクスロットの使用情報は複合演算
スロット部123に供給され、命令発信部10に複合演算命
令がセットされると、命令発信制御部11内の複合命令検
出部112により検出して複合演算スロット部123を起動す
る。これにより、パイプ選択部124が起動して選択動作
を開始する。これにより、演算パイプとしてMA0（E3〜E
1）かMA1（F3〜F1）が選択され、同時にアクセススロッ
ト部121からバンクスロットK,Lの使用状態情報（決定情
報）が入力されており、複合演算が発信できるかどうか
判別され、使用可能であれば対応する演算パイプによる
複合演算が発信し、その際、使用するアクセス用バンク
スロット（ＫまたはＬの一方）の情報をアクセススロッ
ト部121に供給してアクセス命令による使用を禁止す
る。また、マスクレジスタ（図示省略）へのアクセスも
同様に行われる。
スロット部123に供給され、命令発信部10に複合演算命
令がセットされると、命令発信制御部11内の複合命令検
出部112により検出して複合演算スロット部123を起動す
る。これにより、パイプ選択部124が起動して選択動作
を開始する。これにより、演算パイプとしてMA0（E3〜E
1）かMA1（F3〜F1）が選択され、同時にアクセススロッ
ト部121からバンクスロットK,Lの使用状態情報（決定情
報）が入力されており、複合演算が発信できるかどうか
判別され、使用可能であれば対応する演算パイプによる
複合演算が発信し、その際、使用するアクセス用バンク
スロット（ＫまたはＬの一方）の情報をアクセススロッ
ト部121に供給してアクセス命令による使用を禁止す
る。また、マスクレジスタ（図示省略）へのアクセスも
同様に行われる。
［実施例］ 本発明の実施例構成図を第２図に示す。
第２図において、20はスカラユニットから入力するベク
トル命令を受け取り処理を行うベクトル制御ユニット、
21はベクトル命令を受け取るフェッチステージ（Ｆステ
ージ）、22はベクトル命令プリデコードステージ（Ｐス
テージ）、23はベクトル命令発信キューステージ（Ｑス
テージ）、24は命令発信制御部、25はバンクスロット管
理部、26は命令実行ステージ管理部、271はＡパイプリ
ード（Read）ステージ（ARSで表示）、272はＡパイプス
タートアップ（Start up）ステージ（ASSで表示）、273
はＡパイプターミネートステージ（ATSで表示）、281〜
283はＥパイプの各ステージERS,ESS,ETS、291〜293はＢ
パイプ（アクセス系用）の各ステージBRS,BSS,BTS、301
〜303はＦパイプ（演算系用）の各ステージFRS,FSS,FTS
を表し、31は命令完了ステージ（VUS）を表す。
トル命令を受け取り処理を行うベクトル制御ユニット、
21はベクトル命令を受け取るフェッチステージ（Ｆステ
ージ）、22はベクトル命令プリデコードステージ（Ｐス
テージ）、23はベクトル命令発信キューステージ（Ｑス
テージ）、24は命令発信制御部、25はバンクスロット管
理部、26は命令実行ステージ管理部、271はＡパイプリ
ード（Read）ステージ（ARSで表示）、272はＡパイプス
タートアップ（Start up）ステージ（ASSで表示）、273
はＡパイプターミネートステージ（ATSで表示）、281〜
283はＥパイプの各ステージERS,ESS,ETS、291〜293はＢ
パイプ（アクセス系用）の各ステージBRS,BSS,BTS、301
〜303はＦパイプ（演算系用）の各ステージFRS,FSS,FTS
を表し、31は命令完了ステージ（VUS）を表す。
ベクトル命令はＦステージ21、Ｐステージ22を介してＱ
ステージ23にセットされると、命令発信制御部24の制御
により命令が対応する各実行パイプラインの制御回路に
送出される。その場合パイプライン制御回路の各ステー
ジがどのような働きをするかを第３図に示す。図の場合
はADD命令（加算）の場合を示し演算系のパイプライン
（ＥまたはＦ）により実行され、リードステージにより
ベクトルレジスタからデータが読み出され、セットアッ
プステージによる演算のための所定時間の経過があると
加算結果をベクトルレジスタに書き込むターミネートス
テージにおけるベクトルレジスタへの書き込み（WRiT
E）が行われ、データの各エレメントについて行われ
る。
ステージ23にセットされると、命令発信制御部24の制御
により命令が対応する各実行パイプラインの制御回路に
送出される。その場合パイプライン制御回路の各ステー
ジがどのような働きをするかを第３図に示す。図の場合
はADD命令（加算）の場合を示し演算系のパイプライン
（ＥまたはＦ）により実行され、リードステージにより
ベクトルレジスタからデータが読み出され、セットアッ
プステージによる演算のための所定時間の経過があると
加算結果をベクトルレジスタに書き込むターミネートス
テージにおけるベクトルレジスタへの書き込み（WRiT
E）が行われ、データの各エレメントについて行われ
る。
一方、命令発信制御部24は命令がＱステージにセットさ
れると、バンクスロット管理部25によるバンクスロット
の決定が行われる。この場合、命令のオペレーションコ
ードをデコーダ231により解読し、その結果が命令発信
制御部24に供給され、バンクスロット管理部25ではアク
セス系の命令の時アクセス系スロット部251が起動し、
演算系命令の時演算系スロット部253が起動する。アク
セス系スロット部251ではアクセス命令が発信する際に
アクセス命令スロット決定回路252によりその命令で使
用するバンクスロットが決定される。その決定した情報
は複合命令用アクセス系スロット管理回路254に供給さ
れている。
れると、バンクスロット管理部25によるバンクスロット
の決定が行われる。この場合、命令のオペレーションコ
ードをデコーダ231により解読し、その結果が命令発信
制御部24に供給され、バンクスロット管理部25ではアク
セス系の命令の時アクセス系スロット部251が起動し、
演算系命令の時演算系スロット部253が起動する。アク
セス系スロット部251ではアクセス命令が発信する際に
アクセス命令スロット決定回路252によりその命令で使
用するバンクスロットが決定される。その決定した情報
は複合命令用アクセス系スロット管理回路254に供給さ
れている。
演算系スロット部253はデコーダ231により複合演算命令
の検出が行われると起動し、命令実行ステージ管理部26
からは現在の演算系パイプの実行状況が入力され、タイ
ミング制御部255からタイミング情報を得て複合演算用
のパイプ（MA0、MA1）の一つを選択するとともに複合命
令用アクセス系スロット管理回路254により複合演算で
使用するアクセス系バンクスロットをチェック（空きか
どうか）して、空きの場合はそのバンクスロットを使用
して、命令発信指示部241に対しバンクスロットが確保
されたことを表す信号を送る。すると、命令発信指示部
241はベクトル命令発信キューステージ23に発信を指示
する。アクセス系バンクスロットが使用中の場合は、他
の演算パイプ（MA0またはMA1の残り）について同様の処
理を行う。なお、その他の演算系の命令は従来の技術に
よりバンクスロットが決定される。
の検出が行われると起動し、命令実行ステージ管理部26
からは現在の演算系パイプの実行状況が入力され、タイ
ミング制御部255からタイミング情報を得て複合演算用
のパイプ（MA0、MA1）の一つを選択するとともに複合命
令用アクセス系スロット管理回路254により複合演算で
使用するアクセス系バンクスロットをチェック（空きか
どうか）して、空きの場合はそのバンクスロットを使用
して、命令発信指示部241に対しバンクスロットが確保
されたことを表す信号を送る。すると、命令発信指示部
241はベクトル命令発信キューステージ23に発信を指示
する。アクセス系バンクスロットが使用中の場合は、他
の演算パイプ（MA0またはMA1の残り）について同様の処
理を行う。なお、その他の演算系の命令は従来の技術に
よりバンクスロットが決定される。
次にこの実施例の構成の要部の回路を第４図乃至第７図
を用いて説明する。
を用いて説明する。
まず、命令実行ステージ管理部26内のアクセス命令バン
クスロット使用状態回路261の回路構成を第４図に示
す。
クスロット使用状態回路261の回路構成を第４図に示
す。
第４図のオア回路40,41,44およびアンド回路42,43はバ
ンクスロットＫが使用中であることを検出する回路であ
る。オア回路40によりＡパイプの制御回路の３つのステ
ージ（ARS、ASS,ATS）の何れかに命令がセットされてい
る場合（VALiD）を検出し、その時Ａパイプにスロット
Ｋが既に指定されている（A-PiPE-is-SLOT-K）場合アン
ド回路42から“1"出力が発生する。オア回路41はＢパイ
プが使用されていることを検出し、その時Ａパイプがス
ロットＬ（逆にＢパイプはスロットＫ）を指定されてい
る場合をアンド回路43により検出し、オア回路44からは
スロットＫ使用中（SLOT-K-USED）の信号出力を発生す
る。同様の回路45〜49によりスロットＬが使用中（SLOT
-L-USED）の信号出力を得る。
ンクスロットＫが使用中であることを検出する回路であ
る。オア回路40によりＡパイプの制御回路の３つのステ
ージ（ARS、ASS,ATS）の何れかに命令がセットされてい
る場合（VALiD）を検出し、その時Ａパイプにスロット
Ｋが既に指定されている（A-PiPE-is-SLOT-K）場合アン
ド回路42から“1"出力が発生する。オア回路41はＢパイ
プが使用されていることを検出し、その時Ａパイプがス
ロットＬ（逆にＢパイプはスロットＫ）を指定されてい
る場合をアンド回路43により検出し、オア回路44からは
スロットＫ使用中（SLOT-K-USED）の信号出力を発生す
る。同様の回路45〜49によりスロットＬが使用中（SLOT
-L-USED）の信号出力を得る。
次に第２図の命令発信制御部24内に設けたアクセス命令
スロット決定回路の構成図を第５図に示す。
スロット決定回路の構成図を第５図に示す。
第５図において、50はスロット決定回路であり、命令の
種別情報（INSTRUCTiON TYPE）、現在のバンクスロット
情報（BANK SLOT）、モデル情報（MODEL.INF.）を入力
し、アクセス用の２つのバンクスロット（ＬまたはＫ）
のうち現在の時点で最適なバンクスロットをテーブル50
1（予め各種条件に対応する最適バンクスロット情報が
格納されている）を用いて選定する。その結果、スロッ
トＫがベター（SLOT-K-BETTER）であるか、スロットＬ
がベター（SLOT-L-BETTER）かの何れかが“1"出力を発
生する。その出力はパイプラインのＡパイプ用かＢパイ
プ用の何れのスタートステージ（第２図のARS271,BRS29
1）に当該アクセス命令が設定されたか、によりアンド
回路51,52,56,57のいずれかを通ってオア回路53,58の一
方を介しアンド回路54,59に入力する。アンド回路54,59
はＡパイプとＢパイプの両者が空き状態であることを表
す信号（A-PiPE-EMPTY ＆ B-PiPE-EMPTY）が発生する時
だけ能動状態となり、ラッチ55,60の一方をセットし、
他方をリセットする。ラッチ55のセット出力はＡパイプ
はスロットＫに指定されたことを表し、ラッチ60のセッ
ト出力はＡパイプがスロットＬに指定されたことを表
す。
種別情報（INSTRUCTiON TYPE）、現在のバンクスロット
情報（BANK SLOT）、モデル情報（MODEL.INF.）を入力
し、アクセス用の２つのバンクスロット（ＬまたはＫ）
のうち現在の時点で最適なバンクスロットをテーブル50
1（予め各種条件に対応する最適バンクスロット情報が
格納されている）を用いて選定する。その結果、スロッ
トＫがベター（SLOT-K-BETTER）であるか、スロットＬ
がベター（SLOT-L-BETTER）かの何れかが“1"出力を発
生する。その出力はパイプラインのＡパイプ用かＢパイ
プ用の何れのスタートステージ（第２図のARS271,BRS29
1）に当該アクセス命令が設定されたか、によりアンド
回路51,52,56,57のいずれかを通ってオア回路53,58の一
方を介しアンド回路54,59に入力する。アンド回路54,59
はＡパイプとＢパイプの両者が空き状態であることを表
す信号（A-PiPE-EMPTY ＆ B-PiPE-EMPTY）が発生する時
だけ能動状態となり、ラッチ55,60の一方をセットし、
他方をリセットする。ラッチ55のセット出力はＡパイプ
はスロットＫに指定されたことを表し、ラッチ60のセッ
ト出力はＡパイプがスロットＬに指定されたことを表
す。
次に実施例の命令発信指示部241に備えられている、複
合命令（MULTi＆ADD）の発信条件検出回路の構成図を第
６図に示す。
合命令（MULTi＆ADD）の発信条件検出回路の構成図を第
６図に示す。
図のアンド回路80,81は複合命令が命令発信部にセット
された時に、演算パイプMA0、MA1のいずれか一方が選択
された時（MA0の場合、ENABLE-START-MA0-M＆A-OP）、
バンクスロットＬが空き（SLOT-L-USEDの否定信号）で
あることを検出して、MA0のパイプで条件が成立すると
発信条件成立信号（SET-START-MA0-M＆A-OP）を発生す
る。この信号は第６図のオア回路82に入力し、ラッチ84
にセットされ、命令発信指示信号（START-MA0）とな
る。パイプMA1の場合も同様に、アンド回路81およびオ
ア回路83を介してラッチ85がセットされる。
された時に、演算パイプMA0、MA1のいずれか一方が選択
された時（MA0の場合、ENABLE-START-MA0-M＆A-OP）、
バンクスロットＬが空き（SLOT-L-USEDの否定信号）で
あることを検出して、MA0のパイプで条件が成立すると
発信条件成立信号（SET-START-MA0-M＆A-OP）を発生す
る。この信号は第６図のオア回路82に入力し、ラッチ84
にセットされ、命令発信指示信号（START-MA0）とな
る。パイプMA1の場合も同様に、アンド回路81およびオ
ア回路83を介してラッチ85がセットされる。
実施例の演算系スロット部253に設けられた複合命令用
アクセス系スロット管理回路254を第７図に示す。
アクセス系スロット管理回路254を第７図に示す。
この回路には２つのラッチ71,73があり、それぞれ、複
合命令によりスロットＬが使用中（Ｍ＆A-SLOT-L-USE
D）、スロットＫが使用中という信号出力を発生する。
ラッチ71,73のセットは第６図に示すアンド回路80,81か
らの発信条件成立信号が発生した時に行われ、リセット
は各複合演算の終了条件が成立（例えば、RESET-ERS-VA
LiD）した時に行われる。
合命令によりスロットＬが使用中（Ｍ＆A-SLOT-L-USE
D）、スロットＫが使用中という信号出力を発生する。
ラッチ71,73のセットは第６図に示すアンド回路80,81か
らの発信条件成立信号が発生した時に行われ、リセット
は各複合演算の終了条件が成立（例えば、RESET-ERS-VA
LiD）した時に行われる。
この第７図のラッチ71,73の出力は第４図に示すアクセ
ス命令バンクスロット使用状態回路に供給され（図示し
ない）、アクセス系命令のバンクスロットの割当てにお
いて、使用することを禁止する。なお、上記実施例の説
明ではベクトルレジスタVRに関連した説明をしたが、マ
スクレジスタMRに対しても同様に処理されることは自明
である。
ス命令バンクスロット使用状態回路に供給され（図示し
ない）、アクセス系命令のバンクスロットの割当てにお
いて、使用することを禁止する。なお、上記実施例の説
明ではベクトルレジスタVRに関連した説明をしたが、マ
スクレジスタMRに対しても同様に処理されることは自明
である。
［発明の効果］ 本発明によればベクトルデータ処理装置において、複合
命令（MULTi＆ADD）が実現できることにより、従来の２
倍のスループットを達成できる。また、これにより特に
複合演算にネックがあったアプリケーションの性能向上
を達成できる。
命令（MULTi＆ADD）が実現できることにより、従来の２
倍のスループットを達成できる。また、これにより特に
複合演算にネックがあったアプリケーションの性能向上
を達成できる。
第１図（ａ）は本発明の原理説明図、第１図（ｂ）は本
発明による命令管理機構の基本構成図、第２図は本発明
の実施例構成図、第３図はパイプライン制御回路の各ス
テージ説明図、第４図はアクセス命令バンクスロット
（K/L）使用状態回路の構成図、第５図はアクセス命令
スロット決定回路の構成図、第６図は複合命令（Ｍ＆
Ａ）の発信条件検出回路の構成図、第７図は複合命令に
よるアクセス用バンクスロット管理回路の構成図、第８
図は従来のベクトルデータ処理装置の構成図、第９図は
ベクトルレジスタとパイプラインの関係を示す図、第10
図はバンクスロットとパイプの対応例を示す図、第11図
はバンクスロットとタイミング動作の関係を示す図、第
12図は従来の演算動作と問題点説明図である。 第１図（ｂ）中、 10:命令発信部 11:命令発信制御部 12:バンクスロット管理部 13:命令実行管理部 14〜17:実行パイプラインの制御回路 121:アクセススロット部 122:タイミング制御部 123:複合演算スロット部
発明による命令管理機構の基本構成図、第２図は本発明
の実施例構成図、第３図はパイプライン制御回路の各ス
テージ説明図、第４図はアクセス命令バンクスロット
（K/L）使用状態回路の構成図、第５図はアクセス命令
スロット決定回路の構成図、第６図は複合命令（Ｍ＆
Ａ）の発信条件検出回路の構成図、第７図は複合命令に
よるアクセス用バンクスロット管理回路の構成図、第８
図は従来のベクトルデータ処理装置の構成図、第９図は
ベクトルレジスタとパイプラインの関係を示す図、第10
図はバンクスロットとパイプの対応例を示す図、第11図
はバンクスロットとタイミング動作の関係を示す図、第
12図は従来の演算動作と問題点説明図である。 第１図（ｂ）中、 10:命令発信部 11:命令発信制御部 12:バンクスロット管理部 13:命令実行管理部 14〜17:実行パイプラインの制御回路 121:アクセススロット部 122:タイミング制御部 123:複合演算スロット部
Claims (1)
- 【請求項１】１乃至複数個のバンクを同時にアクセス可
能とするベクトルレジスタと， 前記ベクトルレジスタとの間で演算を実行する１乃至複
数本の演算パイプラインと， 前記ベクトルレジスタと主記憶装置との間でデータ転送
を行うアクセスパイプラインとを備え， 各演算パイプラインとアクセスパイプラインのベクトル
レジスタのアクセス開始タイミングを固定的に割当てた
インタリーブ方式によるベクトルデータ処理装置のベク
トル複合命令制御方式において， 演算パイプラインに固定的に割当てられたタイミングよ
りも多くのタイミングを必要とする複合命令を実行する
際に，演算パイプラインに固定的に割当てられたタイミ
ングに連続する他のパイプラインに割当てられたタイミ
ングの使用可能状態を検出し，使用可能であれば当該他
のパイプラインに割当てられたタイミングとこの演算パ
イプラインに固定的に割当てられたタイミングを使用し
て前記複合命令を実行し，その複合命令の実行中は前記
固定的に割当てられたタイミングを使用する他のパイプ
ラインの使用を禁止することを特徴とするベクトル複合
命令制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140299A JPH0748202B2 (ja) | 1988-06-07 | 1988-06-07 | ベクトル複合命令制御方式 |
| EP97201841A EP0814411A3 (en) | 1988-06-07 | 1989-06-05 | Vector data processing apparatus |
| EP89305622A EP0346031B1 (en) | 1988-06-07 | 1989-06-05 | Vector data processing apparatus |
| DE68928507T DE68928507T2 (de) | 1988-06-07 | 1989-06-05 | Vektordatenverarbeitungsvorrichtung |
| US08/460,390 US5539902A (en) | 1988-06-07 | 1995-06-02 | Vector data processing apparatus wherein a time slot for access to a bank of vector registors is assigned based on memory access time information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140299A JPH0748202B2 (ja) | 1988-06-07 | 1988-06-07 | ベクトル複合命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01309176A JPH01309176A (ja) | 1989-12-13 |
| JPH0748202B2 true JPH0748202B2 (ja) | 1995-05-24 |
Family
ID=15265557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140299A Expired - Fee Related JPH0748202B2 (ja) | 1988-06-07 | 1988-06-07 | ベクトル複合命令制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748202B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4572941B2 (ja) * | 2008-02-26 | 2010-11-04 | エヌイーシーコンピュータテクノ株式会社 | ベクトル演算装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136871A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 演算処理装置 |
| JPS61269773A (ja) * | 1985-05-24 | 1986-11-29 | Fujitsu Ltd | ベクトル命令実行制御方式 |
-
1988
- 1988-06-07 JP JP63140299A patent/JPH0748202B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01309176A (ja) | 1989-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5742782A (en) | Processing apparatus for executing a plurality of VLIW threads in parallel | |
| JPS6161436B2 (ja) | ||
| JPH0766329B2 (ja) | 情報処理装置 | |
| JP3797570B2 (ja) | セマフォ命令用のセマフォ・バッファを用いた装置と方法 | |
| US6725365B1 (en) | Branching in a computer system | |
| JPH04336378A (ja) | 情報処理装置 | |
| JP3304444B2 (ja) | ベクトル処理装置 | |
| US5539902A (en) | Vector data processing apparatus wherein a time slot for access to a bank of vector registors is assigned based on memory access time information | |
| US4656581A (en) | Vector mask control system | |
| Kawano et al. | Fine-grain multi-thread processor architecture for massively parallel processing | |
| JPH0748202B2 (ja) | ベクトル複合命令制御方式 | |
| US5574924A (en) | Vector processing device that utilizes post marks to ensure serialization of access requests of vector store instructions | |
| JP3534987B2 (ja) | 情報処理装置 | |
| EP1050805B1 (en) | Transfer of guard values in a computer system | |
| JPS6161416B2 (ja) | ||
| JP3145545B2 (ja) | メモリアクセス装置 | |
| JPH077387B2 (ja) | ベクトルレジスタ制御方式 | |
| JP2920968B2 (ja) | 命令処理順序制御方式 | |
| JP2814683B2 (ja) | 命令処理装置 | |
| JPH04220722A (ja) | パイプライン処理装置 | |
| JPH0250259A (ja) | ベクタープロセッサによって非同期メモリ管理例外を取り扱う方法及び装置 | |
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JPH06139071A (ja) | 並列計算機 | |
| JP2513846B2 (ja) | ベクトル命令生成方式 | |
| JPH0279122A (ja) | 浮動小数点演算機構 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |