JPH077387B2 - ベクトルレジスタ制御方式 - Google Patents
ベクトルレジスタ制御方式Info
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- JPH077387B2 JPH077387B2 JP63140298A JP14029888A JPH077387B2 JP H077387 B2 JPH077387 B2 JP H077387B2 JP 63140298 A JP63140298 A JP 63140298A JP 14029888 A JP14029888 A JP 14029888A JP H077387 B2 JPH077387 B2 JP H077387B2
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Description
【発明の詳細な説明】 ［概要］ ベクトル処理装置においてアクセス命令により使用する
ベクトルレジスタのタイミングを制御するためのベクト
ルレジスタ制御方式に関し、 パイプライン実行中の命令は演算系アクセス系を問わず
全て命令発信時に、使用するバンクスロットを決定する
ベクトルレジスタ制御方式を提供することを目的とし、 １乃至複数個のバンクを同時にアクセス可能とするベク
トルレジスタと，ベクトルレジスタ間で演算を実行する
１乃至複数本の演算パイプラインと，ベクトルレジスタ
を主記憶装置との間でデータ転送を行う複数のアクセス
パイプラインとを備え，各演算パイプラインとアクセス
パイプラインのベクトルレジスタに対するアクセス開始
タイミングを固定的に割当てたインターリーブ方式によ
るベクトルデータ処理装置におけるベクトルレジスタ制
御方式において，ベクトル命令を各パイプラインに発信
する制御を行う命令発信制御部にバンクスロット管理部
を備え，該バンクスロット管理部に，発信待ちのベクト
ル命令がアクセス命令である場合駆動されるアクセス命
令スロット決定回路を設け，該アクセス命令スロット決
定回路は，タイミング制御部からのタイミング状態を表
す信号と，命令実行ステージ管理部に設けられたアクセ
ス命令用バンクスロット使用状態回路においてアクセス
パイプラインの各ステージの状態を判定して発生する各
アクセス用バンクスロットの使用状態を表す信号と，モ
デル情報とを入力し，アクセス用の複数のバンクスロッ
トの中から最短でベクトルレジスタにアクセスするタイ
ミングのバンクスロットを決定し，前記命令発信制御部
から該決定したバンクスロットで前記発信待ちアクセス
命令を発信させるよう構成する。
ベクトルレジスタのタイミングを制御するためのベクト
ルレジスタ制御方式に関し、 パイプライン実行中の命令は演算系アクセス系を問わず
全て命令発信時に、使用するバンクスロットを決定する
ベクトルレジスタ制御方式を提供することを目的とし、 １乃至複数個のバンクを同時にアクセス可能とするベク
トルレジスタと，ベクトルレジスタ間で演算を実行する
１乃至複数本の演算パイプラインと，ベクトルレジスタ
を主記憶装置との間でデータ転送を行う複数のアクセス
パイプラインとを備え，各演算パイプラインとアクセス
パイプラインのベクトルレジスタに対するアクセス開始
タイミングを固定的に割当てたインターリーブ方式によ
るベクトルデータ処理装置におけるベクトルレジスタ制
御方式において，ベクトル命令を各パイプラインに発信
する制御を行う命令発信制御部にバンクスロット管理部
を備え，該バンクスロット管理部に，発信待ちのベクト
ル命令がアクセス命令である場合駆動されるアクセス命
令スロット決定回路を設け，該アクセス命令スロット決
定回路は，タイミング制御部からのタイミング状態を表
す信号と，命令実行ステージ管理部に設けられたアクセ
ス命令用バンクスロット使用状態回路においてアクセス
パイプラインの各ステージの状態を判定して発生する各
アクセス用バンクスロットの使用状態を表す信号と，モ
デル情報とを入力し，アクセス用の複数のバンクスロッ
トの中から最短でベクトルレジスタにアクセスするタイ
ミングのバンクスロットを決定し，前記命令発信制御部
から該決定したバンクスロットで前記発信待ちアクセス
命令を発信させるよう構成する。
［産業上の利用分野］ 本発明は、ベクトル処理装置においてアクセス命令によ
り使用するベクトルレジスタのタイミングを制御するた
めのベクトルレジスタ制御方式に関する。
り使用するベクトルレジスタのタイミングを制御するた
めのベクトルレジスタ制御方式に関する。
科学技術計算機の一つに、スカラ命令を処理するスカラ
ユニット（Scalar Unit:SU）と、ベクトル命令を高速に
処理するベクトルユニット（Vector Unit:VU）を備えた
ベクトル処理システムがある。
ユニット（Scalar Unit:SU）と、ベクトル命令を高速に
処理するベクトルユニット（Vector Unit:VU）を備えた
ベクトル処理システムがある。
このようなベクトル処理システムにおいて各演算パイプ
ラインとアクセスパイプラインのベクトルレジスタの開
始タイミングを固定的に割り当てるインターリーブ方式
をとる場合、演算パイプラインは、演算命令が発信され
てからベクトルレジスタのリード（READ）・ライト（WR
ITE）のタイミングまでが固定であるため、その命令の
発信時に複数の中の１つのパイプラインと使用するアク
セス開始タイミング（バンクスロット）とが決定されて
いた。
ラインとアクセスパイプラインのベクトルレジスタの開
始タイミングを固定的に割り当てるインターリーブ方式
をとる場合、演算パイプラインは、演算命令が発信され
てからベクトルレジスタのリード（READ）・ライト（WR
ITE）のタイミングまでが固定であるため、その命令の
発信時に複数の中の１つのパイプラインと使用するアク
セス開始タイミング（バンクスロット）とが決定されて
いた。
これに対し、アクセス命令（ロード命令・ストア命令）
は、命令を発信してからベクトルレジスタのライト・リ
ードを行うまでのタイミングが固定でないため命令の発
信時にバンクスロットが決定できず、命令発信制御部で
のバンクスロットの動的な割当てが困難になっており、
その改善が望まれている。
は、命令を発信してからベクトルレジスタのライト・リ
ードを行うまでのタイミングが固定でないため命令の発
信時にバンクスロットが決定できず、命令発信制御部で
のバンクスロットの動的な割当てが困難になっており、
その改善が望まれている。
［従来の技術］ 従来のスカラユニット（以下SUという）とベクトルユニ
ット（以下VUという）を備えたベクトルデータ処理装置
の構成図を第６図に示す。
ット（以下VUという）を備えたベクトルデータ処理装置
の構成図を第６図に示す。
図において、61は主記憶装置（MSUで表す）、62は記憶
制御装置（MCUで表す）、63はスカラユニット（SUで表
す）、64はベクトルユニット（VUで表す）、65はベクト
ル実行ユニット（VEUで表す）、66はベクトル制御ユニ
ット（VCUで表す）、650はロードパイプライン、651は
ストアパイプライン、652はベクトルレジスタ（VRで表
す）、653は加算（ADD）パイプライン、654は乗算（MUL
TI）パイプライン、655は除算（DIVIDE）パイプライ
ン、660は信号線を表す。
制御装置（MCUで表す）、63はスカラユニット（SUで表
す）、64はベクトルユニット（VUで表す）、65はベクト
ル実行ユニット（VEUで表す）、66はベクトル制御ユニ
ット（VCUで表す）、650はロードパイプライン、651は
ストアパイプライン、652はベクトルレジスタ（VRで表
す）、653は加算（ADD）パイプライン、654は乗算（MUL
TI）パイプライン、655は除算（DIVIDE）パイプライ
ン、660は信号線を表す。
VCU66はベクトル命令を制御するユニットで、SU63から
送られてくるベクトル命令を受けとると、命令の解読等
の処理を行って信号線660を通ってVEU65に送ると共に、
各命令の実行を行うパイプラインの制御を行う。VEU65
ベクトル命令を実行するユニットであり、ベクトルデー
タが格納されるVR652を備え、メモリとVR652の間でデー
タ転送を行うロードパイプライン650、ストアパイプラ
イン651を備える。また、VR652からベクトルデータを読
み出して演算を行い、結果をVR652に書き込む命令を実
行する加算パイプライン653、乗算パイプライン654、除
算パイプライン655を備える。
送られてくるベクトル命令を受けとると、命令の解読等
の処理を行って信号線660を通ってVEU65に送ると共に、
各命令の実行を行うパイプラインの制御を行う。VEU65
ベクトル命令を実行するユニットであり、ベクトルデー
タが格納されるVR652を備え、メモリとVR652の間でデー
タ転送を行うロードパイプライン650、ストアパイプラ
イン651を備える。また、VR652からベクトルデータを読
み出して演算を行い、結果をVR652に書き込む命令を実
行する加算パイプライン653、乗算パイプライン654、除
算パイプライン655を備える。
上記第６図の従来のベクトルデータ処理装置では、VEU6
5に、ロードパイプライン650とストアパイプライン651
が設けられているが、これを改良して１つのパイプライ
ンでロード・ストアの両命令を処理する機能を持つパイ
プラインを２個設ける方式が実現され、利用されてお
り、以下それぞれのパイプラインをＡパイプライン、Ｂ
パイプラインと称する。
5に、ロードパイプライン650とストアパイプライン651
が設けられているが、これを改良して１つのパイプライ
ンでロード・ストアの両命令を処理する機能を持つパイ
プラインを２個設ける方式が実現され、利用されてお
り、以下それぞれのパイプラインをＡパイプライン、Ｂ
パイプラインと称する。
また、同じく第６図では、加算、乗算、除算の３本のパ
イプラインを備えているが、この他に乗算及び加算（MU
LTI＆ADD）という乗算の加算を組み合わせた機能（乗
算、加算の単独の機能も含む）を持つパイプラインが提
案され、実現している。以下、そのような機能を持つ２
個のパイプラインをそれぞれMA0（MULTI＆ADD0）とMA1
と称する。
イプラインを備えているが、この他に乗算及び加算（MU
LTI＆ADD）という乗算の加算を組み合わせた機能（乗
算、加算の単独の機能も含む）を持つパイプラインが提
案され、実現している。以下、そのような機能を持つ２
個のパイプラインをそれぞれMA0（MULTI＆ADD0）とMA1
と称する。
第７図にベクトルレジスタVRとパイプラインの関係説明
図を示す。図にはベクトルレジスタVRと共にマスクレジ
スタMRも示されているが、VRと同様に各パイプラインに
よりアクセスされ、データのマスキングを行うためのマ
スクデータが格納されている。このマスクレジスタへの
アクセスは従来と同様であり、説明を省略する。
図を示す。図にはベクトルレジスタVRと共にマスクレジ
スタMRも示されているが、VRと同様に各パイプラインに
よりアクセスされ、データのマスキングを行うためのマ
スクデータが格納されている。このマスクレジスタへの
アクセスは従来と同様であり、説明を省略する。
ベクトルレジスタVRは、アドレスに対応した多数のレジ
スタVR0,1,2・・からなり，各レジスタは８つのエレメ
ント（Elで表示）に分かれたデータが格納されている。
このベクトルレジスタの各エレメントは８個のバンクB0
〜B7の各バンク単位でアクセスすることができ、各バン
クはバンクスロットと呼ばれるタイミングにより規定さ
れた時にアクセスすることができる。
スタVR0,1,2・・からなり，各レジスタは８つのエレメ
ント（Elで表示）に分かれたデータが格納されている。
このベクトルレジスタの各エレメントは８個のバンクB0
〜B7の各バンク単位でアクセスすることができ、各バン
クはバンクスロットと呼ばれるタイミングにより規定さ
れた時にアクセスすることができる。
バンクスロットとパイプ（パイプラインと同義）の対応
例を第８図に示す。この場合、バンクスロットは、８個
のタイムスロットで繰り返すシフトレジスタであり、第
８図のように各スロットにK,E3,E2,E1,L,F3,F2,F1の名
称を付した。このバンクスロットには図に示すようにK,
Lはアクセス系（ロード・ストア）パイプライン（Ａま
たはＢ）がベクトルレジスタVRのバンクにアクセス（メ
モリとVR間でのアクセス）するタイミングを表し、E3〜
E1とF3〜F1はそれぞれ演算系パイプラインMA0とMA1（MA
0とMA1はいずれもADD,MULTi,DiViDEの各パイプラインの
中の１つを表す）の演算のためにベクトルレジスタVRに
アクセスするスロットとして指定されている。
例を第８図に示す。この場合、バンクスロットは、８個
のタイムスロットで繰り返すシフトレジスタであり、第
８図のように各スロットにK,E3,E2,E1,L,F3,F2,F1の名
称を付した。このバンクスロットには図に示すようにK,
Lはアクセス系（ロード・ストア）パイプライン（Ａま
たはＢ）がベクトルレジスタVRのバンクにアクセス（メ
モリとVR間でのアクセス）するタイミングを表し、E3〜
E1とF3〜F1はそれぞれ演算系パイプラインMA0とMA1（MA
0とMA1はいずれもADD,MULTi,DiViDEの各パイプラインの
中の１つを表す）の演算のためにベクトルレジスタVRに
アクセスするスロットとして指定されている。
一方、第８図のバンクスロットのＫ〜F1の状態はバンク
０にアクセスするためのタイミングを表示する。これ
を、第９図のバンクスロットとタイミング動作の関係を
示す図により説明する。
０にアクセスするためのタイミングを表示する。これ
を、第９図のバンクスロットとタイミング動作の関係を
示す図により説明する。
タイミング１のＫのタイミング（Ｋがシフトレジスタの
先頭位置にある状態）の時、パイプライン（Ａまたは
Ｂ）は０バンク（アドレスにより指定されたベクトルレ
ジスタの何れか一つ）にアクセスして０バンクのエレメ
ントをリードまたはライトすることができる。この時E3
のバンクスロットはB1に対し指定されたレジスタのバン
ク１のエレメントにアクセスでき、E2のバンクスロット
はB2にアクセス可能であり、次のE1と共にパイプライン
MA0による演算をそれらのバンクのデータに対し施し、
この時同時に他のパイプラインが動作していれば、第８
図に示す実行動作を行っている。次のタイミング２では
F1（パイプラインMA1の演算動作）がバンク０にアクセ
ス可能であり、タイミング３ではF2（F1と同じパイプラ
イン）がバンク０にアクセスする。このようにベクトル
レジスタはインターリーブ形式で並列処理が可能となっ
ている。
先頭位置にある状態）の時、パイプライン（Ａまたは
Ｂ）は０バンク（アドレスにより指定されたベクトルレ
ジスタの何れか一つ）にアクセスして０バンクのエレメ
ントをリードまたはライトすることができる。この時E3
のバンクスロットはB1に対し指定されたレジスタのバン
ク１のエレメントにアクセスでき、E2のバンクスロット
はB2にアクセス可能であり、次のE1と共にパイプライン
MA0による演算をそれらのバンクのデータに対し施し、
この時同時に他のパイプラインが動作していれば、第８
図に示す実行動作を行っている。次のタイミング２では
F1（パイプラインMA1の演算動作）がバンク０にアクセ
ス可能であり、タイミング３ではF2（F1と同じパイプラ
イン）がバンク０にアクセスする。このようにベクトル
レジスタはインターリーブ形式で並列処理が可能となっ
ている。
次に従来の各パイプのバンクスロットの決定方法を第10
図、第11図を用いて説明する。
図、第11図を用いて説明する。
まず、演算系パイプのバンクスロット決定方法の説明図
を第10図に示す。この図はADD命令を例にした場合であ
り、命令がパイプラインへ発信する時（START）、バン
クスロットがF2とすると、その後に来る最初の演算用の
バンクスロットは第８図から判るようにE3〜E1であるか
ら、そのバンクスロットが未使用であるならそのバンク
スロットを使用することが決定され、E3のタイミングで
VRからリード（VR−READ）し、演算を実行してVRへライ
ト（VR−WRiTE）する処理を全バンクについて行い、E1
で終了する。
を第10図に示す。この図はADD命令を例にした場合であ
り、命令がパイプラインへ発信する時（START）、バン
クスロットがF2とすると、その後に来る最初の演算用の
バンクスロットは第８図から判るようにE3〜E1であるか
ら、そのバンクスロットが未使用であるならそのバンク
スロットを使用することが決定され、E3のタイミングで
VRからリード（VR−READ）し、演算を実行してVRへライ
ト（VR−WRiTE）する処理を全バンクについて行い、E1
で終了する。
次にアクセス系（ロード・ストア）パイプのバンクスロ
ット決定方法の説明図を第11図に示す。
ット決定方法の説明図を第11図に示す。
この図はLOAD命令の例を示し、アクセス系のパイプ（Ａ
またはＢパイプ）は第８図に示すようにバンクスロット
としてＫまたはＬの何れかを使用することになっている
が、命令の発信時（START）には、どのバンクスロット
を使用するが判らない状態である。これは、LOAD命令が
発信した後に、メモリでの読み出しに要する時間や（競
合で遅れる場合ある）、読み出しを行った後のアライン
メント（VRのバンク対応の整列）等の処理の時間等が一
定せず不確定であるため、メモリから読み出したデータ
をベクトルレジスタへライトするタイミングを命令発信
時に決定せず、ライトを行う直前に決定していた。その
様子は第11図に示されているとおりである。
またはＢパイプ）は第８図に示すようにバンクスロット
としてＫまたはＬの何れかを使用することになっている
が、命令の発信時（START）には、どのバンクスロット
を使用するが判らない状態である。これは、LOAD命令が
発信した後に、メモリでの読み出しに要する時間や（競
合で遅れる場合ある）、読み出しを行った後のアライン
メント（VRのバンク対応の整列）等の処理の時間等が一
定せず不確定であるため、メモリから読み出したデータ
をベクトルレジスタへライトするタイミングを命令発信
時に決定せず、ライトを行う直前に決定していた。その
様子は第11図に示されているとおりである。
［発明が解決しようとする課題］ 上記のように従来のベクトルデータ処理装置において、
アクセス系命令をパイプラインにより実行する場合にベ
クトルレジスタをリード・ライトするタイミングが決ま
ってないので、他のバンクスロットを多く必要とする命
令（例えば複合演算命令）によりバンクスロットを多く
使用する必要が生じた場合に、アクセス用のバンクスロ
ットをその命令の実行に利用しようとしても、命令発信
時に割当てることができず、動的にバンクスロットを割
当て利用することが困難であった。
アクセス系命令をパイプラインにより実行する場合にベ
クトルレジスタをリード・ライトするタイミングが決ま
ってないので、他のバンクスロットを多く必要とする命
令（例えば複合演算命令）によりバンクスロットを多く
使用する必要が生じた場合に、アクセス用のバンクスロ
ットをその命令の実行に利用しようとしても、命令発信
時に割当てることができず、動的にバンクスロットを割
当て利用することが困難であった。
本発明は、パイプライン実行中の命令は演算系アクセス
系を問わず全て命令発信時に、使用するバンクスロット
を決定するベクトルレジスタ制御方式を提供することを
目的とする。
系を問わず全て命令発信時に、使用するバンクスロット
を決定するベクトルレジスタ制御方式を提供することを
目的とする。
［課題を解決するための手段］ 第１図（ａ）は本発明の原理説明図、第１図（ｂ）は本
発明による命令管理機構の基本構成図を示す。
発明による命令管理機構の基本構成図を示す。
第１図（ａ）はパイプラインＡとＢ（アクセス系）がそ
れぞれロード（VLD:ベクトルロード）命令とストア（VS
TD）命令を実行する場合について示され、A,Bの両パイ
プラインが両方とも空きの状態である時間t1とt2におい
て、アクセス命令の発信時に使用するアクセス系パイプ
ラインのバンクスロットを決定する。
れぞれロード（VLD:ベクトルロード）命令とストア（VS
TD）命令を実行する場合について示され、A,Bの両パイ
プラインが両方とも空きの状態である時間t1とt2におい
て、アクセス命令の発信時に使用するアクセス系パイプ
ラインのバンクスロットを決定する。
第１図（ａ）の場合、ロード命令（VLD）を発信する時
（t1時点）に発信する命令の種類、発信のタイミング、
バンクビジー（バンクか使用中）情報、モデル（ベクト
ルデータ処理装置の型式）の情報等に基づいて、一番最
短でベクトルレジスタにアクセスするタイミングを想定
して使用するバンクスロットを決定する。その後、その
パイプが空きになるまではパイプとバンクスロットの対
応を固定とする。
（t1時点）に発信する命令の種類、発信のタイミング、
バンクビジー（バンクか使用中）情報、モデル（ベクト
ルデータ処理装置の型式）の情報等に基づいて、一番最
短でベクトルレジスタにアクセスするタイミングを想定
して使用するバンクスロットを決定する。その後、その
パイプが空きになるまではパイプとバンクスロットの対
応を固定とする。
第１図（ｂ）に本発明の命令管理機構の基本構成図を示
す。図の10は命令発信部、11は命令発信制御部、12はバ
ンクスロット管理部、13は命令実行管理部、14〜17は各
実行パイプライン（アクセス用のパイプA,B、演算系の
パイプE,F等）の制御回路を表す。
す。図の10は命令発信部、11は命令発信制御部、12はバ
ンクスロット管理部、13は命令実行管理部、14〜17は各
実行パイプライン（アクセス用のパイプA,B、演算系の
パイプE,F等）の制御回路を表す。
バンクスロット管理部12は、バンクスロットを表すタイ
ミング信号を発生するタイミング制御部121、アクセス
命令のバンクスロットを決定するアクセススロット決定
部122を備える。命令実行管理部13は各パイプラインに
よる命令実行の状態を検出して管理し、検出情報を命令
発信制御部11に通知する。
ミング信号を発生するタイミング制御部121、アクセス
命令のバンクスロットを決定するアクセススロット決定
部122を備える。命令実行管理部13は各パイプラインに
よる命令実行の状態を検出して管理し、検出情報を命令
発信制御部11に通知する。
本発明はアクセス命令の発信時に使用するパイプが割当
てられると同時にベクトルレジスタをアクセスする複数
のバンクスロットのうちの何れを使用するかを各種条件
に基づいて決定し、そのパイプとバンクスロットの対応
を固定するものである。
てられると同時にベクトルレジスタをアクセスする複数
のバンクスロットのうちの何れを使用するかを各種条件
に基づいて決定し、そのパイプとバンクスロットの対応
を固定するものである。
［作用］ 第１図（ｂ）の命令発信部10に命令がセットされると、
命令発信制御部11はそのオペレーションコード（OPで表
示）を取り出してアクセス命令であることをアクセス命
令検出部111で検出すると、バンクスロット管理部12を
駆動する。この時、命令実行管理部13からは各パイプラ
インの制御回路14〜17からの情報を得ることによりアク
セス系のパイプラインA,Bの使用状態がわかり、両方が
空き状態である場合は他の情報、すなわち、タイミング
状態をタイミング制御部121から入力し、モデル情報は
予め設定された内容が入力されており、アクセススロッ
ト決定部122において論理処理により該アクセス命令が
使用するバンクスロット（ＬまたはＫ）を決定する。両
パイプラインが空きでない場合は、既に以前の決定によ
り使用されているバンクスロットを検出（命令実行管理
部13から）することにより他の未使用のバンクスロット
（ＬまたはＫ）を使用することが決定される。決定され
た使用バンクスロットの情報は命令発信時に対応するパ
イプライン制御回路の各ポート（14または15）に実行終
了まで保持される。マスクレジスタへのアクセスも同様
に行われる。
命令発信制御部11はそのオペレーションコード（OPで表
示）を取り出してアクセス命令であることをアクセス命
令検出部111で検出すると、バンクスロット管理部12を
駆動する。この時、命令実行管理部13からは各パイプラ
インの制御回路14〜17からの情報を得ることによりアク
セス系のパイプラインA,Bの使用状態がわかり、両方が
空き状態である場合は他の情報、すなわち、タイミング
状態をタイミング制御部121から入力し、モデル情報は
予め設定された内容が入力されており、アクセススロッ
ト決定部122において論理処理により該アクセス命令が
使用するバンクスロット（ＬまたはＫ）を決定する。両
パイプラインが空きでない場合は、既に以前の決定によ
り使用されているバンクスロットを検出（命令実行管理
部13から）することにより他の未使用のバンクスロット
（ＬまたはＫ）を使用することが決定される。決定され
た使用バンクスロットの情報は命令発信時に対応するパ
イプライン制御回路の各ポート（14または15）に実行終
了まで保持される。マスクレジスタへのアクセスも同様
に行われる。
［実施例］ 本発明の実施例構成図を第２図に示す。
第２図において、20はスカラユニットから入力するベク
トル命令を受け取り処理を行うベクトル制御ユニット、
21はベクトル命令を受け取るフェッチステージ（Ｆステ
ージ）、22はベクトル命令プリデコードステージ（Ｐス
テージ）、23はベクトル命令発信キューステージ（Ｑス
テージ）、24は命令発信制御部、25はバンクスロット管
理部、26は命令実行ステージ管理部、271はＡパイプリ
ード（Read）ステージ（ARSで表示）、272はＡパイプス
タートアップ（Start up）ステージ（ASSで表示）、27
3はＡパイプターミネートステージ（ATSで表示）、281
〜283はＥパイプの各ステージERS,ESS,ETS、291〜293は
Ｂパイプ（アクセス系用）の各ステージBRS,BSS,BTS、3
01〜303はＦパイプ（演算系用）の各ステージFRS,FSS,F
TS、31は命令完了ステージ（VUS）を表す。
トル命令を受け取り処理を行うベクトル制御ユニット、
21はベクトル命令を受け取るフェッチステージ（Ｆステ
ージ）、22はベクトル命令プリデコードステージ（Ｐス
テージ）、23はベクトル命令発信キューステージ（Ｑス
テージ）、24は命令発信制御部、25はバンクスロット管
理部、26は命令実行ステージ管理部、271はＡパイプリ
ード（Read）ステージ（ARSで表示）、272はＡパイプス
タートアップ（Start up）ステージ（ASSで表示）、27
3はＡパイプターミネートステージ（ATSで表示）、281
〜283はＥパイプの各ステージERS,ESS,ETS、291〜293は
Ｂパイプ（アクセス系用）の各ステージBRS,BSS,BTS、3
01〜303はＦパイプ（演算系用）の各ステージFRS,FSS,F
TS、31は命令完了ステージ（VUS）を表す。
ベクトル命令はＦステージ21、Ｐステージ22を介してＱ
ステージ23にセットされると、命令発信制御部24の制御
により命令が対応する各実行パイプラインの制御回路に
送出される。その場合パイプライン制御回路の各ステー
ジがどのような働きをするかを第３図に示す。図の場合
はADD命令（加算）の場合を示し演算系のパイプライン
（ＥまたはＦ）により実行され、リードステージにより
ベクトルレジスタからデータが読み出され、セットアッ
プステージにより演算のための所定時間の経過があると
加算結果をベクトルレジスタに書き込むターミネートス
テージにおけるベクトルレジスタへの書き込み（WRiT
E）が行われ、データの各エレメントについて行われ
る。
ステージ23にセットされると、命令発信制御部24の制御
により命令が対応する各実行パイプラインの制御回路に
送出される。その場合パイプライン制御回路の各ステー
ジがどのような働きをするかを第３図に示す。図の場合
はADD命令（加算）の場合を示し演算系のパイプライン
（ＥまたはＦ）により実行され、リードステージにより
ベクトルレジスタからデータが読み出され、セットアッ
プステージにより演算のための所定時間の経過があると
加算結果をベクトルレジスタに書き込むターミネートス
テージにおけるベクトルレジスタへの書き込み（WRiT
E）が行われ、データの各エレメントについて行われ
る。
一方、命令発信制御部24では命令がＱステージにセット
されると、バンクスロット管理部25のスロット決定回路
252によるバンクスロットの決定が行われる。この場
合、命令のオペレーションコードをデコーダ231により
解読し、その結果が命令発信制御部24に供給され、アク
セス系の命令の時アクセス命令スロット決定回路252が
動作する。その他の演算系の命令は従来の技術によりバ
ンクスロットが決定される。
されると、バンクスロット管理部25のスロット決定回路
252によるバンクスロットの決定が行われる。この場
合、命令のオペレーションコードをデコーダ231により
解読し、その結果が命令発信制御部24に供給され、アク
セス系の命令の時アクセス命令スロット決定回路252が
動作する。その他の演算系の命令は従来の技術によりバ
ンクスロットが決定される。
タイミング制御部251から現在のタイミング状態が入力
され、命令実行ステージ管理部26ではアクセス命令バン
クスロット使用状態回路261により、現在のアクセス命
令バンクスロットの使用状態を検出して、その情報が命
令発信制御部24のアクセス命令スロット決定回路252に
入力される。
され、命令実行ステージ管理部26ではアクセス命令バン
クスロット使用状態回路261により、現在のアクセス命
令バンクスロットの使用状態を検出して、その情報が命
令発信制御部24のアクセス命令スロット決定回路252に
入力される。
この命令実行ステージ管理部26内のアクセス命令バンク
スロット使用状態回路261の回路構成を第４図に示す。
スロット使用状態回路261の回路構成を第４図に示す。
第４図のオア回路40,41,44およびアンド回路42,43はバ
ンクスロットＫが使用中であることを検出する回路であ
る。オア回路40によりＡパイプの制御回路の３つのステ
ージ（ARS、ASS,ATS）の何れかに命令がセットされてい
る場合を検出し、その時ＡパイプにスロットＫが既に指
定されている（Ａ−PiPE−is−SLOT−Ｋ）場合アンド回
路42から“1"出力が発生する。
ンクスロットＫが使用中であることを検出する回路であ
る。オア回路40によりＡパイプの制御回路の３つのステ
ージ（ARS、ASS,ATS）の何れかに命令がセットされてい
る場合を検出し、その時ＡパイプにスロットＫが既に指
定されている（Ａ−PiPE−is−SLOT−Ｋ）場合アンド回
路42から“1"出力が発生する。
オア回路41はＢパイプが使用されていることを検出し、
その時ＡパイプがスロットＬ（逆にＢパイプはスロット
Ｋ）を指定されている場合をアンド回路43により検出
し、オア回路44からはスロットＫ使用中（SLOT−Ｋ−US
ED）の信号出力を発生する。同様の回路45〜49によりス
ロットＬが使用中（SLOT−Ｌ−USED）の信号出力を得
る。
その時ＡパイプがスロットＬ（逆にＢパイプはスロット
Ｋ）を指定されている場合をアンド回路43により検出
し、オア回路44からはスロットＫ使用中（SLOT−Ｋ−US
ED）の信号出力を発生する。同様の回路45〜49によりス
ロットＬが使用中（SLOT−Ｌ−USED）の信号出力を得
る。
次に第２図の命令発信制御部24内に設けたアクセス命令
スロット決定回路252の構成図を第５図に示す。
スロット決定回路252の構成図を第５図に示す。
第５図において、50はスロット決定回路であり、命令の
種別情報（INSTRUCTION TYPE）、現在のバンクスロット
情報（BANK SLOT）、モデル情報（Model.Inf.）を入力
し、アクセス用の２つのバンクスロット（ＬまたはＫ）
のうち現在の時点で最適なバンクスロットを選定する。
その場合、決定回路50内に上記の各種の条件の組み合わ
せに対応する最適なバンクスロット情報がテーブル501
に保持されており、そのテーブルを参照することにより
決定する。その結果、スロットＫがベター（SLOT−Ｋ−
BETTER）であるか、スロットＬがベター（SLOT−Ｌ−BE
TTER）かの何れかが“1"出力を発生する。その出力はパ
イプライン制御回路のＡパイプ用かＢパイプ用の何れの
スタートステージに当該アクセス命令が設定されたかに
よりアンド回路51,52,56,57のいずれかを通ってオア回
路53,58の一方を介してアンド回路54,59に入力する。
種別情報（INSTRUCTION TYPE）、現在のバンクスロット
情報（BANK SLOT）、モデル情報（Model.Inf.）を入力
し、アクセス用の２つのバンクスロット（ＬまたはＫ）
のうち現在の時点で最適なバンクスロットを選定する。
その場合、決定回路50内に上記の各種の条件の組み合わ
せに対応する最適なバンクスロット情報がテーブル501
に保持されており、そのテーブルを参照することにより
決定する。その結果、スロットＫがベター（SLOT−Ｋ−
BETTER）であるか、スロットＬがベター（SLOT−Ｌ−BE
TTER）かの何れかが“1"出力を発生する。その出力はパ
イプライン制御回路のＡパイプ用かＢパイプ用の何れの
スタートステージに当該アクセス命令が設定されたかに
よりアンド回路51,52,56,57のいずれかを通ってオア回
路53,58の一方を介してアンド回路54,59に入力する。
アンド回路54,59はＡパイプとＢパイプの両者が空き状
態であることを表す信号（Ａ−PiPE−EMPTY ＆ B−PiPE
−EMPTY）が発生する時だけ能動状態となり、ラッチ55,
60の一方をセットし、他方をリセットする。ラッチ55の
セット出力はＡパイプはスロットＫに指定されたことを
表し、ラッチ60のセット出力はＡパイプがスロットＬに
指定されたことを表す。
態であることを表す信号（Ａ−PiPE−EMPTY ＆ B−PiPE
−EMPTY）が発生する時だけ能動状態となり、ラッチ55,
60の一方をセットし、他方をリセットする。ラッチ55の
セット出力はＡパイプはスロットＫに指定されたことを
表し、ラッチ60のセット出力はＡパイプがスロットＬに
指定されたことを表す。
すなわち、このラッチ55,60はA,Bの２つのパイプが空き
状態になると、その時に発信するアクセス命令に最適な
バンクスロットがスロット決定回路から出力されると、
それを保持して次に２つのパイプが空き状態になるま
で、アクセスパイプ（ＡまたはＢパイプ）と使用するバ
ンクスロットの関係を固定にする。なお、上記実施例の
説明では、ベクトルレジスタに関して説明したがマスク
レジスタMRについても同様に処理されることは自明であ
る。
状態になると、その時に発信するアクセス命令に最適な
バンクスロットがスロット決定回路から出力されると、
それを保持して次に２つのパイプが空き状態になるま
で、アクセスパイプ（ＡまたはＢパイプ）と使用するバ
ンクスロットの関係を固定にする。なお、上記実施例の
説明では、ベクトルレジスタに関して説明したがマスク
レジスタMRについても同様に処理されることは自明であ
る。
［発明の効果］ 本発明によれば、命令の発信時の全ての命令のバンクス
ロットの使用状況を認識できるのでバンクスロットの動
的割当てが可能となる。
ロットの使用状況を認識できるのでバンクスロットの動
的割当てが可能となる。
第１図（ａ）は本発明の原理説明図、第１図（ｂ）は本
発明による命令管理機構の基本構成図、第２図は本発明
の実施例構成図、第３図はパイプライン制御回路の各ス
テージ説明図、第４図はアクセス命令用バンクスロット
（K/L）使用状態回路の構成図、第５図はアクセス命令
スロット決定回路の構成図、第６図は従来のベクトルデ
ータ処理装置の構成図、第７図はベクトルレジスタとパ
イプラインの関係を示す図、第８図はバンクスロットと
パイプの対応例を示す図、第９図はバンクスロットとタ
イミング動作の関係を示す図、第10図は演算系パイプの
バンクスロット決定方法説明図、第11図はアクセス系パ
イプのバンクスロット決定方法を説明する図である。 第１図（ｂ）中、 10:命令発信部 11:命令発信制御部 12:バンクスロット管理部 121:タイミング制御部 122:アクセススロット決定部 13:命令実行管理部 14〜17:各実行パイプラインの制御回路。
発明による命令管理機構の基本構成図、第２図は本発明
の実施例構成図、第３図はパイプライン制御回路の各ス
テージ説明図、第４図はアクセス命令用バンクスロット
（K/L）使用状態回路の構成図、第５図はアクセス命令
スロット決定回路の構成図、第６図は従来のベクトルデ
ータ処理装置の構成図、第７図はベクトルレジスタとパ
イプラインの関係を示す図、第８図はバンクスロットと
パイプの対応例を示す図、第９図はバンクスロットとタ
イミング動作の関係を示す図、第10図は演算系パイプの
バンクスロット決定方法説明図、第11図はアクセス系パ
イプのバンクスロット決定方法を説明する図である。 第１図（ｂ）中、 10:命令発信部 11:命令発信制御部 12:バンクスロット管理部 121:タイミング制御部 122:アクセススロット決定部 13:命令実行管理部 14〜17:各実行パイプラインの制御回路。
Claims (1)
- 【請求項１】１乃至複数個のバンクを同時にアクセス可
能とするベクトルレジスタと， 前記ベクトルレジスタ間で演算を実行する１乃至複数本
の演算パイプラインと， 前記ベクトルレジスタと主記憶装置との間でデータ転送
を行う複数のアクセスパイプラインとを備え， 各演算パイプラインとアクセスパイプラインのベクトル
レジスタに対するアクセス開始タイミングを固定的に割
当てたインターリーブ方式によるベクトルデータ処理装
置におけるベクトルレジスタ制御方式において， ベクトル命令を各パイプラインに発信する制御を行う命
令発信制御部にバンクスロット管理部を備え， 該バンクスロット管理部に，発信待ちのベクトル命令が
アクセス命令である場合駆動されるアクセス命令スロッ
ト決定回路を設け， 該アクセス命令スロット決定回路は，タイミング制御部
からのタイミング状態を表す信号と，命令実行ステージ
管理部に設けられたアクセス命令用バンクスロット使用
状態回路においてアクセスパイプラインの各ステージの
状態を判定して発生する各アクセス用バンクスロットの
使用状態を表す信号と，モデル情報とを入力し，アクセ
ス用の複数のバンクスロットの中から最短でベクトルレ
ジスタにアクセスするタイミングのバンクスロットを決
定し，前記命令発信制御部から該決定したバンクスロッ
トで前記発信待ちアクセス命令を発信させることを特徴
とするベクトルレジスタ制御方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140298A JPH077387B2 (ja) | 1988-06-07 | 1988-06-07 | ベクトルレジスタ制御方式 |
| DE68928507T DE68928507T2 (de) | 1988-06-07 | 1989-06-05 | Vektordatenverarbeitungsvorrichtung |
| EP97201841A EP0814411A3 (en) | 1988-06-07 | 1989-06-05 | Vector data processing apparatus |
| EP89305622A EP0346031B1 (en) | 1988-06-07 | 1989-06-05 | Vector data processing apparatus |
| US08/460,390 US5539902A (en) | 1988-06-07 | 1995-06-02 | Vector data processing apparatus wherein a time slot for access to a bank of vector registors is assigned based on memory access time information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140298A JPH077387B2 (ja) | 1988-06-07 | 1988-06-07 | ベクトルレジスタ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01309175A JPH01309175A (ja) | 1989-12-13 |
| JPH077387B2 true JPH077387B2 (ja) | 1995-01-30 |
Family
ID=15265534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140298A Expired - Lifetime JPH077387B2 (ja) | 1988-06-07 | 1988-06-07 | ベクトルレジスタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077387B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731079A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Vector processor |
| JPS61264474A (ja) * | 1985-05-20 | 1986-11-22 | Fujitsu Ltd | ベクトル・レジスタアクセス制御方式 |
-
1988
- 1988-06-07 JP JP63140298A patent/JPH077387B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01309175A (ja) | 1989-12-13 |
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