JPH0228832A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロ・コードを格納する制御記憶部と、当該制御記
憶部から読み出されたマイクロ・コードに基づいて各種
制御信号を作成して各装置部位に送出する実行制御部と
、前記制御記憶部から読み出されたマイクロ・コードに
基づいて記憶部に対するアクセス制御を行う記憶制御部
と、データを格納する記憶部とを有するデータ処理装置
に関し、 簡単な構成で遅延なく前記パイプライン制御用信号を送
出することかできるデータ処理装置を提供することを目
的とし、 前記実行制御部は、パイプライン上のメモリ・アクセス
命令が実行されるかどうかの判断の全部、または一部を
行い、これを記憶制御部に送出し、記憶制御部では実行
制御部から受け取りだ情報を元に、記憶部に対する制御
を行う構成である。

〔産業上の利用分野〕

本発明はディジタル的にデータの処理を行うデータ処理
装置に係り、特にマイクロ・コードを格納している制御
記憶部と、当該制御記憶部から読み出されたマイクロ・
コードに基づいて各種制御信号を作成して各装置部位に
送出する実行制御部と、前記制御記憶部から読み出され
たマイクロ・コードに基づいて記憶部に対するアクセス
制御を行う記憶制御部と、データを格納する記憶部とを
有するデータ処理装置に関する。

（従来の技術） 従来、第３図に示すようなデータ処理装置があった。

本装置は第３図に示すようにマイクロプログラムに関す
るマイクロ・コードを格納している制御記憶部１と、当
該制御記憶部１から読み出されたマイクロ・コードに基
づいて各種制御信号を作成して各装置部位に送る実行制
御部３２と、前記制御記憶部１から読み出されたマイク
ロ・コードに基づいて記憶部３４に対するＲｅａｄ／Ｗ
ｒｉｔｅ等のアクセス制御を行う記憶制御部３３と、記
憶部３４とを有するデータ処理装置であって、前記実行
制御部３２から記憶部３４に対してパイプライン処理用
の制御信号を送出するための信号線３５が設けられてい
る。

ここで、実行制御部３２から前記記憶部３４に対して制
御信号が送出されているのはパイプライン処理や一部プ
ロセッサの状態に関する処理にあっては後述するように
実行制御部３２からの信号が必要だからである。

当該装置によりメモリ・アクセス命令を実行するには次
に示すような４段（Ｃ，Ｄ、Ｒ，Ｅ）のパイプライン処
理により実行される。

Ｃ（Ｃｏｎｔｒｏｌ　Ｓｔｏｒａｇｅ　Ｒｅａｄ）マイ
クロ・コードの読出し Ｄ　（Ｄｅｃｏｄｅ）　　マイクロ・コードのデコード
Ｒ（Ｒｅａｄ）　　　データの読み出しＥ（Ｅｘｅｃｕ
ｔｅ）　　データの書込みすなわち、Ｃサイクルでは、
マイクロ・コードが制御記憶（メモリ）より読み出され
、Ｄサイクルてマイクロ・コードが実行制御部３２及び
記憶制御部３３に送出され、当該実行制御部３２及び記
憶制御部３３では送られてきたマイクロ・コードに基づ
いて各種制御信号が作成され、Ｒサイクルで各装置部位
に送出され、Ｅサイクルで各サイクルで各装置部位が当
該制御信号に基づいて動作することになる。

〔発明が解決しようとする課題〕

ところで、従来例に係るデータ処理装置にあっては、Ｒ
サイクルで前記実行制御部３２から直接前記記憶部３４
に対して信号線３５により信号が送出されるようにして
いる。

したがって、当該記憶部３４には前記実行制御部３２か
らの制御信号と前記記憶制御部３３からのアクセス用制
御信号との論理演算用の素子や実行制御部３２からの制
御信号を入力するための専用の端子等を前記記憶制御部
３３からの制御信号の入力用端子とは別に設ける必要が
あり、記憶部３４が複雑になり、専用の記憶部３４を使
用しなければならないという問題点を有していた。

さらに、第４図に示すように当該記憶部３４が複数のチ
ップから構成されている場合には、伝送による遅延等の
ないように制御信号を送出するためには当該実行制御部
３２に複数の端子を設けるとともに当該端子と前記記憶
部３４の各チップを接続する複数の信号線３５をアクセ
ス用の制御信号の信号線とは別個に並列に設ける必要が
あり装置が複雑になるという問題点を有していた。

そこで、本発明は以上の問題点を解決することを技術的
課題とするものであり、簡単な構成で遅延なく前記パイ
プライン処理用の制御信号を送出することかできるデー
タ処理装置を提供することを目的としてなされたもので
ある。

〔課題を解決するための手段〕

以上の技術的課題を解決するため本発明は第１図に示す
ようにマイクロ・コードを格納している制御記憶部１と
、当該制御記憶部１から読み出されたマイクロ・コード
に基づいて各種制御信号を作成して各装置部位に送出す
る実行制御部２と、前記制御記憶部１から読み出された
マイクロ・コードに基づいて記憶部４に対するアクセス
制御を行う記憶制御部３と、記憶部４とを有するデータ
処理装置において、前記実行制御部２は、パイプライン
上のメモリ・アクセス命令が実行されるかどうかの判断
の全部、または一部を行い、これを記憶制御部３に送出
し、記憶制御部３では実行制御部２から受け取った情報
を元に、記憶部４に対する制御を行うものである。

〔作用〕

本発明によりデータの処理をパイプラインで行う場合に
は少なくとも４段のサイクル（Ｃ，Ｄ。

Ｒ，Ｅ）が必要である。以下４段のサイクルがある場合
について説明する。

まず、Ｃサイクルで前記制御記憶部１からマイクロ・コ
ードを読み出す。

続いて、Ｄサイクルで読み出されたマイクロ・コードが
前記実行制御部２及び前記記憶制御部３で解読される。

その際、解読されたマイクロ・コードのうち前記記憶部
４に関するものについてはこの段階で制御信号を作成し
、前記記憶制御部３に対して前述した信号線５を介して
送出されることになる。すなわち、当該実行制御部２ば
パイプライン上のメモリ・アクセス命令が実行されるか
どうかの判断の全部、または一部を行い、これを記憶制
御部３に送出することになる。

ここで、Ｄサイクルで記憶部４に関する制御信号（メモ
リ・アクセス命令）を出力するようにしているのは、当
該制御信号については記憶制御部３内で前記記憶部４に
対する制御信号を作成してＲサイクルで出力する必要が
あるからである。

次に、Ｒサイクルでは各装置の部位に対して前記実行制
御部２で作成された各種制御信号及び前記記憶制御部３
で作成されたアクセス用の制御信号が各装置部位及び記
憶部４に対して送出されることになる。

その際、Ｒサイクルでは当該アクセス用の制御信号が前
記記憶部４に対して出力される際には前記実行制御部２
により送出された当該記憶部４に対する制御信号は前記
信号線５を介して当該記憶制御部３に送出され、当該記
憶制御部３で作成された当該アクセス用制御信号と論理
演算が行われて当該記憶部４に対して送出されることに
なる。

Ｅサイクルでは各部位及び前記記憶部４において送出さ
れた制御信号に基づいて各種の処理がなされることにな
る。すなわち、記憶制御部３では実行制御部２から受け
取った情報を元に記憶部４に対する制御を行うことなる
。

〔実施例〕

続いて、本発明に係る実施例について説明する。

第２図に本実施例に係るブロック図を示す。

本実施例に係るデータ処理装置は同図に示すようにマイ
クロプログラムに関するマイクロ・コードを格納する制
御記憶部１１と、当該制御記憶部１１から読み出された
マイクロ・コードに基づいて各種制御信号を作成して各
装置部位に送出する実行制御部１２と、前記制御記憶部
１１から読み出されたマイクロ・コードに基づいてビッ
ト・スライス・メモリ１４に対するアクセス制御を行う
記憶制御部１３と、データを格納する複数のチップから
構成される記憶部４としてのビット・スライス・メモリ
１４とを有するものである。

さらに本実施例では前記実行制御部１２から当該ビット
・スライス・メモリ１４に対して出力されるパイプライ
ン処理用の制御信号を前記記憶制御部１３に送出する信
号線１５と、前記実行制御部１２から出力される制御信
号に基づいて動作する装置部位として演算を行うＡＬＵ
１６及び各種レジスタ１７等とを有する。

ここで、ビット・スライス・メモリ１４とは記憶容量を
拡大するため１ワード（例えば３２ビット）を形成する
データを所定のスライス幅（例えば８ビツト）で分割し
て複数（４個）のグループのメモリチップに分割して並
列に処理可能としたメモリである。

本実施例は次のように動作する。

Ｃサイクルではマイクロ・コードが前記制御記憶部１１
より読み出され、Ｄサイクルでマイクロ・コードが実行
制御部１２及び前記記憶制御部１３に送出されて解読さ
れ、解読されたマイクロ・コードに基づいて各種の制御
信号が作成される。

実行制御部１２で作成された制御信号のうち前記ビット
・スライス・メモリ１４に対する制御信号についてはＤ
サイクルで前記記憶制御部１３に送出されることになる
。

当該記憶制御部１１から前記ビット・スライス・メモリ
１４に送出する信号には読出し制御用のＲＥＡＤ信号、
書込み制御用のＷＲＩＴＥ信号、アドレスのインクリメ
ント用のＡＤＲ３ＩＮＣ信号の三種類がある。

例えば、第３図に前記記憶制御部１１からＭＥＭＯＲＹ
　ＲＥＡＤ命令があった場合に、連続した３番地からメ
モリ内のデータを読み出す場合の制御信号の変化を示す
ようにＲＥＡＤ信号とＡＤＲ３ＩＮＣ信号が同図に示す
ようなタイミングで出力されている。

もし、パイプラインに乱れが全くない場合には前記記憶
制御部１３はＤサイクルに送出されるマイクロ・コード
だけを注目しておけば良く、マイクロ・コードがＭＥＭ
ＯＲＹ　ＲＥＡＤ／ＷＲＩＴＥ命令である場合には無条
件に制御信号が出力されることになるが、以下の理由に
より実行制御部１２により解読されたマイクロ・コード
に対応する制御信号が必要となる。

すなわち、実際にはいくつかの原因によりパイプライン
が乱れ、マイクロ・コードが送られてきても、それを無
視する必要のある空振りのサイクルが存在するからであ
る。

ここで、空振りのサイクルとは例えば次の４つが挙げら
れる。

■　読出し、書込みアドレスが一致したため＾サイクル
待つ場合 ■　分岐命令後の数サイクル ■　制御記憶の１とットエラーが検出されてからの数サ
イクル ■　プロセッサのスタート時の最初の数サイクル ここで、■についてはプロセッサの状態に依存する部分
が少なく、記憶制御部１３で判定することが可能である
。

しかし、■から■についてはプロセッサの状態（コンデ
イション・コード、エラー状態等）に依存すると共にパ
イプラインの制御と深くかかわっているために、実行制
御部１２でのみ判断が可能であり、実行制御部１２は■
から■までの条件のいずれかが成立した場合にはＤサイ
クルてそれを当該記憶制御部１３に通知する必要がある
からである。

続いて、Ｒサイクルにおいて前記実行制御部１２は前記
記憶制御部１３への制御信号を除いた各装置部位、例え
ばＡＬＵ１６等に制御信号を送出するとともに、前記記
憶制御部１３は当該実行制御部１２からの制御信号と自
己が解読した制御信号と■の条件に基づいて制御信号を
前記ビット・スライス・メモリ１４に送出することにな
る。

こうして、本実施例では前記記憶部４としてビット・ス
ライス・メモリ１４を使用した場合には、前記実行制御
部１２から直接信号線を当該メモリ１４に対して設ける
ことなく、前記記憶制御部１３に信号線１５を設け、前
記ビット・スライス・メモリ１４に対する制御信号は当
該信号線１５を介して当該記憶制御部１３に送出するよ
うにしている。

したがって、従来のように当該実行制御部１２に当該信
号用の複数の端子、前記ビット・スライス・メモリ１４
の各チップに対する信号線及び当該ビット・スライス・
メモリ１４の各チップに論理素子等を設けることなく、
前記記憶制御部１３への１つの信号線と当該記憶制御部
１３内に論理素子等を設けるだけで、既存の信号線等を
利用し、かつ専用の論理素子及び端子等を設けた専用メ
モリを使用しない通常の汎用的なビット・スライス・メ
モリ１４を使用することができる。

〔発明の効果〕

以上説明したように、本発明では前記実行制御部から前
記記憶部に対する制御信号の送出を当該記憶部に対して
直接行わずに前記記憶制御部に送出し、当該記憶制御部
内で前記記憶部に対するアクセス用の制御信号と論理演
算等を行い、その結果を記憶部に対する制御信号用の信
号線を介して記憶部に送出するようにしている。

したがって、当該記憶部に専用の論理素子等を設ける必
要がなく、汎用的な通常の記憶部の使用で足りるととも
に、記憶部が複数のチップから構成されているような場
合には信号線の数や端子数を削減して安価なデータ処理
装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は実施例に係
るブロック図、第３図は実施例に係る動作説明図、第４
図は従来例に係るブロック図である。 １（１１）・・・制御記憶部 ２（１２）・・・実行制御部 ３（１３）・・・記憶制御部 ４（１４）・・・記憶部 （ビット・スライス・メモリ） ５（１５）・・・信号線

Claims (1)

1. 【特許請求の範囲】 マイクロ・コードを格納する制御記憶部（１）と、当該
   制御記憶部（１）から読み出されたマイクロ・コードに
   基づいて各種制御信号を作成して各装置部位に送出する
   実行制御部（２）と、前記制御記憶部（１）から読み出
   されたマイクロ・コードに基づいて記憶部（４）に対す
   るアクセス制御を行う記憶制御部（３）と、データを格
   納する記憶部（４）とを有するデータ処理装置において
   、 前記実行制御部（２）は、パイプライン上のメモリ・ア
   クセス命令が実行されるかどうかの判断の全部、または
   一部を行い、これを記憶制御部（３）に送出し、記憶制
   御部（３）では実行制御部（２）から受け取った情報を
   元に、記憶部（４）に対する制御を行うことを特徴とす
   るデータ処理装置。