JP2875546B2 - 情報処理システム - Google Patents

Description

【発明の詳細な説明】 ［概 要］ 主記憶装置を複数の中央処理装置（CPU）が共用する
システムにおいて先行するCPUの主記憶装置参照中に、
新たなCPUが逐次化要求命令を実行する場合の情報処理
システムに関し、 従来、先行するCPUが主記憶装置参照中であれば、新
たなCPUでの逐次化要求命令のパイプライン制御は停止
され、次に命令の開始をするまでに無駄な時間を要した
問題の解決を目的とし、 先行するCPUの主記憶装置参照中であっても、新たなC
PU中での逐次化要求命令のパイプライン制御は止めるこ
となく実行し、該CPU中の記憶制御部に対して逐次化要
求を発行し、該逐次化要求と先行するCPUの主記憶装置
への書き込み操作との順序保証を記憶制御部で行うよう
構成する。

［産業上の利用分野］ 本発明は主記憶装置（MSU）を複数の中央処理装置（C
PU）が共用する情報処理システムにおいて、先行する中
央処理装置（CPU）が主記憶装置（MSU）参照中に、新た
に別の中央処理装置（CPU）が主記憶装置（MSU）参照の
ための逐次化要求命令を実行する場合の、該中央処理装
置（CPU）中での情報処理システムに関する。

［従来の技術］ 第３図は主記憶装置を複数の中央処理装置（CPU）が
共用する情報処理システムを示す図であり、主記憶装置
（MSU）７は記憶制御装置（MCU）６を介して複数の中央
処理装置（CPU0、CPUn）１、1aと接続されている。

図の例では、図面の見易さのために中央処理装置（CP
U）が２台用いられる場合を示しているが、特にこれに
限定されるわけではない。

中央処理装置（CPU0、１）は、それぞれ内部に命令制
御部２、2aと記憶制御部５、5aを有し、該記憶制御部
５、5a中にはバッファ記憶（ストアバッファ）を有し、
さらに命令制御部２、2a中には、インターロック制御部
３、3aとパイプライン制御部４、4aを有している。

このような、主記憶装置（MSU）７を複数の中央処理
装置（CPU0、１）１、1aが共用し、各中央処理装置（CP
U0、１）１、1aがパイプライン制御で処理されるシステ
ムにおいて、 従来、例えば一の中央処理装置（CPU）１から逐次化
要求を出す場合には、先行する主記憶装置（MSU）７へ
の書込み操作が完了しているかどうかを中央処理装置１
中の命令制御部２で監視しており、完了していればその
まま記憶制御部５に対して逐次化要求を出していた。

しかし、書き込み操作が完了せずにまだ保留されてい
る状態であれば記憶制御部５からストア（格納）保留信
号なるST−PENDING信号（図中の符号“a"で示す信号）
が送られてくるため、命令制御部２ではその信号をみて
逐次化を行う命令またはフローに対してST−PENDING信
号が落ちるまでパイプライン制御部４にインターロック
をかけ（図中の符号“b"で示す信号により）、順序保証
を行ってきた。

第４図は従来例の動作説明のためのタイムチャートを
示す図であり、逐次化要求命令に引続き、主記憶装置参
照命令が処理される場合の例である。

各命令中の処理区分記号Ｄ、Ａ、Ｔ、Ｂ、Ｅ、Ｗはパ
イプライン制御中の各処理ステートを表わしており、Ｄ
はデコード・サイクルであり、実行すべき命令を解読
し、Ａはアドレス計算サイクルであり、Ｔはアドレス変
換サイクルであり、Ｂはバッファ読み出しサイクル、Ｅ
は命令演算サイクルであり、Ｗは結果の格納サイクルを
表わし、良く知られたものである。

本図に示されるように、ST−PENDING信号は、命令制
御部２からストア（格納）の要求が出されてから記憶制
御部５のバッファ記憶（ストアバッファ）に入り、記憶
制御装置（MCU）６に反映されるまでオンとなる。

従って、逐次化要求命令のパイプライン制御はST−PE
NDING信号の間インターロックがかかり、Ａステートに
留まり、また後続する主記憶装置参照命令は逐次化要求
命令のインターロックによりＤステートで待たされるこ
とになる。

［発明が解決しようとする課題］ 以上説明した従来のパイプライン制御では、第４図の
従来例のタイムチャートで示されるように、命令制御部
によりST−PENDING信号をみて、該ST−PENDING信号がオ
ンであればパイプライン制御のインターロックを行い、
逐次化要求命令の処理を止めていたため、ST−PENDING
信号がオフになった時点での命令の開始が遅れ、処理速
度の低下を紹いていた。

本発明は、上記問題点に鑑みなされたものであり、逐
次化要求命令を効率良く処理する情報処理システムを提
供することを目的とする。

［課題を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に
記載した手段により達成される。

すなわち、本発明は、主記憶装置には主記憶制御装置
を介して複数の中央処理装置が接続され、該中央処理装
置中には、バッファ記憶を含む記憶制御部と、パイプラ
イン制御で処理を行う命令制御部とを有した情報処理シ
ステムにおいて、先行する中央処理装置の主記憶装置参
照の順序を、新たな中央処理装置の主記憶装置参照に対
して保証する逐次化を行う際に、命令制御部には、該命
令制御部から見て先行する他の中央処理装置の主記憶装
置への書き込み操作が未完了でも、逐次化を行う命令又
はフローに対して記憶制御部を参照するリクエストのタ
イミングではインターロックをかけることなく処理を続
行し、記憶制御部に対して逐次化要求を発行する手段を
設け、記憶制御部には、他の中央処理装置が主記憶装置
への書き込み操作を先行して行っている場合には、命令
演算が実行される前にインターロックをかける手段を、
設けたことを特徴とする情報処理システムである。

［作 用］ 従来は、中央処理装置（CPU）中の命令制御部で逐次
化要求命令を実行する際に、先行する中央処理装置（CP
U）の主記憶装置（MSU）への書き込み操作が行われてい
れば、パイプライン制御の処理を保留し、上記書き込み
操作が終了するまで待っていたが、 本発明では、上記先行する中央処理装置（CPU）の主
記憶装置（MSU）への書き込み操作が行われている場合
でも、上記逐次化要求命令のパイプライン制御処理を最
後まで続行させ、記憶制御部に逐次化要求を発行し、 記憶制御部中で、上記逐次化要求を主記憶制御装置
（MCU）に発行するのを保留し、先行する中央処理装置
（CPU）の主記憶装置（MSU）への書き込み操作との順序
保証を行う。

［実施例］ 第１図は本発明の一実施例を示す図であり、10はST−
PENDING信号を保持するラッチ（ST−PENDING−LATC
H）、11〜13はアンド回路を表わしており、他の符号は
第３図と同様である。

本実施例では、命令制御部２中でST−PENDING信号を
見るのを止め、逐次化要求命令はそのままパイプライン
制御部４で実行させ、逐次化要求なるSERL−REQ信号
（シリアライズ・リクエスト）を記憶制御部５に送る。

記憶制御装置（MCU）６からのST−PENDING信号は、ラ
ッチ10に保持され、ST−PENDING中は該ラッチの出力
“＋”側が“0"となり、アンド回路11でSERL−REQ信号
が阻止される。

また、ST−PENDING中の後続する主記憶装置参照命令
は、アンド回路12、13を介したデータの有効信号OP−ST
V信号、該OP−STV信号が入力されるインターロック制御
部３によりインターロック信号を発生し、パイプライン
制御部４での処理が保留される。

第２図は本発明の動作説明のためのタイムチャートを
示す図であり、逐次化要求命令については命令制御部で
のインターロックがなされず、ST−PENDING信号とは無
関係にパイプライン制御が最終のＷステートまで進めら
れ、後続する記憶装置参照命令もＡステートでアクセス
要求を出してＢステートまで処理が進められ、Ｅステー
トにおいて記憶制御部５からのオペランド待ちによるイ
ンターロック、すなわちフェッチ・データ・インターロ
ックがかかる。

ここで、このインターロックをかけるタイミングをタ
イムチャートで説明する。

図５は、本発明のインターロックのタイミングチャー
トを示す図である。本発明の逐次化要求命令は、Ａステ
ートでST−PENDING信号がONされてもインターロックさ
れるものではなく、Ｅステートまで処理を続行した時点
でST−PENDING信号がONであるとＥステートでインター
ロックがかかり、後続する命令も、逐次化要求命令がイ
ンターロックされるまで処理が行われる。

記憶制御部５はST−PENDING信号がオフになった時点
で、記憶制御装置（MCU）６に対して逐次化要求（SERL
−REQ）を出し、また命令制御部２からのアクセス要求
に対して応答を返す。

［発明の効果］ 以上、説明した如く本発明によれば、逐次化要求命令
が、命令制御部中でST−PENDING信号によりインターロ
ックされることなく処理が進められ、後続する主記憶装
置参照命令の開始を早めることになり処理の高速化が図
られる。

すなわち、第２図の本発明の場合のタイムチャート
と、第４図の従来の場合のタイムチャートとを比較する
と、ST−PENDING信号がオフになった時点での後続する
主記憶装置参照の命令の開始が最低でも４τ（τはパイ
プラインの１ステートの処理時間）短縮できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は本発明の
動作説明のためのタイムチャートを示す図、第３図は主
記憶装置を複数の中央処理装置が共用するシステムを示
す図、第４図は従来例の動作説明のためのタイムチャー
トを示す図、第５図は本発明のインターロックのタイム
チャートを示す図である。 １、1a……中央処理装置（CPU）、２、2a……命令制御
部、３、3a……インターロック制御部、４、4a……パイ
プライン制御部、５、5a……記憶制御部、６……記憶制
御装置（MCU）、７……主記憶装置（MSU）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主記憶装置には主記憶制御装置を介して複
   数の中央処理装置が接続され、該中央処理装置には、バ
   ッファ記憶を含む記憶制御部と、パイプライン制御で処
   理を行う命令制御部とを有した情報処理システムにおい
   て、 先行する中央処理装置の主記憶装置参照の順序を、新た
   な中央処理装置の主記憶装置参照に対して保証する逐次
   化を行う際に、 命令制御部には、該命令制御部から見て先行する他の中
   央処理装置の主記憶装置への書き込み操作が未完了で
   も、逐次化を行う命令又はフローに対して、記憶制御部
   を参照するリクエストのタイミングではインターロック
   をかけることなく処理を続行し、記憶制御部に対して逐
   次化要求を発行する手段を設け、 記憶制御部には、他の中央処理装置が主記憶装置への書
   き込み操作を先行して行っている場合には、命令演算が
   実行される前にインターロックをかける手段を、設けた
   ことを特徴とする情報処理システム。