JPS6024663A - メモリ・アクセス制御方式 - Google Patents
メモリ・アクセス制御方式Info
- Publication number
- JPS6024663A JPS6024663A JP13234883A JP13234883A JPS6024663A JP S6024663 A JPS6024663 A JP S6024663A JP 13234883 A JP13234883 A JP 13234883A JP 13234883 A JP13234883 A JP 13234883A JP S6024663 A JPS6024663 A JP S6024663A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- read
- access
- address
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ） 発明の技術分野
本発明は、メモリ・アクセス制御方式、特にマイクロ・
プロセッサがアクセスする如き比較的低速のメモリに対
するメモリ・アクセス制御方式において、プロセッサが
アクセス指令を発した後に他処理を実行できるよう構成
すると共に、例えば読出しアクセス時にはメモリ側装置
が先読出しを行っておくようにして、全体の処理速度を
向上するようにしたメモリ・アクセス制御力式に関する
ものである。
プロセッサがアクセスする如き比較的低速のメモリに対
するメモリ・アクセス制御方式において、プロセッサが
アクセス指令を発した後に他処理を実行できるよう構成
すると共に、例えば読出しアクセス時にはメモリ側装置
が先読出しを行っておくようにして、全体の処理速度を
向上するようにしたメモリ・アクセス制御力式に関する
ものである。
（Ｂ） 技術の背景と問題点
従来からマイクロ・プロセッサがメモリ（ｉｔ ｏ Ｍ
やＥｌ、 Ａ Ｍ ）をアクセスするに当っては、描該
メモリのアクセス時間だけ待ってデータの読出しや書込
みを行うようにしている。このために、メモリのアクセ
ス時間の間、プロセッサは他処理を実行することができ
ない。勿論、高速のメモリを使用する方策を採用すれば
解決できるが高価となりまた消費電力増につながる。更
に大型コンピュータの如く高速キャッシュ・メモリを持
つ方法も制御が難かしく高価となる。
やＥｌ、 Ａ Ｍ ）をアクセスするに当っては、描該
メモリのアクセス時間だけ待ってデータの読出しや書込
みを行うようにしている。このために、メモリのアクセ
ス時間の間、プロセッサは他処理を実行することができ
ない。勿論、高速のメモリを使用する方策を採用すれば
解決できるが高価となりまた消費電力増につながる。更
に大型コンピュータの如く高速キャッシュ・メモリを持
つ方法も制御が難かしく高価となる。
（Ｃ）発明の目的と構成
本発明は、上記の点を解決することを目的としており、
比較的安価な構成を附加するだけで実効的にメモリ・ア
クセス速度を向上することを目的としている。そしてそ
のため、本発明のメモリ・アクセス制御方式は、読出し
および／″ｉたけ書込みアクセスが実行されるメモリ、
該メモリに対するアクセス・アドレスがセットされるア
ドレス・レジスタ、該アドレス・レジスタの内容を歩進
する歩進回路、上記メモリに対する書込みデータがセッ
トされる書込みデータ・レジスタ、上記メモリからの読
出しデータがセットされる読出しデータ・レジスタをそ
なえ、上記メモリに対して読出しおよび／または書込み
アクセスを実行するメモリ・アクセス制御方式において
、読出しアクセス時に当該読出しデータが読出された後
に上記歩道回路によって歩進されたアドレスにもとづい
て自律的に上記メモリに対して先読出しアクセスを行う
よう構成すると共に、上記歩進されたアドレスと次に本
来のアクセスが行われるべき読出しアドレスとを比較す
る比較回路をもうけてなり、中央処理装置は上記読出し
アクセス指令を発した後に他処理を実行しては次の読出
しアクセス指令を発するよう構成した上で、メモリ側装
置は上記比較回路が一致信号を発した場合に上記当該次
の読出しアクセスに対応する読出しデータとして先読出
しを行って得ているデータを上記中央処理装置に転送す
るようにしたことを特徴とし、更に書込みアクセス時に
も対応した処理を実行するようにしたことを特徴として
いる。以下図面を参照しつつ説明する。
比較的安価な構成を附加するだけで実効的にメモリ・ア
クセス速度を向上することを目的としている。そしてそ
のため、本発明のメモリ・アクセス制御方式は、読出し
および／″ｉたけ書込みアクセスが実行されるメモリ、
該メモリに対するアクセス・アドレスがセットされるア
ドレス・レジスタ、該アドレス・レジスタの内容を歩進
する歩進回路、上記メモリに対する書込みデータがセッ
トされる書込みデータ・レジスタ、上記メモリからの読
出しデータがセットされる読出しデータ・レジスタをそ
なえ、上記メモリに対して読出しおよび／または書込み
アクセスを実行するメモリ・アクセス制御方式において
、読出しアクセス時に当該読出しデータが読出された後
に上記歩道回路によって歩進されたアドレスにもとづい
て自律的に上記メモリに対して先読出しアクセスを行う
よう構成すると共に、上記歩進されたアドレスと次に本
来のアクセスが行われるべき読出しアドレスとを比較す
る比較回路をもうけてなり、中央処理装置は上記読出し
アクセス指令を発した後に他処理を実行しては次の読出
しアクセス指令を発するよう構成した上で、メモリ側装
置は上記比較回路が一致信号を発した場合に上記当該次
の読出しアクセスに対応する読出しデータとして先読出
しを行って得ているデータを上記中央処理装置に転送す
るようにしたことを特徴とし、更に書込みアクセス時に
も対応した処理を実行するようにしたことを特徴として
いる。以下図面を参照しつつ説明する。
（Ｄ） 発明の実施例
第１図は本発明の一実施例構成、第２図は読出しアクセ
ス時の一実施例タイムチャート、第３図は書込みアクセ
ス時の一実施例タイムチャートを示す。
ス時の一実施例タイムチャート、第３図は書込みアクセ
ス時の一実施例タイムチャートを示す。
第１図において、１は制」１部、２はメモリ、３はアド
レス・レジスタ、４は歩進回路、５は書込ミテータ・レ
ジスタ、６は読出シデータ・レジスタ、７はドライバ、
８は比較回路を表わしている。
レス・レジスタ、４は歩進回路、５は書込ミテータ・レ
ジスタ、６は読出シデータ・レジスタ、７はドライバ、
８は比較回路を表わしている。
図示メモリ２、アドレス・レジスタ３、歩進回路４、書
込みデータ・レジスタ５、読出しデータ・レジスタ６な
どは従来周知の構成であり、本発明の場合には図示比較
回路８とドライバ７とが新しく用意される。比較回路８
は、歩進回路４によって歩進されてアドレス−レジスタ
３にセントされたアドレスと、例えばプロセッサから与
えられる読出しアドレスとを比較し、一致している場合
にこの旨を制御部１に通知するよう構成される。
込みデータ・レジスタ５、読出しデータ・レジスタ６な
どは従来周知の構成であり、本発明の場合には図示比較
回路８とドライバ７とが新しく用意される。比較回路８
は、歩進回路４によって歩進されてアドレス−レジスタ
３にセントされたアドレスと、例えばプロセッサから与
えられる読出しアドレスとを比較し、一致している場合
にこの旨を制御部１に通知するよう構成される。
ドライバ７は、制御部１からの指示があるときのみ、読
出しデータ・レジスタ６の内容を例えばプロセッサ側に
転送するよう構成される。また制御部１は、メモリ２や
アドレス・レジスタ３や歩進回路４や書込みデータ・レ
ジスタ５や読出しデータ・レジスタ６やドライバ７を制
御する機能をもつと共に、書込みアクセス時には、新ら
しく書込みアクセス指令が発せられたときそれ以前のア
クセスによる処理が継続中か否かを監視する機能をもっ
ている。
出しデータ・レジスタ６の内容を例えばプロセッサ側に
転送するよう構成される。また制御部１は、メモリ２や
アドレス・レジスタ３や歩進回路４や書込みデータ・レ
ジスタ５や読出しデータ・レジスタ６やドライバ７を制
御する機能をもつと共に、書込みアクセス時には、新ら
しく書込みアクセス指令が発せられたときそれ以前のア
クセスによる処理が継続中か否かを監視する機能をもっ
ている。
以下、第２図および第３図を参照しつつ、読出しアクセ
ス時と書込みアクセス時との処理態様について説明する
。
ス時と書込みアクセス時との処理態様について説明する
。
読出しアクセス時においては、第２図図示の如く、今仮
にプロセッサがアドレスＡに対して読出しアクセス指令
を発したとすると、プロセッサは他処理を実行してゆく
。一方メモリ側装置においては、歩進回路４によって更
新されたアドレス（Ａ＋１）がアドレス・レジスタ３に
セットされ、これにもとづいて自律的に（制御部１の自
律的な指示によって）メモリ２に対してアドレス（Ａ＋
１．）として読出しアクセスが行われ、その結果のデー
タＤ（Ａ＋ｔ）が読出しデータ・レジスタ６にセットさ
れる。メモリ側装置においては、この状態で待機してい
る。
にプロセッサがアドレスＡに対して読出しアクセス指令
を発したとすると、プロセッサは他処理を実行してゆく
。一方メモリ側装置においては、歩進回路４によって更
新されたアドレス（Ａ＋１）がアドレス・レジスタ３に
セットされ、これにもとづいて自律的に（制御部１の自
律的な指示によって）メモリ２に対してアドレス（Ａ＋
１．）として読出しアクセスが行われ、その結果のデー
タＤ（Ａ＋ｔ）が読出しデータ・レジスタ６にセットさ
れる。メモリ側装置においては、この状態で待機してい
る。
次ぎにプロセッサがアドレス（Ａ＋１）に対し。
て読出しアクセス指令を発したとすると、メモリ側装置
においては、当該時点のアドレス・レジスタ３の内容と
新しく与えられたアドレス（Ａ＋１）とを比較回路８に
よって照合する。図示の如く一致していたとすると、制
御部１は、新らしくメモリ２に対してアクセスを行うこ
となく、読出しデータ・レジスタ６にセットされている
内容をドライバ７によって転送するよう制御する。この
状態の下で、第２図図示の如く、プロセッサは他処理を
行い、メモリ側装置は更新されたアドレス（Ａ＋２）に
よってメモリ２をアクセスしてデータＤ（Ａ＋２１ｔ［
出しデータ・レジスタ６にセットして待機する。
においては、当該時点のアドレス・レジスタ３の内容と
新しく与えられたアドレス（Ａ＋１）とを比較回路８に
よって照合する。図示の如く一致していたとすると、制
御部１は、新らしくメモリ２に対してアクセスを行うこ
となく、読出しデータ・レジスタ６にセットされている
内容をドライバ７によって転送するよう制御する。この
状態の下で、第２図図示の如く、プロセッサは他処理を
行い、メモリ側装置は更新されたアドレス（Ａ＋２）に
よってメモリ２をアクセスしてデータＤ（Ａ＋２１ｔ［
出しデータ・レジスタ６にセットして待機する。
次の読出しアクセス時において、プロセッサカニアドレ
スＢに対して読出しアクセス指令を発したとすると、比
較回路８は不一致を発する。これ（（もとづいて制御部
１は第２図図示の如く改めてアドレスＢをもってメモリ
２をアクセスする。そして読出されてきたデータＤ（Ｂ
）をドライノ（７を介して転送するようにする。
スＢに対して読出しアクセス指令を発したとすると、比
較回路８は不一致を発する。これ（（もとづいて制御部
１は第２図図示の如く改めてアドレスＢをもってメモリ
２をアクセスする。そして読出されてきたデータＤ（Ｂ
）をドライノ（７を介して転送するようにする。
このようにすることによって、プロセッサは他処理を実
行することが可能となり、また従来のアクセス（通常の
アクセス）の場合に第２図図示の時間Ｔαを待って読出
しデータが得られる形となるのに対して、比較回路８に
おいて一致が得らｉｔでいる場合には第２図図示時間Ｔ
ｂを待つだし１で足りる。一般には、読出しアクセス時
にはアドレスＡ、（Ａ＋１）、（Ａ＋２）、・・・・の
如く歩進されたアドレスをアクセスすることが多いこと
から、図示の処理がきわめて有効なものとなる。
行することが可能となり、また従来のアクセス（通常の
アクセス）の場合に第２図図示の時間Ｔαを待って読出
しデータが得られる形となるのに対して、比較回路８に
おいて一致が得らｉｔでいる場合には第２図図示時間Ｔ
ｂを待つだし１で足りる。一般には、読出しアクセス時
にはアドレスＡ、（Ａ＋１）、（Ａ＋２）、・・・・の
如く歩進されたアドレスをアクセスすることが多いこと
から、図示の処理がきわめて有効なものとなる。
書込みアクセス時においては、第３図図示の如く、プロ
セッサは書込みアクセス指令を発した後に他処理に入っ
てゆく。そして、次の書込みアクセス指令例えばアドレ
スＣに対する書込み時にメモリ２において例えば処理中
であることを制御部１が判断したとすると、メモリ側装
置においては当該ビジー状態が解除されるまでの時間例
えばＩｌｌ ｃを待って、アドレスＣに対する書込みに
入ってゆくようにされる。
セッサは書込みアクセス指令を発した後に他処理に入っ
てゆく。そして、次の書込みアクセス指令例えばアドレ
スＣに対する書込み時にメモリ２において例えば処理中
であることを制御部１が判断したとすると、メモリ側装
置においては当該ビジー状態が解除されるまでの時間例
えばＩｌｌ ｃを待って、アドレスＣに対する書込みに
入ってゆくようにされる。
（ｐ） 発明の効果
以上説明した如く、本発明によれば、プロセッサはメモ
リ・アクセスに続いて他処理に入ってゆき次のメモリ・
アクセスを行う形となるが、このとき第２図や第３図図
示にみられる如く処理速度が向上される。
リ・アクセスに続いて他処理に入ってゆき次のメモリ・
アクセスを行う形となるが、このとき第２図や第３図図
示にみられる如く処理速度が向上される。
第１図は本発明の一実施例構成、自１２図はｎｈ：出し
アクセス時の一実施例タイムチャート、第３図は書込み
アクセス時の一実施例タイムチャートを示す。 図中、１は制御部、２はメモリ、３はアドレス・レジス
タ、４は歩進回路、５は書込みデータ・ｌ／レジスタ６
は読出しデータ・レジスタ、７はドライバ、８は比較回
路を表わす。 特許出願人 富士通株式会社
アクセス時の一実施例タイムチャート、第３図は書込み
アクセス時の一実施例タイムチャートを示す。 図中、１は制御部、２はメモリ、３はアドレス・レジス
タ、４は歩進回路、５は書込みデータ・ｌ／レジスタ６
は読出しデータ・レジスタ、７はドライバ、８は比較回
路を表わす。 特許出願人 富士通株式会社
Claims (2)
- （１） 読出しおよび／または書込みアクセスが実行さ
れるメモリ、該メモリに対するアクセス・アドレスがセ
ントされるアドレス・レジスタ、該アドレス・レジスタ
の内容を歩進する歩進回路、上記メモリに対する書込み
データがセットされる書込みデータ・レジスタ、上記メ
モリからの読出しデータがセントされる翫出しデータ・
レジスタをそなえ、上記メモリに対して読出しおよび／
またハ古、込みアクセスを実行するメモリ・アクセス制
御力式において、読出しアクセス時に轟該読出しデータ
が読出された後に上記歩進回路によって歩進されたアド
レスにもとづいて自律的に上記メモリに対して先読出し
アクセスを行うよう構成すると共に、上記歩進されたア
ドレスと次に本来のアクセスが行われるべき読出しアド
レスとを比較する比較回路をもうけてなり、中央処理装
置は上記読出しアクセス指令を発した後に他処理を実行
しては次の読出しアクセス指令を発するよう構成した上
で、メモリ側装置は上記比較回路が一致信号を発した場
合に上記当該次の読出しアクセスに対応する読出しデー
タとして先読出しを行って得ているデータを上記中央処
理装置に転送するようにしたことを特徴とするメモリ・
アクセス制御方式。 - （２） 読出しおよび／または書込みアクセスが実行さ
れるメモリ、該メモリに対するアクセス・アドレスがセ
ットされるアドレス・レジスタ、ｎ亥アドレス・レジス
タの内容を歩進する歩進回路、上記メモリに対する書込
みデータがセットされる居込みデータ・レジスタ、上記
メモリからの読出しデータがセットされる読出しデータ
・レジスタをそなえ、上記メモリに対して読出しおよび
／または書込みアクセスを実行するメモリ・アクセス制
御方式において、書込みアクセス時に上記メモリに対す
る先のアクセスに対応する処理が継続中か否かをチェッ
クする制御部をもうけると共に当該継続中の場合に中央
処理装置が書込みアクセス指令をメモリ側装置に対して
待ち時間を経過した後に与え得るよう構成してなり、上
記中央処理装置は上記書込みアクセス指令を発した後に
他処理を実行して次の書込みアクセス指令を発するよう
構成した上で、当該次の書込みアクセス指令時に上記継
続中の場合に上記メモリ側装置は当該継続中の処理の終
了を待って尚該次の書込みアクセス指令を実行するよう
にしたことを特徴とするメモリ・アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13234883A JPS6024663A (ja) | 1983-07-19 | 1983-07-19 | メモリ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13234883A JPS6024663A (ja) | 1983-07-19 | 1983-07-19 | メモリ・アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024663A true JPS6024663A (ja) | 1985-02-07 |
Family
ID=15079246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13234883A Pending JPS6024663A (ja) | 1983-07-19 | 1983-07-19 | メモリ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242383A (ja) * | 1985-08-19 | 1987-02-24 | Fuji Xerox Co Ltd | 記憶装置 |
| US5579500A (en) * | 1993-02-24 | 1996-11-26 | Matsushita Electric Industrial Co., Ltd. | Control apparatus for controlling data read accesses to memory and subsequent address generation scheme based on data/memory width determination and address validation |
-
1983
- 1983-07-19 JP JP13234883A patent/JPS6024663A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242383A (ja) * | 1985-08-19 | 1987-02-24 | Fuji Xerox Co Ltd | 記憶装置 |
| US5579500A (en) * | 1993-02-24 | 1996-11-26 | Matsushita Electric Industrial Co., Ltd. | Control apparatus for controlling data read accesses to memory and subsequent address generation scheme based on data/memory width determination and address validation |
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