JPS62128341A - ２ポ−トメモリへのアクセス制御方式 - Google Patents
２ポ−トメモリへのアクセス制御方式Info
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- JPS62128341A JPS62128341A JP26908785A JP26908785A JPS62128341A JP S62128341 A JPS62128341 A JP S62128341A JP 26908785 A JP26908785 A JP 26908785A JP 26908785 A JP26908785 A JP 26908785A JP S62128341 A JPS62128341 A JP S62128341A
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- access
- memory
- port
- access port
- memory access
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２ポートメモリへのアクセス制御方式に関し、
更に詳しくは、相５′Ｉ￥なる２組のアクセスポートを
有する２ポートメモリにおいて、２つのアクセスポート
からのメモリアクセスの重なりをできるだり減らすアク
セス制御方式に関する。
更に詳しくは、相５′Ｉ￥なる２組のアクセスポートを
有する２ポートメモリにおいて、２つのアクセスポート
からのメモリアクセスの重なりをできるだり減らすアク
セス制御方式に関する。
（従来の技術）
第４図（Δ）１．ｉ近年のコンピュータ・システムの構
成ブロック図、第４図（Ｂ）は主メモリ部ＭＭＵ内の構
成ＩＩＩ、２図である。このシステムのように、磁気デ
ィスクＨ置Ｍ Ｄに代表されるような高速のデータ転送
を必要とする入出力機器を備える場合、入出力機器の制
御を行う入出力部ＩＯに、ダイレクト・メモリ・アクヒ
ス機構（ＤＭＡ）を設置ノ、システムバスを経由し、主
メモリ部ＭＭＵ内の入出力データ領域に、直接データア
クセスを実行することにＪ：す、主プロセツサ部ＣＰＵ
の工１荷の低減を図ることが行われている。
成ブロック図、第４図（Ｂ）は主メモリ部ＭＭＵ内の構
成ＩＩＩ、２図である。このシステムのように、磁気デ
ィスクＨ置Ｍ Ｄに代表されるような高速のデータ転送
を必要とする入出力機器を備える場合、入出力機器の制
御を行う入出力部ＩＯに、ダイレクト・メモリ・アクヒ
ス機構（ＤＭＡ）を設置ノ、システムバスを経由し、主
メモリ部ＭＭＵ内の入出力データ領域に、直接データア
クセスを実行することにＪ：す、主プロセツサ部ＣＰＵ
の工１荷の低減を図ることが行われている。
しかしながら、このシステムでは、入出力機器の起動中
に入出力部ＩＯのＤＭＡによるデータ転送のためにシス
テムバスが主として占有されるため、主プロセツサ部Ｃ
Ｐ ｔＪが主メモリ部ＭＭＵにアクセスする場合、余分
な持も時間を生じ、主プロセツサ部ＣＰＵの処理効率の
低下をきたすことになる。。
に入出力部ＩＯのＤＭＡによるデータ転送のためにシス
テムバスが主として占有されるため、主プロセツサ部Ｃ
Ｐ ｔＪが主メモリ部ＭＭＵにアクセスする場合、余分
な持も時間を生じ、主プロセツサ部ＣＰＵの処理効率の
低下をきたすことになる。。
第５図（Δ）はこの点を改占したシステムの構成ブロッ
ク図であり、第５図（［３）、（Ｃ）は主メヒリ部ＭＭ
Ｕ、０−カルメモリ部ＬＭＵの構成概念図である。第５
図（Ａ）のシステムは、入出力部１０内に、ロー２Ｊル
メモリ部ＬＭＵ＠設け、第４図のシステムで主メモリ部
ＭＭＵ内に割り付けられた入出力ｌ１１ｉに対リ−る入
出力データ領域を、このローカルメモリ部Ｌ Ｍ ｔＪ
に移したものである。
ク図であり、第５図（［３）、（Ｃ）は主メヒリ部ＭＭ
Ｕ、０−カルメモリ部ＬＭＵの構成概念図である。第５
図（Ａ）のシステムは、入出力部１０内に、ロー２Ｊル
メモリ部ＬＭＵ＠設け、第４図のシステムで主メモリ部
ＭＭＵ内に割り付けられた入出力ｌ１１ｉに対リ−る入
出力データ領域を、このローカルメモリ部Ｌ Ｍ ｔＪ
に移したものである。
ローカルメモリ部Ｌ Ｍ ｔＪは、相異なる２相のアク
セスポート、即ら、システムバスからのアクセスボー１
〜及び入出力制御部■ｏＣからのアクセスボー１〜を有
し、システムバス又は入出力制御部ＩＯＣｈｓ ｒらの
アクセスに応じて、いずれか一方のアクセスに切換える
、いわゆる２ボートメ■りより成る。
セスポート、即ら、システムバスからのアクセスボー１
〜及び入出力制御部■ｏＣからのアクセスボー１〜を有
し、システムバス又は入出力制御部ＩＯＣｈｓ ｒらの
アクセスに応じて、いずれか一方のアクセスに切換える
、いわゆる２ボートメ■りより成る。
このようなシステムによれば、入出力部１０ど、腎１気
デｆスクＸ４ｉ”ＪＩ Ｍ Ｄのような入出力機器間の
データ転送のためにシステムバスが占有されることが極
めて少なくなるため、その分、主プロセツサ部ＣＰＵの
処理効率が向上することになる。
デｆスクＸ４ｉ”ＪＩ Ｍ Ｄのような入出力機器間の
データ転送のためにシステムバスが占有されることが極
めて少なくなるため、その分、主プロセツサ部ＣＰＵの
処理効率が向上することになる。
ここで、２ポー］−メモリであるところの、ローカルメ
モリ部ＬＭＵにおいて、いずれか一方のアクセスポート
に切換える従来のアクセス制御方式トシて、いわゆる先
ム慢先方式が公知である。この方式は、システムバスか
らのアクセス要求と、入出力機器間１０Ｇからのアクセ
ス要求の内、先にアクセス要求を発生した方を優先させ
るやり方である。
モリ部ＬＭＵにおいて、いずれか一方のアクセスポート
に切換える従来のアクセス制御方式トシて、いわゆる先
ム慢先方式が公知である。この方式は、システムバスか
らのアクセス要求と、入出力機器間１０Ｇからのアクセ
ス要求の内、先にアクセス要求を発生した方を優先させ
るやり方である。
（発明が解決しようとする問題点）
しかしながら、このようへ先着清先方式によるものは、
入出力制御部ＩＯＣからローカルメモリ部ＬＭＵへのノ
ックセスに時間的余裕があり、そのアクセス・タイミン
グを一定期間内でずらＵ゛、入出力制御部ＩＯＣとプロ
セッサ部ＣＰＵからのメしリアクレスの重なりを防ぐこ
とが可能な場合でら、主プロセツサ部ＣＰ Ｕがローカ
ルメ［り部ＬＭＵをアクセスする際に、入出力制ｔａ１
１部１０Ｇが先にローカルメモリ部ＬＭＵをアクセスし
ている時には、そのアクセス終了時点までまたされるこ
とになり、主ブ１コセッザ部ＣＰＵの処理速度は低下し
てしＪ：う。従って、主プロはツザ部ＣＰ Ｕの処理効
率が向上しないという問題点があった。
入出力制御部ＩＯＣからローカルメモリ部ＬＭＵへのノ
ックセスに時間的余裕があり、そのアクセス・タイミン
グを一定期間内でずらＵ゛、入出力制御部ＩＯＣとプロ
セッサ部ＣＰＵからのメしリアクレスの重なりを防ぐこ
とが可能な場合でら、主プロセツサ部ＣＰ Ｕがローカ
ルメ［り部ＬＭＵをアクセスする際に、入出力制ｔａ１
１部１０Ｇが先にローカルメモリ部ＬＭＵをアクセスし
ている時には、そのアクセス終了時点までまたされるこ
とになり、主ブ１コセッザ部ＣＰＵの処理速度は低下し
てしＪ：う。従って、主プロはツザ部ＣＰ Ｕの処理効
率が向上しないという問題点があった。
本発明はこのような問題点に鑑みてなされたもので、そ
の目的は、相異なる２組のアクセスポートを有づる２ポ
ートメモリにおいて、２組のアクセスポートの内、一方
のアクヒスボートからのメモリへのアクセスタイミング
を一定期間内でずらせることかできる場合に、その一定
期間内におけるそれぞれのアクセスポートからのメモリ
アクセスの重なりを、できるだけ減らずことが可能なア
クセス制御方式を提供することにある。
の目的は、相異なる２組のアクセスポートを有づる２ポ
ートメモリにおいて、２組のアクセスポートの内、一方
のアクヒスボートからのメモリへのアクセスタイミング
を一定期間内でずらせることかできる場合に、その一定
期間内におけるそれぞれのアクセスポートからのメモリ
アクセスの重なりを、できるだけ減らずことが可能なア
クセス制御方式を提供することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、第１．第２の互い
に相異なる２組のアクセスポートを有する２ポートメモ
リにおいて、第１のアクセスポートからのメモリアクセ
スが非同期に行われ、第２のアクヒスポートからのメモ
リへのアクセスタイミングを一定期間内で自由にずらせ
ることができる場合に、前記第１のアクセスポートから
のメモリアクセスに対しては、前記第２のアクセスポー
トからメモリアクセスを行っていない場合には、その時
点でメモリアクセスを行い、第２のアクセスポートから
メモリアクセスを行っている場合には、当該アクセス終
了時点後にメモリアクセスを行うようにし、第２のアク
セスポートからのメモリアクセスに対しては、ｎら記一
定期間内において、第１のアクセスポートへのアクセス
前兆信号を常時監視し、第２のアクセスポートからのア
クセス要求が既に発生していた場合にもアクセスｎｔ兆
信８を検知するまでメモリアクセスを１ｊわず、アクセ
ス前兆信号を検知した場合にはその時点でメモリアクセ
スを行い、前記一定期間内前兆信号を検知しなかった場
合には前記一定期間内の終了期間にメモリアクセスを行
うようにしたことを特徴とするものである。
に相異なる２組のアクセスポートを有する２ポートメモ
リにおいて、第１のアクセスポートからのメモリアクセ
スが非同期に行われ、第２のアクヒスポートからのメモ
リへのアクセスタイミングを一定期間内で自由にずらせ
ることができる場合に、前記第１のアクセスポートから
のメモリアクセスに対しては、前記第２のアクセスポー
トからメモリアクセスを行っていない場合には、その時
点でメモリアクセスを行い、第２のアクセスポートから
メモリアクセスを行っている場合には、当該アクセス終
了時点後にメモリアクセスを行うようにし、第２のアク
セスポートからのメモリアクセスに対しては、ｎら記一
定期間内において、第１のアクセスポートへのアクセス
前兆信号を常時監視し、第２のアクセスポートからのア
クセス要求が既に発生していた場合にもアクセスｎｔ兆
信８を検知するまでメモリアクセスを１ｊわず、アクセ
ス前兆信号を検知した場合にはその時点でメモリアクセ
スを行い、前記一定期間内前兆信号を検知しなかった場
合には前記一定期間内の終了期間にメモリアクセスを行
うようにしたことを特徴とするものである。
（実施例）
以下、図面を用いて本発明の実施例を詳細に説明づる。
本発明のアクセスｆ［、ＩＩ Ｉｌｌ方式は、第５図に
示すような２ポートメモリを使用するシステムにおいて
適用されるものである。
示すような２ポートメモリを使用するシステムにおいて
適用されるものである。
第１図は本発明のアクセス制御方式を実現するローカル
メモリ部の構成ブロック図である。この日−ｈルメＤり
部ＬＭｔＪは、２ボ一トメモリＭＥＭとその制御回路Ｃ
ＮＴの２つの主要部分より構成される。２ボ一トメモリ
ＭＥＭは、相異なる２組のアクセスポート△、Ｂを有し
、又、各アクセスポー）−Ａ、Ｂは、それぞれアドレス
ポート、データポートより成る。ここでは、アクセスポ
ート△はシステムバスに、アクセスポートＢは入出力制
御部１０Ｃにそれぞれ接続されているものとりる。
メモリ部の構成ブロック図である。この日−ｈルメＤり
部ＬＭｔＪは、２ボ一トメモリＭＥＭとその制御回路Ｃ
ＮＴの２つの主要部分より構成される。２ボ一トメモリ
ＭＥＭは、相異なる２組のアクセスポート△、Ｂを有し
、又、各アクセスポー）−Ａ、Ｂは、それぞれアドレス
ポート、データポートより成る。ここでは、アクセスポ
ート△はシステムバスに、アクセスポートＢは入出力制
御部１０Ｃにそれぞれ接続されているものとりる。
２ボ一トメモリＭＥＭは、リード（ＲＯａｄ＞。
ライト（Ｗｒｉｔｅ）可能なランダムアクセスメ七り（
ＲＡＭ）、データセレクタＤ３．２組の双方向性のデー
タバッファーＤＢＡ、ＤＢＳより成る。データセレクタ
ＤＳ、各データバッファＤＢＡ、ＤＢＢは、後述の制御
回路ＣＮＴの制御信号により、データセレクタＤＳにつ
いては、Ａアドレスポート又はＢアドレスボートのいず
れか一方を選択し、データバッファＤＢＡ、ＤＢＳにつ
いては、そのいずれか一方が選択される。
ＲＡＭ）、データセレクタＤ３．２組の双方向性のデー
タバッファーＤＢＡ、ＤＢＳより成る。データセレクタ
ＤＳ、各データバッファＤＢＡ、ＤＢＢは、後述の制御
回路ＣＮＴの制御信号により、データセレクタＤＳにつ
いては、Ａアドレスポート又はＢアドレスボートのいず
れか一方を選択し、データバッファＤＢＡ、ＤＢＳにつ
いては、そのいずれか一方が選択される。
ＩＩＩ Ｉ１１回路ＣＮＴは、アクセスポートΔへのア
クセス前兆（３＠ Ｐ ＲＳ 、△ボートアクセス要求
（コ号ＲＥＱ△、Ｂボートアクセス要求信号ＲＥＱ［３
を受けて、アクセスポートＡとアクセスポートＢのｔ７
Ｊ換えを行うとともに、ＲＡＭへのデータリード又はデ
ータライトタイミングを発生する。
クセス前兆（３＠ Ｐ ＲＳ 、△ボートアクセス要求
（コ号ＲＥＱ△、Ｂボートアクセス要求信号ＲＥＱ［３
を受けて、アクセスポートＡとアクセスポートＢのｔ７
Ｊ換えを行うとともに、ＲＡＭへのデータリード又はデ
ータライトタイミングを発生する。
ここで、アクセスポートＡ１即ち、システムバスからの
メモリアクセスは非同期で行われ、アクセスポートＢ１
即ら、入出力制御部１０Ｃからのメ〔リアクセスは、一
定明間毎に同期して行われるが、そのアクセスタイミン
グはその一定明間内で自由にずらせることができるもの
とする。つまり、入出力ｆ、ＩＩ １１１部は、一定期
間内に少なくとも１回、２ボートメ七りをリード又はラ
イトする必要があるが、そのアクセスタイミングは、そ
の一定１ｕｌ１間内であればいずれでもよい。
メモリアクセスは非同期で行われ、アクセスポートＢ１
即ら、入出力制御部１０Ｃからのメ〔リアクセスは、一
定明間毎に同期して行われるが、そのアクセスタイミン
グはその一定明間内で自由にずらせることができるもの
とする。つまり、入出力ｆ、ＩＩ １１１部は、一定期
間内に少なくとも１回、２ボートメ七りをリード又はラ
イトする必要があるが、そのアクセスタイミングは、そ
の一定１ｕｌ１間内であればいずれでもよい。
このように構成された［１−／Ｊルメモリ部にＪ３いて
、２ボ一トメモリＭＥＭへの本発明によるアクセス＄す
一方式は、アクレスポートＡからのメモリアクセスと、
アクセスポートＢからのメモリアクセスに対して、各々
異なるアクセス手順をとる。
、２ボ一トメモリＭＥＭへの本発明によるアクセス＄す
一方式は、アクレスポートＡからのメモリアクセスと、
アクセスポートＢからのメモリアクセスに対して、各々
異なるアクセス手順をとる。
各ポートに対する手順を以下に説明する。
（アクセスポー１〜八からのメモリアクセス手順）いわ
ゆる°゛先４１畳先方方式によるアクセス手順を行う。
ゆる°゛先４１畳先方方式によるアクセス手順を行う。
叩ら、アクヒスポーｉ−８からメモリアクセスを行って
いない場合にはその時点でメモリアクセスを行い、アク
セスポートＢからメモリアクセスを行っている場合には
そのアクセス終了時点後にメモリアクセスを行う。
いない場合にはその時点でメモリアクセスを行い、アク
セスポートＢからメモリアクセスを行っている場合には
そのアクセス終了時点後にメモリアクセスを行う。
（アクセスポートＢからのメモリアクセス手順）一定期
間内においてアクセスポートＡへのアクセス前兆信号Ｐ
Ｒ８を常時監視し、アクはスポー）−Ｂからのアクセス
要求ＲＥＱＢが既に発生していた場合にも前兆信号ＰＲ
８を検知するまでメモリアクセスを行わず、前兆１３号
を検知した場合には、その時点でアクセスポートＢから
のメモリアクセスを行う。
間内においてアクセスポートＡへのアクセス前兆信号Ｐ
Ｒ８を常時監視し、アクはスポー）−Ｂからのアクセス
要求ＲＥＱＢが既に発生していた場合にも前兆信号ＰＲ
８を検知するまでメモリアクセスを行わず、前兆１３号
を検知した場合には、その時点でアクセスポートＢから
のメモリアクセスを行う。
−ｌｊ一定期間内に前兆信号ＰＲ３を検知しなかった場
合には、その一定期間内の終了期間にアクしスボートＢ
からのメモリアクセスを行う。
合には、その一定期間内の終了期間にアクしスボートＢ
からのメモリアクセスを行う。
第２図はアクセスポートＡへのアクセス前兆信号ＰＲ３
を検知した場合におりる２ボ一トメモリＭＥＭへのｌＪ
Ｊ作タイミングを示すタイムチャートであり、第３図は
アクセスポート△へのアクセス前兆信号ＰＲ８を検知し
なかった場合における２ボー［・メ〔すＭＥＭへの動作
タイミングを示すタイムヂｔ７−１へである。
を検知した場合におりる２ボ一トメモリＭＥＭへのｌＪ
Ｊ作タイミングを示すタイムチャートであり、第３図は
アクセスポート△へのアクセス前兆信号ＰＲ８を検知し
なかった場合における２ボー［・メ〔すＭＥＭへの動作
タイミングを示すタイムヂｔ７−１へである。
これらの図において、ＩＰＲ８，ＩＲＥＱΔ。
ｆＲＥＱＢは、それぞれアクセス前兆信号ＰＲ８゜アク
セスポートΔからのアクセス要求ＲＥＱΔ。
セスポートΔからのアクセス要求ＲＥＱΔ。
アクセスポートＢからのアクセス要求ＲＥＱＢの各信号
をＭ御回路ＣＮＴ内のクロックＧＫで同期化したしので
ある。
をＭ御回路ＣＮＴ内のクロックＧＫで同期化したしので
ある。
尚、アクセスポート△へのアクセス前兆信号ＰＲ８とし
ては、たとえば、第５図において、アクセスボーｈ Ａ
がシステムバスに接続され、ブ［１セッη′部ＣＰＵが
２ポートメモリをアクセスする場合には、ブ［１セツリ
゛部ＣＰＵが主メモリ部ＭＭＵ内のプログラムを実行す
る際に得られる命令フエッヂｆｉｉ号を）り用すればよ
い。
ては、たとえば、第５図において、アクセスボーｈ Ａ
がシステムバスに接続され、ブ［１セッη′部ＣＰＵが
２ポートメモリをアクセスする場合には、ブ［１セツリ
゛部ＣＰＵが主メモリ部ＭＭＵ内のプログラムを実行す
る際に得られる命令フエッヂｆｉｉ号を）り用すればよ
い。
一般的には、命令フェッチ信号は、プロセッサ部ＣＰ
Ｕブロレツ１すが汎用のプロセッサであれば、プロセッ
サより出力されるバス・スティタス信号を単にデコード
することによって簡Ｉｌヒ生成される。
Ｕブロレツ１すが汎用のプロセッサであれば、プロセッ
サより出力されるバス・スティタス信号を単にデコード
することによって簡Ｉｌヒ生成される。
（Ｒ明の効果）
以上説明したように、本発明は、（１異なる２絹のアク
ヒスボー１〜へ、Ｂを有する２ボートメしりにおいて、
アクはスポートＢからのメモリアクセスに対して、一定
期間アクセスポートΔへのアクセス前兆信号を常時監視
し、アクヒスポートＢからのアクヒス要求が既に発生し
ていた場合にもｉＷ１兆信号を検知するまでメモリアク
セスを行わず、前兆信号を検知した場合にその時点でメ
モリアクセスを行うようにしたものである。従って、本
発明によれば、アクセスポート△及びアクはスポーｔ−
［３からのメモリアクセスの重すりを少ｌ、ｊ＜１−る
ことが可能なアクセス制御方式が実現できる。
ヒスボー１〜へ、Ｂを有する２ボートメしりにおいて、
アクはスポートＢからのメモリアクセスに対して、一定
期間アクセスポートΔへのアクセス前兆信号を常時監視
し、アクヒスポートＢからのアクヒス要求が既に発生し
ていた場合にもｉＷ１兆信号を検知するまでメモリアク
セスを行わず、前兆信号を検知した場合にその時点でメ
モリアクセスを行うようにしたものである。従って、本
発明によれば、アクセスポート△及びアクはスポーｔ−
［３からのメモリアクセスの重すりを少ｌ、ｊ＜１−る
ことが可能なアクセス制御方式が実現できる。
第１図は本発明のアクヒス制御方式を実現するローカル
メモリ部の構成ブロック図、第２図及び第３図は動作タ
イミングを示すタイムヂャー１−１第４図コンピュータ
システムの構成ブロック図、第５図は本発明が適用され
るコンピュータシステムの構成ブロック図である。 ＬＭＵ・・・ローカルメモリ部 ＭＥＭ・・・２ポートメモリ ＣＮＴ・・・制御回路 ＤＳ・・・データセレクタ
メモリ部の構成ブロック図、第２図及び第３図は動作タ
イミングを示すタイムヂャー１−１第４図コンピュータ
システムの構成ブロック図、第５図は本発明が適用され
るコンピュータシステムの構成ブロック図である。 ＬＭＵ・・・ローカルメモリ部 ＭＥＭ・・・２ポートメモリ ＣＮＴ・・・制御回路 ＤＳ・・・データセレクタ
Claims (1)
- 第１、第２の互いに相異なる２組のアクセスポートを有
する２ポートメモリにおいて、第１のアクセスポートか
らのメモリアクセスが非同期に行われ、第２のアクセス
ポートからのメモリへのアクセスタイミングを一定期間
内で自由にずらせることができる場合に、前記第１のア
クセスポートからのメモリアクセスに対しては、前記第
２のアクセスポートからメモリアクセスを行っていない
場合には、その時点でメモリアクセスを行い、第２のア
クセスポートからメモリアクセスを行っている場合には
、当該アクセス終了時点後にメモリアクセスを行うよう
にし、第２のアクセスポートからのメモリアクセスに対
しては、前記一定期間内において、第１のアクセスポー
トへのアクセス前兆信号を常時監視し、第２のアクセス
ポートからのアクセス要求が既に発生していた場合にも
アクセス前兆信号を検知するまでメモリアクセスを行わ
ず、アクセス前兆信号を検知した場合にはその時点でメ
モリアクセスを行い、前記一定期間内前兆信号を検知し
なかった場合には前記一定期間内の終了期間にメモリア
クセスを行うようにしたことを特徴とする２ポートメモ
リへのアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26908785A JPS62128341A (ja) | 1985-11-29 | 1985-11-29 | ２ポ−トメモリへのアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26908785A JPS62128341A (ja) | 1985-11-29 | 1985-11-29 | ２ポ−トメモリへのアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128341A true JPS62128341A (ja) | 1987-06-10 |
Family
ID=17467485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26908785A Pending JPS62128341A (ja) | 1985-11-29 | 1985-11-29 | ２ポ−トメモリへのアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128341A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0314185A (ja) * | 1989-06-13 | 1991-01-22 | Ezel Inc | 変換回路 |
| US5036491A (en) * | 1988-01-07 | 1991-07-30 | Kabushiki Kaisha Toshiba | Multiport semiconductor memory including an address comparator |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117059A (en) * | 1981-01-14 | 1982-07-21 | Nec Corp | Multiprocessor system |
| JPS5868170A (ja) * | 1981-10-17 | 1983-04-22 | Nec Corp | マルチ・プロセツサ・システム |
| JPS6068448A (ja) * | 1983-09-21 | 1985-04-19 | Fuji Facom Corp | 複数計算機システムの共通メモリ制御方式 |
| JPS60120460A (ja) * | 1983-12-05 | 1985-06-27 | Fuji Electric Co Ltd | マルチプロセツサシステム |
-
1985
- 1985-11-29 JP JP26908785A patent/JPS62128341A/ja active Pending
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| JPH0314185A (ja) * | 1989-06-13 | 1991-01-22 | Ezel Inc | 変換回路 |
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