JPH06202888A - マイクロプロセッサー - Google Patents

Abstract

(57)【要約】 【目的】 複数のプログラムの実行を入替え時間零で実
行し、また複数のプログラムに並行して即座に割込みの
プログラムを実行する低消費電力マイクロプロセッサー
を提供する。 【構成】 命令のアドレスを格納する記憶装置であり、
アドレスを入れられた順に出力する記憶装置（ＦＩＦ
Ｏ）１００、アドレス格納領域１０１〜１０３、タイマ
ー１０４、クロック制御装置１０５、制御信号１０６、
制御装置１０７、演算器１０８、クロック出力１０９、
内部回路制御信号１１０、記憶装置１１１、命令を格納
する領域１１２、記憶装置１１３、命令のアドレスを格
納する領域１１４、外部割り込み１１５と各々の制御線
で構成し、制御装置をＦＩＦＯとすることにより、即座
に並行してプログラムを高速に開始することができ、動
作の不要な区間ではクロックを停止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、実行する命令のアドレ
スを順番に記憶し記憶した順番に出力する装置にするこ
とにより、複数のプログラムを時分割で並列に効率よく
処理することができるマイクロプロセッサーに関するも
のである。

【０００２】

【従来の技術】近年、マイクロプロセッサーにおいて
は、複数のプログラムを実行することが主流になってい
る。プログラムの管理はＯＳと呼ばれる管理専用のプロ
グラムによって行われており、ハードウエア自体は単独
のプログラムを実行できるものにすぎなかった。

【０００３】以下に、従来のマイクロプロセッサーにつ
いて図面を参照しながら説明する。図４は、従来のマイ
クロプロセッサーを示す構成図である。図４に示す従来
のマイクロプロセッサーは、命令のアドレスを管理する
装置４００、選択器４０１、アドレス格納領域４０２、
制御線４０３、記憶装置４０４、制御装置４０５、演算
器４０６、記憶装置４０７、加算器４０８、タイマー４
０９とで構成されている。

【０００４】このマイクロプロセッサーは、電源または
リセットの制御信号が入れられると、最初の命令Ａのア
ドレスを選択器４０１を介して命令のアドレス格納領域
４０２に格納する。格納された命令Ａのアドレスは制御
線４０３を介して記憶装置４０４に送られる。前記記憶
装置４０４は、示された命令Ａのアドレスの命令Ａを読
み出し、それを制御装置４０５に命令を送る。制御装置
４０５は、演算器４０６を動作させ、アドレスバスとデ
ータバスを介して記憶装置４０７よりデータを読み出
し、演算した後、再び、記憶装置４０７にデータを書き
込む動作を行う。命令Ａが終了すると、命令のアドレス
格納領域４０２より命令のアドレスが読み出され、加算
器４０８によって“１”が加算される。“１”が加算さ
れたアドレスは、選択器４０１を介して再び命令のアド
レス格納領域４０２に格納され、記憶装置４０４に送ら
れる。記憶装置４０４は、“１”が加算されたアドレス
で示される命令Ｂを読み出し、制御装置４０５に命令を
送る。制御装置４０５は、演算器４０６を動作させ、ア
ドレスバスとデータバスを介して記憶装置４０７よりデ
ータを読み出し、演算した後、再び、記憶装置４０７に
データを書き込む動作を行う。この一連の動作を繰り返
すことによって、記憶装置４０４に配される命令をアド
レスの順番に実行して行く。

【０００５】以下に、前記従来のマイクロプロセッサー
において、プログラムＡ，プログラムＢ，プログラムＣ
を実行する場合について説明する。図５は従来のマイク
ロプロセッサーにおけるタイミングチャートであり、時
間の経過と実行中のプログラムを示す。図５において、
５００は初期設定、５０１〜５０４は入れ替え動作であ
る。図６は前記プログラム群のアドレスマップを示す図
であり、すべて記憶装置４０４に記憶されている。

【０００６】マイクロプロセッサーは電源投入またはリ
セット後、初期プログラムの先頭アドレスを命令のアド
レス格納領域４０２に取り込み、記憶装置４０４に記述
されている初期プログラムの命令群を実行して、記憶装
置４０７にプログラムＡの先頭の命令のアドレスａ、プ
ログラムＢの先頭の命令のアドレスｂ、プログラムＣの
先頭の命令のアドレスｃを記憶する。そして、タイマー
４０９を起動する。また、記憶装置４０７よりプログラ
ムＡの先頭の命令のアドレスａを読み出して命令のアド
レス格納領域４０２に設定する（初期設定５００）。

【０００７】マイクロプロセッサーは、命令のアドレス
格納領域４０２に格納されているプログラムＡの先頭の
命令のアドレスａに従って記憶装置４０４より命令を読
み出し、プログラムＡを配される順に実行する。一定時
間が経過すると、タイマー４０９がアドレスを管理する
装置４００にプログラムの中断を指令する（プログラム
Ａ）。

【０００８】マイクロプロセッサーは、中断の指令を受
けて、命令のアドレス格納領域４０１に格納されている
プログラムＡの途中のアドレスｄを記憶装置４０７のア
ドレスａが記憶されていた領域に上書きし、更新する。
そして、記憶装置４０７よりプログラムＢの先頭の命令
のアドレスｂを読み出して、命令のアドレス格納領域４
０１に設定する（入れ替え動作５０１）。

【０００９】マイクロプロセッサーは、命令のアドレス
格納領域４０１に格納されているプログラムＢの先頭の
命令のアドレスｂに従って記憶装置４０４より命令を読
み出し、プログラムＢを配される順に実行する。一定時
間が経過すると、タイマー４０９がアドレスを管理する
装置４００にプログラムの中断を指令する（プログラム
Ｂ）。

【００１０】マイクロプロセッサーは、中断の指令を受
け、命令のアドレス格納領域４０１に格納されているプ
ログラムＢの途中のアドレスｅを記憶装置４０７のアド
レスｂが記憶されていた領域に上書きし、更新する。そ
して、記憶装置４０７よりプログラムＣの先頭の命令の
アドレスｃを読み出して、命令のアドレス格納領域４０
１に設定する（入れ替え動作５０２）。

【００１１】マイクロプロセッサーは、命令のアドレス
格納領域４０１に格納されているプログラムＣの先頭の
命令のアドレスｃに従って、記憶装置４０４より命令を
読み出し、プログラムＣを配される順に実行する。一定
時間が経過すると、タイマー４０９がアドレスを管理す
る装置４００にプログラムの中断を指令する（プログラ
ムＣ）。

【００１２】マイクロプロセッサーは、中断の指令を受
け、命令のアドレス格納領域４０１に格納されているプ
ログラムＣの途中のアドレスｆを記憶装置４０７のアド
レスｃが記憶されていた領域に上書きし、更新する。そ
して、記憶装置４０７よりプログラムＡの途中の命令の
アドレスｄを読み出して、命令のアドレス格納領域４０
１に設定する（入れ替え動作５０３）。

【００１３】以下同様にして、プログラムＡの続きが実
行され、入れ替え動作５０４の実行後プログラムＢの続
き、更にはプログラムＣと順に実行されて行く。

【００１４】すなわち、タイマー４１０と入れ替え動作
のプログラムによって、三つのプログラムが時分割で並
行に実行処理されていく。

【００１５】

【発明が解決しようとする課題】しかしながら上述のよ
うな構成では、マイクロプロセッサーが本来行うべきプ
ログラムの外に、プログラム自体を管理するプログラム
が必要であり、本来のプログラムの入れ替え動作に無駄
な処理の時間を割かなければならず、複数のプログラム
を処理させると、一つのプログラムを処理させるより多
くの処理時間がかかる。

【００１６】また、本来行うべきプログラムが存在しな
い間も、本来行うべきプログラムが開始されたかどうか
をチェックするプログラムを実行させなければならず、
無駄な動作により消費電力を浪費していた。

【００１７】本発明は、前記従来の課題を解決するもの
で、入れ替え動作を時間零で実現し高速に複数のプログ
ラムの実行が可能なマイクロプロセッサーを提供するこ
とを目的としている。また、本来行うべきプログラムが
存在しない間は、制御装置と演算器の同期をとるクロッ
クを停止することで、無駄なマイクロプロセッサーの動
作を省き、低消費電力のマイクロプロセッサーを提供す
ることを目的としている。

【００１８】

【課題を解決するための手段】上述の目的を達成するた
めに、本発明にかかるマイクロプロセッサーは以下のよ
うな構成を有している。すなわち、開始する命令のアド
レスが格納され、外部入力、または、内部回路の出力信
号によって出力される一つまたは複数の第１の記憶装置
と、第１の記憶装置より出力される命令のアドレスを順
番に記憶する第２の記憶装置を持ち、第１の記憶装置よ
り、外部入力、または、内部回路の出力信号が与えられ
た順に命令のアドレスを記憶する第２の記憶装置に命令
のアドレスが書き込まれ、また、命令の実行を行う制御
装置と演算器を持ち、命令のアドレスを順番に記憶する
第２の記憶装置の出力する命令のアドレスに従って、命
令を格納している第３の記憶装置より命令を読み出し、
命令の実行を行う制御装置と演算器により演算を実行す
る構成を有している。

【００１９】また、時間を計測するタイマーを持ち、一
定の時間間隔で一定の命令のアドレスを命令のアドレス
を順番に記憶する第２の記憶装置に書き込み、命令を開
始する構成を有している。

【００２０】また、命令を格納している第３の記憶装置
の命令記憶領域内に次に実行する命令のアドレスを格納
する領域を持ち、現在実行されている命令の演算が終了
すると、命令のアドレスを順番に記憶する第２の記憶装
置に、次に実行する命令のアドレスを書き込み、命令を
継続して実行する構成を有している。

【００２１】また、命令のアドレスを順番に記憶する第
２の記憶装置に、命令のアドレスが格納されていない間
は、マイクロプロセッサーの同期をとるクロックが停止
され、消費電力を低くする。また、命令のアドレスが格
納されると、マイクロプロセッサーの同期をとるクロッ
クが出力され、命令のアドレスに対応する命令が実行さ
れている間、命令の実行を行う制御装置と演算器が動作
する構成を有している。

【００２２】

【作用】上述した構成によって、複数のどのプログラム
もそのアドレスを命令のアドレスを順番に記憶する第２
の記憶装置に書き込むだけで、複数のプログラムは開始
され、お互いのプログラムは記憶装置に入れられた順に
時分割で並行に処理される。プログラムの継続はその中
に書かれる命令の完了時に命令の領域内に記憶されてい
る次の命令のアドレスを再び記憶装置に入れることで継
続され、互いのプログラムの実行を妨げずに時分割で並
行に処理することができる。すなわち、入れ替え時間を
全く必要とせずに、高速に複数のプログラムを並行に実
行処理することができる。

【００２３】また、記憶装置にアドレスが入れられてい
ない間には、マイクロプロセッサーの同期をとるクロッ
クを停止することにより、消費電力を低くすることがで
きる。

【００２４】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。

【００２５】図１は、本発明の一実施例におけるマイク
ロプロセッサーの構成図である。図１に示すマイクロプ
ロセッサーは、命令のアドレスを格納する記憶装置であ
り、アドレスを入れられた順に出力する記憶装置１００
（以下ＦＩＦＯと称する）、アドレス格納領域１０１〜
１０３、タイマー１０４、クロック制御装置１０５、制
御信号１０６、制御装置１０７、演算器１０８、クロッ
ク出力１０９、内部回路制御信号１１０、記憶装置１１
１、命令を格納する領域１１２、記憶装置１１３、命令
のアドレスを格納する領域１１４、外部割り込み１１５
と各々の制御線で構成されている。

【００２６】図２は、三つのプログラムのアドレスマッ
プを示す図であり、外部割り込みで行われる処理を記述
したプログラムＡ，内部回路制御信号（記憶装置への書
き込み信号や、シリアル通信の終了信号等）で行われる
処理を記述したプログラムＢ、タイマーで周期的に行う
処理を記述したプログラムＣが書かれている。

【００２７】それぞれの命令は、アドレスに対して命令
を格納する領域と次に実行する命令のアドレスを格納す
る領域を持ち、たとえば、アドレスＡ１には命令Ａ１と
次命令のアドレスＡ２とが格納されている。これらはす
べて記憶装置２に配置されている。

【００２８】以上のように構成されたマイクロプロセッ
サーについて、以下その動作をタイミングチャートであ
る図３を参照しながら説明する。

【００２９】電源投入後、ＦＩＦＯ１００には、アドレ
スは格納されていない。そのため、命令は何も実行され
ず待機状態になる。アドレス格納領域１０１には、プロ
グラムＡの先頭アドレスＡ１が、アドレス格納領域１０
２には、プログラムＢの先頭アドレスＢ１が、アドレス
格納領域１０３には、プログラムＣの先頭アドレスＣ１
がそれぞれ設定されている。また、タイマー１０４はク
ロック入力を受け、カウントを開始、実行する。クロッ
ク制御装置１０５は制御信号１０６を介して、ＦＩＦＯ
１００が未格納であることを知り、制御装置１０７と演
算器１０８にはクロック出力１０９は出さない（ステー
ト１〜３）。

【００３０】ここで、内部回路制御信号１１０がイネー
ブルになる。また、タイマー１０４のカウントが終了す
る。優先度がタイマー１０４の方が高く設定されていた
とすると、ＦＩＦＯ１００ａにタイマー１０４のプログ
ラムＣの先頭アドレスＣ１が入り、ＦＩＦＯ１００ｂに
内部回路制御信号１１０のプログラムＢの先頭アドレス
Ｂ１が入る。また、クロック制御装置１０５は制御信号
１０６を介して、ＦＩＦＯ１００に格納アドレスがある
ことを知る（ステート４）。

【００３１】すると、記憶装置１１１はＦＩＦＯ１００
ａよりアドレスを受け、命令を格納する領域１１２より
命令Ｃ１を読み出し、制御装置１０７に送る。同時にク
ロック制御装置１０５はクロック出力１０９を出し、制
御装置１０７は演算器１０８を動作させ、アドレスバス
とデータバスを介して、記憶装置１１３よりデータを読
み出し、演算した後、再び記憶装置１１３にデータを書
き込む動作、命令Ｃ１を行う。また、記憶装置１１１は
次の命令のアドレスを格納する領域１１４よりＦＩＦＯ
１００にアドレスＣ２を書き込む。したがって、ＦＩＦ
Ｏ１００ａにはアドレスＢ１が、ＦＩＦＯ１００ｂには
アドレスＣ２が入る（ステート５）。

【００３２】すると、記憶装置１１１はＦＩＦＯ１００
ａよりアドレスを受け、命令を格納する領域１１２より
命令Ｂ１を読み出し、制御装置１０７は演算器１０８を
動作させ、アドレスバスとデータバスを介して記憶装置
１１３よりデータを読み出し、演算した後、再び、記憶
装置１１３にデータを書き込む動作、命令Ｂ１を行う。
ここで、外部割り込み１１５がイネーブルになるため、
ＦＩＦＯ１００ａに外部割り込み１１５のプログラムＡ
の先頭アドレスＡ１が入る。また、記憶装置１１１は次
の命令のアドレスを格納する領域１１４よりＦＩＦＯ１
００にアドレスＢ２を書き込む。したがって、ＦＩＦＯ
１００ａにはアドレスＣ２が、ＦＩＦＯ１００ｂにはア
ドレスＡ１が、ＦＩＦＯ１００ｃにはアドレスＢ２がそ
れぞれ入る（ステート６）。

【００３３】すると、記憶装置１１１は同様にして命令
Ｃ２を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ｃ
１を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４よりＦＩＦＯ１００にアドレスＣ
３を書き込む。したがって、ＦＩＦＯ１００ａにはアド
レスＡ１が、ＦＩＦＯ１００ｂにはアドレスＢ２が、Ｆ
ＩＦＯ１００ｃにはアドレスＣ３が入る（ステート
７）。

【００３４】すると、記憶装置１１１は同様にして命令
Ａ１を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ａ
１を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４よりＦＩＦＯ１００にアドレスＡ
２を書き込む。したがって、ＦＩＦＯ１００ａにはアド
レスＢ２が、ＦＩＦＯ１００ｂにはアドレスＣ３が、Ｆ
ＩＦＯ１００ｃにはアドレスＡ２がそれぞれ入る（ステ
ート８）。

【００３５】すると、記憶装置１１１は同様にして命令
Ｂ２を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ｂ
２を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４にはアドレスが格納されていない
ため、ＦＩＦＯ１００にはアドレスは書き込まない。し
たがって、ＦＩＦＯ１００ａにはアドレスＣ３が、ＦＩ
ＦＯ１００ｂにはアドレスＡ２がそれぞれ入る（ステー
ト９）。

【００３６】すると、記憶装置１１１は同様にして命令
Ｃ３を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ｃ
３を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４にはアドレスが格納されていない
ため、ＦＩＦＯ１００にはアドレスは書き込まない。し
たがって、ＦＩＦＯ１００ａにはアドレスＡ２が入る
（ステート１０）。

【００３７】すると、記憶装置１１１は同様にして命令
Ａ２を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ａ
２を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４よりＦＩＦＯ１００にアドレスＡ
３を書き込む。したがって、ＦＩＦＯ１００ａにはアド
レスＡ３が入る（ステート１１）。

【００３８】すると、記憶装置１１１は同様にして命令
Ａ３を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ａ
３を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４にはアドレスが格納されていない
ため、ＦＩＦＯ１００にはアドレスは未格納になる（ス
テート１２）。

【００３９】すると、ＦＩＦＯ１００には、アドレスは
格納されていない。そのため、命令は何も実行されず待
機状態になる。クロック制御装置１０５は、制御信号１
０６を介して、ＦＩＦＯ１００が未格納であることを知
り、制御装置１０７と演算器１０８にはクロック出力１
０９は出さない。（ステート１３）。

【００４０】ここで、タイマー１０４のカウントが終了
する。ＦＩＦＯ１００ａにタイマー１０４のプログラム
Ｃの先頭アドレスＣ１が入る。また、クロック制御装置
１０５は、制御信号１０６を介してＦＩＦＯ１００が未
格納であることを知る（ステート１４）。

【００４１】すると、記憶装置１１１は同様にして命令
Ｃ１を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ｃ
１を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４よりＦＩＦＯ１００にアドレスＣ
２を書き込む。したがって、ＦＩＦＯ１００ａにはアド
レスＣ２が入る（ステート１５）。

【００４２】すると、記憶装置１１１は同様にして命令
Ｃ２を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ｃ
２を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４よりＦＩＦＯ１００にアドレスＣ
３を書き込む。したがって、ＦＩＦＯ１００ａにはアド
レスＣ３が入る（ステート１６）。

【００４３】すると、記憶装置１１１は同様にして命令
Ｃ３を読み出し、制御装置１０７に送る。同時にクロッ
ク制御装置１０５はクロック出力１０９を出し、同様に
して制御装置１０７は演算器１０８を動作させ、命令Ｃ
３を行う。また、記憶装置１１１は次の命令のアドレス
を格納する領域１１４にはアドレスが格納されていない
ため、ＦＩＦＯ１００にはアドレスは未格納になる（ス
テート１７）。

【００４４】そして、再び待機状態になり、プログラム
の開始を待つことになる。以上のように、命令のアドレ
スを管理する制御装置をＦＩＦＯにすることにより、複
数のプログラムをプログラムの入れ替え時間が零で高速
に実行することができる。また、そのプログラム開始の
初期設定、入れ替えプログラムは不要であり、即座に並
行してプログラムを開始することができる。また、命令
アドレスが格納されていないとき、すなわち、動作の不
要な区間はマイクロプロセッサーのクロックを停止する
ことで、消費電力の低減ができる。

【００４５】

【発明の効果】以上のように本発明に係るマイクロプロ
セッサーは、開始する命令のアドレスが格納され、外部
入力、または、内部回路の出力信号によって出力される
１つまたは複数の第１の記憶装置と、第１の記憶装置よ
り出力される命令のアドレスを順番に記憶する第２の記
憶装置を持ち、第１の記憶装置より、外部入力、また
は、内部回路の出力信号が与えられた順に命令のアドレ
スを記憶する第２の記憶装置に命令のアドレスが書き込
まれ、また、命令の実行を行う制御装置と演算器を持
ち、命令のアドレスを順番に記憶する第２の記憶装置の
出力する命令のアドレスに従って、命令を格納している
第３の記憶装置より命令を読み出し、命令の実行を行う
制御装置と演算器により演算を実行することにより、高
速に複数のプログラムを並行に実行することができるマ
イクロプロセッサーである。

【００４６】また、時間を計測するタイマーを持ち、一
定の時間間隔で一定の命令のアドレスを命令のアドレス
を順番に記憶する第２の記憶装置に書き込み、命令を開
始することができ、たとえば、制御用のモーターの制御
が簡単に実現できる優れたマイクロプロセッサーであ
る。

【００４７】また、命令を格納している第３の記憶装置
の命令記憶領域内に次に実行する命令のアドレスを格納
する領域を持ち、現在実行されている命令の演算が終了
すると、請求項１に記載の開始するアドレスを順番に記
憶する第２の記憶装置に、次に実行する命令のアドレス
を書き込むことで、命令を継続して実行できる優れたマ
イクロプロセッサーである。

【００４８】また、命令のアドレスを順番に記憶する第
２の記憶装置に、命令のアドレスが格納されていない間
には、マイクロプロセッサーの同期をとるクロックが停
止され、消費電力を最小限に抑える優れたマイクロプロ
セッサーである。

【図面の簡単な説明】

【図１】本発明の一実施例におけるマイクロプロセッサ
ーを示す構成図

【図２】本発明の一実施例におけるマイクロプロセッサ
ーのタイミングチャート

【図３】本発明の一実施例におけるマイクロプロセッサ
ーのアドレスマップを示す図

【図４】従来のマイクロプロセッサーを示す構成図

【図５】従来のマイクロプロセッサーのタイミングチャ
ート

【図６】従来のマイクロプロセッサーのアドレスマップ
を示す図

【符号の説明】

１００ アドレスを入れられた順に出力する記憶装置 １０１〜１０３ アドレス格納領域 １０４ タイマー １０５ クロック制御装置 １０６ 制御信号 １０７ 制御装置 １０８ 演算器 １０９ クロック出力 １１０ 内部回路制御信号 １１１ 記憶装置 １１２ 命令を格納する領域 １１３ 記憶装置 １１４ 命令のアドレスを格納する領域 １１５ 外部割り込み ４００ 命令のアドレスを管理する装置 ４０１ 選択器 ４０２ アドレス格納領域 ４０３ 制御線 ４０４ 記憶装置 ４０５ 制御装置 ４０６ 演算器 ４０７ 記憶装置 ４０８ 加算器 ４０９ タイマー ５００ 初期設定 ５０１〜５０４ 入れ替え動作

Claims (4)

【特許請求の範囲】
1. 【請求項１】開始する命令のアドレスが格納され、外部
   入力または内部回路の出力信号によって出力される一つ
   または複数の第１の記憶装置と、前記第１の記憶装置よ
   り出力される命令のアドレスを順番に記憶する第２の記
   憶装置と、命令を格納している第３の記憶装置と、前記
   第１の記憶装置より前記外部入力または内部回路の出力
   信号が与えられた順に前記命令のアドレスを記憶する第
   ２の記憶装置に命令のアドレスが書き込まれ、また命令
   の実行を行う制御装置と、演算を行う演算器とを有し、
   前記命令のアドレスを順番に記憶する第２の記憶装置の
   出力する命令のアドレスに従って、前記命令を格納して
   いる第３の記憶装置より命令を読み出し、前記命令の実
   行を行う前記制御装置と、前記演算を行う演算器とによ
   り演算を実行することを特徴とするマイクロプロセッサ
   ー。
2. 【請求項２】開始する命令のアドレスが格納され、外部
   入力または内部回路の出力信号によって出力される一つ
   または複数の第１の記憶装置と、前記第１の記憶装置よ
   り出力される命令のアドレスを順番に記憶する第２の記
   憶装置と、命令を格納している第３の記憶装置と、前記
   第１の記憶装置より前記外部入力または内部回路の出力
   信号が与えられた順に前記命令のアドレスを記憶する第
   ２の記憶装置に命令のアドレスが書き込まれ、また命令
   の実行を行う制御装置と、演算を行う演算器と、時間を
   計測するタイマーとを有し、一定の時間間隔で一定の命
   令のアドレスを前記命令のアドレスを順番に記憶する第
   ２の記憶装置に書き込み、前記命令のアドレスを順番に
   記憶する第２の記憶装置の出力する命令のアドレスに従
   って、前記命令を格納している第３の記憶装置より命令
   を読み出し、前記命令の実行を行う前記制御装置と、前
   記演算を行う演算器とにより演算を実行することを特徴
   とする請求項１記載のマイクロプロセッサー。
3. 【請求項３】開始する命令のアドレスが格納され、外部
   入力または内部回路の出力信号によって出力される一つ
   または複数の第１の記憶装置と、前記第１の記憶装置よ
   り出力される命令のアドレスを順番に記憶する第２の記
   憶装置と、命令を格納している第３の記憶装置と、前記
   第１の記憶装置より前記外部入力または内部回路の出力
   信号が与えられた順に前記命令のアドレスを記憶する第
   ２の記憶装置に命令のアドレスが書き込まれ、また命令
   の実行を行う制御装置と、演算を行う演算器とを有し、
   前記第３の記憶装置が命令記憶領域内に次に実行する命
   令のアドレスを格納する領域を持ち、現在実行されてい
   る命令の演算が終了すると、開始するアドレスを順番に
   記憶する第２の記憶装置に前記次に実行する命令のアド
   レスを書き込み、前記命令のアドレスを順番に記憶する
   第２の記憶装置の出力する命令のアドレスに従って、前
   記命令を格納している第３の記憶装置より命令を読み出
   し、前記命令の実行を行う前記制御装置と、前記演算を
   行う演算器とにより演算を実行することを特徴とする請
   求項１記載のマイクロプロセッサー。
4. 【請求項４】開始する命令のアドレスが格納され、外部
   入力または内部回路の出力信号によって出力される一つ
   または複数の第１の記憶装置と、前記第１の記憶装置よ
   り出力される命令のアドレスを順番に記憶する第２の記
   憶装置と、命令を格納している第３の記憶装置と、前記
   第１の記憶装置より前記外部入力または内部回路の出力
   信号が与えられた順に前記命令のアドレスを記憶する第
   ２の記憶装置に命令のアドレスが書き込まれ、また命令
   の実行を行う制御装置と、演算を行う演算器とを有し、
   前記アドレスを順番に記憶する第２の記憶装置に命令の
   アドレスが格納されていない間は、マイクロプロセッサ
   ーの同期をとるクロックが停止され、開始するアドレス
   を順番に記憶する第２の記憶装置に命令のアドレスが格
   納されると、前記マイクロプロセッサーの同期をとるク
   ロックが出力され、前記命令のアドレスに対応する命令
   が実行されている間、命令の実行を行う制御装置と演算
   器が動作し、前記命令のアドレスを順番に記憶する第２
   の記憶装置の出力する命令のアドレスに従って、前記命
   令を格納している第３の記憶装置より命令を読み出し、
   前記命令の実行を行う前記制御装置と、前記演算を行う
   演算器とにより演算を実行することを特徴とする請求項
   １記載のマイクロプロセッサー。