JP2536102B2

JP2536102B2 - デ―タ処理装置

Info

Publication number: JP2536102B2
Application number: JP63291309A
Authority: JP
Inventors: 孝宮崎; 肇佐久間; 幸男前橋
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1988-11-17
Filing date: 1988-11-17
Publication date: 1996-09-18
Anticipated expiration: 2011-09-18
Also published as: JPH02136901A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メカ制御におけるパルス出力において、特
に複数のパルスを連続的に出力するパルス発生装置に関
する。

〔従来の技術〕

昨今、メカ制御においては、マイクロコンピュータ
（以下、マイコンという）が利用されており、基本的に
は、マイコンから出力されるPWM出力パルスによって弁
の開閉や、モータの駆動などを直接行なっているのが一
般的である。

第６図は、４本のパルス出力を行なう場合のパルス出
力パターン例を示している。一般的にパルス出力制御
は、何らかの基準信号の発生から、ある時間の遅れをも
ってパルスをアクティブ（ハイレベル）にし、パルス出
力がアクティブ（ハイレベル）の期間、メカを駆動する
という方法をとっている。この場合の、ある時間の遅れ
というのは、パルスを出力するタイミングを意味し、ま
たパルス出力がアクティブの期間（すなわちアクティブ
パルス幅）というのは制御量そのものを意味している。

以下、第７図と第８図を参照しながら従来のパルス発
生装置を説明する。第７図は従来のパルス発生装置のブ
ロック図、第８図は従来の周辺ハードウェアのブロック
図である。

第７図は、CPU250、アドレスバス214、データバス20
5、INTC240、プログラムメモリ212、データメモリ213、
周辺ハードウェア222から構成されている。CPU250は、
算術論理演算ユニット（以下ALCと記す）201、テンポラ
リレジスタ202、汎用レジスタ203、アドレスバッファ20
4（図ではABで表現されている）、マイクロアドレス
（以下μアドレスと記す）生成部206、μROM209、PC20
7、PSW208、タイミング制御部230から構成される。また
INTC（割り込みコントローラ）240には、外部入力信号2
60が受け入れらることによりセットする割り込み要求フ
ラグレジスタ215があり、タイミング制御部230に対し、
割り込み要求信号218を出力する。タイミング制御部230
は、INTC240に対し割り込み要求クリア信号217を出力す
る。

INTC240は、外部のハードウェアから幾つかの割り込
み信号を受け付け、各割り込みソースに割当てられた優
先順位を判別し、最も高い優先順位をもった割り込みソ
ースを一つ選択し、その割り込みソースに対応した割り
込み要求フラグレジスタをセットする。割り込み要求フ
ラグレジスタは、割り込み要求がｎ個あるときに、ｎ個
設定されるが、図中には１個だけ記載されている。ま
た、外部のハードウェアからの割り込み信号や、優先順
位判別部などは、特に図示していない。

従来の割込み処理は、通常ベクタ割り込みと呼ばれ、
メモリ空間中にベクタテーブル空間が予め設定され、こ
の空間には各割り込みソースに対応した、割り込み処理
プログラムのエントリアドレスが格納されている。ベク
タ割り込みが発生すると、割り込みソースに対応したエ
ントリアドレスへ分岐する。

次に第８図を用いて、周辺ハードウェア222の構成を
説明する。周辺ハードウェア222は、クロックをベース
としたダウンカウンタ800〜803と、ポートレジスタ809
と、出力ポートP0〜P3から構成される。ダウンカウンタ
800〜803は、データバス205からのカウント値の書き込
みで、デクリメント動作を開始し、オール０からデクリ
メントによるボローの発生で、INTC240に対し割り込み
要求を発生する。同時に、各ボローによりダウンカウン
タ800〜803はデクリメント動作を停止する。また、出力
パルスの制御は、データバス205から、ポートレジスタ8
09に出力レベルを直接書き込むことで行なっている。

以下、ポートP0に注目し、ポート０におけるパルス出
力制御について図６における基準信号０が発生したとこ
ろから説明を行なう。

通常の命令処理では、PC207に格納されたプログラム
アドレスが、アドレスバッファ204に転送され、アドレ
スバス214をドライブし、プログラムメモリ212から次に
実行すべき命令がフェッチされる。

取り込まれた命令は、データバス205を経由し、μア
ドレス生成部206に転送される。μアドレス生成部206
は、命令コードからμROM209のアドレスを生成する。以
降、μROM209に格納されている該命令に対するμプログ
ラムの指令に従い、汎用レジスタ203、ALU201、テンポ
ラリレジスタ202などを操作することで命令の処理を行
なう。

INTC240は、CPU250の処理とは独立に、周辺ハードウ
ェアから割り込み要求が発生しているか否かを絶えずサ
ンプルし、要求が発生していれば要求を１つ選択し、そ
のソースに対応する割り込み要求フラグレジスタをセッ
トする。

ここで、基準信号０は外部割り込み信号260に入力さ
れており、基準信号０はINTC240に対し割り込み要求を
発生する。INTC240が要求を受け付け割り込み要求フラ
グ215がセットされれば、割り込み要求信号218がタイミ
ング制御部230に対して出力される。

μプログラムの最後の指令は、通常割り込みが発生し
ているかいないかを検知するための指令で、この指令が
出るとタイミング制御部230は、割り込み要求信号218の
有無をサンプルする。割り込み要求信号218がアクティ
ブであれば、割り込み要求クリア信号217をINTC240に対
し出力し、割り込み要求フラグ215をクリアする。

次にPC207とPSW208をスタックポインタ（CPU250中に
設定されているレジスタであるが図示はしていない）が
指し示すスタック空間に退避し、データメモリ213中の
特定のアドレスに設定されているベクタテーブルに格納
されている割り込みソースに対応する割り込み処理プロ
グラムのエントリアドレスを読み出し、データバス205
経由でPC207に設定する。PC207に新たに設定されたプロ
グラムアドレスから読み込み処理プログラムは実行を開
始する。

基準信号０による割り込み処理プログラムは、ポート
P0からのパルス出力開始タイミングを設定する割り込み
処理で、CPU250は、基準信号０の発生からポートP0のパ
ルス出力をアクティブにするまでの期間に相当するデー
タをダウンカウンタ800に書き込む。

割り込み処理プログラムを終了する命令の処理では、
スタック空間に退避したPC値,PSW値をそれぞれPC207,PS
W208へ復帰することで、割り込みが発生した時点の次の
命令から処理を再開する。

またダウンカウンタ800は、上述したCPU250によるデ
ータの書き込みが行なわれると、これに同期してダウン
カウントを開始する。

次に通常の命令実行中、パルス出力開始タイミングを
示すダウンカウンタ800からボローが発生し、INTC240が
割り込みを受け入れれば、CPU250は、ダウンカウンタ80
0からのボローによる割り込み処理を行なう。INTC240が
ダウンカウンタ０からのボローを割り込み信号として受
け付け、割り込み処理プログラムの実行が開始されるま
での期間と、割り込み処理プログラムの実行が終了した
ときの各ハードウェアの動作については前述の基準信号
０による割り込みと同様であるので説明は省略し、割り
込み処理プログラムの内容について説明する。

この割り込み処理プログラムは、まずポートレジスタ
809の内容を読み込み、ポートレジスタ809のビット０が
“0"であることから、ポートP0におけるパルス出力を立
ちあげる割り込み処理となり、CPU250はポートレジスタ
809のビット０を“1"に設定することで、ポートP0から
の出力パルスをハイレベルにし、パルス出力を開始す
る。同時に、ダウンカウンタ800にパルス幅に相当する
データを設定する。

さらに、ダウンカウンタ800が上述の割り込み処理で
設定されたパルス幅分をカウントすると再度ボローが発
生し、INTC240に対して割り込みを発生する。

このとき実行される割り込み処理プログラムは、まず
ポートレジスタ809の内容を読み込み、ポートレジスタ8
09のビット０が“1"であることから、ポートP0における
パルス出力を立ち下げる割り込み処理となり、ポートレ
ジスタ809のビットを“0"に設定することで、ポートP0
からの出力パルスをロウレベルにし、パルス出力を終了
する。

同様の処理を、ポートP1からポートP3に対しても同様
に行なう。以上、種々あるパルス出力制御方法の１例を
示したが、基本的には同様の処理方法で制御が行なわれ
る。

〔発明が解決しようとする課題〕

上述した従来のパルス発生装置は、パルス列データの転送処理を割り込み処理プログラ
ムの実行によって処理することにより、基準信号発生
時、パルス出力開始時、パルス出力終了時の割り込み処
理開始毎にPC,PSW,汎用レジスタの退避を行ない、割り
込み処理後、再びPC,PSWの復帰を行なう処理を必要とす
るため、CPUがパルス出力制御の他に行うべき処理に割
かれるCPU時間が減少し、CPUトータルの実行能率を低下
させている。

上記のCPUの実行能率は、パルス発生装置のパルス
出力回数の増加、及び出力ポート数の増加に伴ってさら
に悪化する。

パルス出力を割り込み処理プログラムによるソフト
ウェア処理だけで制御する方法では、割り込み要因が発
生してから割り込み処理プログラムが開始するまでの時
間の遅れや、ポートへのデータ書き込み時間による遅れ
などが発生し精度の高い制御ができない。

各ダウンカウンタ毎に割り込み要求を行うため、パ
ルス出力ポート数の増加に伴うコンペアレジスタの増加
により、INTC内の割り込み要求フラグも増加し、また割
り込み要求信号線も増加するため、INTCと周辺ハードウ
ェア間の配線領域も増え、システム全体のハードウェア
量が増えることにより、製品コストを上げてしまう。

という欠点を有している。

〔課題を解決するための手段〕

本発明は、一連の命令を格納するプログラムメモリ
と、実行すべき命令のアドレスを前記プログラムメモリ
に供給するプログラムカウンタ、前記プログラムメモリ
から読み出された命令を実行する命令実行部およびこの
命令実行部の命令実行状態を保持するプログラムステー
タスワードを含む中央処理装置とを有するデータ処理装
置において、クロック信号をカウントするカウンタと、
前記カウンタのカウント値が設定値と一致すると一致信
号を発生する第１のコンペアレジスタと、それぞれ第１
の状態であると出力信号を第１のレベルとし第２の状態
であると前記出力信号を第２のレベルとする複数の出力
ポートと、複数の出力ポートにそれぞれ対応して設けら
れた複数のビットを有する選択レジスタと、前記第１の
コンペアレジスタおよび前記選択レジスタに接続され前
記複数のビットのうち所定の論理レベルをとるビットに
対応する出力ポートを前記一致信号の発生に応答して前
記第１の状態に設定する手段と、前記複数の出力ポート
に対応してそれぞれ設けられ前記カウンタのカウント値
がそれぞれに設定された設定値と一致するとそれぞれ対
応する出力ポートを前記第２状態とする複数の第２コン
ペアレジスタと、前記一致信号の発生に応答して前記中
央処理装置にマクロサービス割り込み要求を発行するマ
クロサービス割り込み手段とをさらに有し、前記中央処
理装置は、前記マクロサービス割り込み要求に応答し
て、命令の実行を中断し、かつ前記プログラムカウンタ
および前記プログラムステータスワードの内容を退避さ
せることなくそのままの状態に保持したまま、前記第１
の状態となった前記出力ポートに対応する前記第２のコ
ンペアレジスタに所定値を設定し、かつ前記選択レジス
タの各ビットのうち前記所定の論理レベルをとるビット
の位置を変更することを特徴としている。

したがって、本発明は、パルス出力開始タイミングを与える割り込み処理要
求が発生した際、PC,PSWの退避処理をせずに、事前に接
続された処理形態情報に応じた処理を実行することで、
複数の出力ポートに対する精度の高いパルス出力制御を
実現できる。

パルス出力開始タイミングを与えるハードウェアと
パルス出力終了タイミングを与えるハードウェアとを別
々に備えることにより、パルス発生装置の出力ポートを
増加した場合にもINTCに対する割り込み要求信号の本数
が増加しない。

という効果をもたらす。

〔実施例〕

以下、図面を用いて本発明を詳述する。

本発明に基づく第１の実施例を第１図と第２図を参照
して説明する。第１図は第１の実施例の周辺ハードウェ
アのブロック図、第２図は第１の実施例を示すパルス発
生装置のブロック図である。

第２図において、本発明のパルス発生装置は、CPU20
0、アドレスバス214、データバス205、INTC211、プログ
ラムメモリ212、データメモリ213、周辺ハードウェア22
1から構成されている。CPU200は、ALU201、テンポラリ
レジスタ202、汎用レジスタ203、アドレスバッファ20
4、μアドレス生成部206、μROM209、PC207、PSW208、
タイミング制御部210から構成される。またINTC211は、
割り込み要求フラグレジスタ215と形態指定フラグレジ
スタ216を含んで構成され、タイミング制御部210に対
し、割り込み要求信号218と形態指定信号220を出力す
る。タイミング制御部210は、INTC211に対し割り込み要
求クリア信号217と形態変更信号219を出力する。

INTC211は外部のハードウェアから幾つかの割り込み
信号を受け付け（図では一致信号106のみ記載されてい
る）、各割り込みソースに割当てられた優先順位を判別
し、最も高い優先順位をもった割り込みソースを一つ選
択し、その割り込みソースに対応した割り込み要求フラ
グレジスタをセットする。割り込み要求フラグレジスタ
と形態指定フラグレジスタは、割り込み要求がｎ個ある
ときに、それぞれｎ個設定されるが、図中には１組だけ
記載されている。また、外部のハードウェアからの割り
込み信号や、優先順位判別部などは、本発明の主旨に直
接関係ないため、特に図示はしていない。

INTC211からの割り込み要求を、CPU200は２通りの形
態で処理することができる。１つは従来からのベクタ割
り込み処理で、もう１つは、本発明の主旨であるところ
の処理形態で、割り込みが発生すると、ベクタテーブル
は参照せず、データメモリ213中の特定アドレスに予め
設定されている処理形態情報に基づき、所定のデータ処
理を実行する形態である。以下、この所定のデータ処理
のことをマクロサービスと記す。

ベクタ割り込みかマクロサービスかの指定は、形態指
定フラグレジスタ216で行ない、CPU200から形態指定フ
ラグレジスタ216に“0"が設定されている時にはベクタ
割り込みとして、“1"が設定された時にはマクロサービ
スとして指定される。

以下、本発明による専用ハードウェア構成と、パルス
出力制御におけるマクロサービス処理のフローを説明す
る。まず第１図を用いて、周辺ハードウェア221の構造
を説明する。

周辺ハードウェア211は、クロックφをベースとした
フリーランニングタイマ100（図中にFRTと記載）、コン
ペアレジスタ101（図中にCOMP10と記載）と102,103,10
4,105（図中にCOMP20,21,22,23と記載）、キャプチャレ
ジスタ120（図中にCAPT10と記載）、ビット選択レジス
タ125、第１の外部入力信号130、出力ポートP0〜P3から
構成される。一致信号106はコンペアレジスタ101から出
力され、INTC211にも供給される。また、一致信号107,1
08,109,110はコンペアレジスタ102,103,104,105から出
力されている。また、第１の外部入力信号130には前述
の基準信号が入力されている。

次に、本発明のマクロサービスの処置形態を指定する
処理形態情報について説明する。第３図は処理形態情報
の構成を示す。処理形態情報はデータメモリ213中の特
定のアドレスに配置され、本例の処理形態情報は、チャ
ネルポインタを有する１バイトのヘッダ部と、チャネル
ポインタによって指し示される８バイトのマクロサービ
スチャネルによって構成される。

本例のマクロサービスチャネルは４本のパルス出力制
御を想定した構成となっており、パルス出力幅を指定す
るワードバッファ（P0〜P3用）から構成されている。

コンペアレジスタ101には、パルス出力制御に於ける
基準信号からパルス出力開始タイミングまでの変位を示
すデータが、CPU200によって設定される。基準信号が発
生するとその基準信号により、キャプチャレジスタ120
はFRT100の値を格納する。同時に、基準信号は割り込み
を発生し、CPU200はキャプチャレジスタ120に格納され
た基準信号発生時のFRT100のカウント値に基づき、割り
込み処理プログラムによってコンペアレジスタ101にデ
ータの設定を行なう。本発明では１本のコンペアレジス
タ101だけで複数の出力ポートに対しパルス出力開始タ
イミングを与えるため、基準信号の選択を行なってい
る。

本例のマクロサービスは、コンペアレジスタ101から
の一致信号106によって起動される。マクロサービスが
起動される以前に、CPU200はマクロサービスチャネルや
ハードウェアに対し初期化を行なう。ビット選択レジス
タ125には、最初にパルスを出力すべきポートがP0であ
ることを指定するために、ポートP0に対応するビットだ
けを１にそれ以外を０に設定しておく。

第４図は、本例のマクロサービスをフローチャートで
示したもので、実際にはμプログラム制御となってい
る。以下、第１図乃至第４図および第６図を参照しなが
ら、マクロサービスの詳細な説明を行なう。

まず最初にコンペアレジスタ101からの一致信号106が
発生すると、ビット選択レジスタ125の初期値から、ポ
ートP0のRSフリップフロップだけセットされ、ポートP0
からの出力パルスがハイレベルになり、ポートP0のパル
ス出力が開始される。同時に、一致信号106は、INTC211
に対し割り込み要求を発生する。

INTC211が一致信号106の割り込み要求を受け付ける
と、このソースに対応する割り込み要求フラグレジスタ
215をセットし、割り込み要求信号218をアクティブにす
る。

タイミング制御部210は、命令処理の終りで割り込み
要求をサンプルする。ここで割り込み要求信号218が、
アクティブであるため、形態指定信号220をサンプルす
る。形態指定信号220がマクロサービスを示す“1"であ
ること検知すると、CPU200は、PC207,PSW208を保持した
まま、μROM209のマクロサービス処理エントリアドレス
を生成し、マクロサービスを開始する。

以降、マクロサービスのμプログラム指令に従って処
理される処理フローの説明を図４のフローチャートにそ
って進める。

まず最初に、一致信号106を割込みソースとするマク
ロサービスのヘッダを、データメモリ213中の特定アド
レスから読み出し、マクロサービスチャネルの位置を検
出する。次に、ビット選択レジスタ125を参照し、１に
セットされているポートP0に対応するマクロサービスチ
ャネル中のワードバッファを読み出す。

さらに、コンペアレジスタ101の内容と、読み出した
ワードバッファを、ALU201を利用して加算し、その結果
をコンペアレジスタ102に格納する。

次に、ビット選択レジスタ125の左シフト処理を実行
し、ポートP1に相当するビットだけ１にセットする。タ
イミング制御部210は、割り込み要求クリア信号217をIN
TC211に対し出力し、割り込み要求フラグレジスタ215を
リセットしてマクロサービス処理を終了する。

マクロサービス処理が終了すれば、CPU200は保持して
いたPC207,PSW208の値から通常の命令処理を再開する。

第６図の様なパルスパターンの場合は、コンペアレジ
スタ102から一致信号107が発生する前に、再度コンペア
レジスタ101から一致信号106が発生する。

この時、ポートP1のRSフリップフロップだけセットさ
れ、ポートP1からの出力パルスがハイレベルになり、ポ
ートP1のパルス出力が開始され、ポートP0とP1の両方と
もパルス出力を行う。

以上の処理をポートP0からP3まで全く同様に繰り返
す。ポートP3に対するパルス出力開始タイミングによっ
て起動されるマクロサービスでは、同様のマクロサービ
ス処理を行うが、４回目のマクロサービス処理で、ビッ
ト選択レジスタ125の左シフト処理を実行すると、ビッ
ト選択レジスタ125からシフトアウトが発生し、μプロ
グラムの指令で、タイミング制御部210は、形態変更信
号219をINTC211に対し出力し、形態指定フラグレジスタ
216をリセットする。

INTC211は、割り込み要求フラグレジスタ215がセット
状態で、形態指定フラグレジスタ216がリセット状態で
あるため、今度は通常のベクタ割り込み要求をCPU200に
対し発生し、CPU200は以下のベクタ割り込み処理を実行
する。

割り込み処理プログラムは、ポートP0からP3まで一巡
したところで起動され、CPU200はビット選択レジスタ12
5を初期状態に再設定し、マクロサービスチャネル中の
ワードバッファの更新を実行し、ポートP0からのパルス
出力に備える。

以上、本実施例のパルス出力装置は第６図の様なパル
スパターンの出力を、本マクロサービス処理を適用する
ことにより実現できる。

次に、本発明の第２の実施例を第５図に用いて説明す
る。第５図は第２の実施例の周辺ハードウェアのブロッ
ク図である。システムの全体構成、マクロサービスの処
理形態情報の構成は、第１の実施例と同様であるため説
明は省略する。

本実施例に於ける周辺ハードウェア221の構成を第５
図を用いて説明する。周辺ハードウェア221は、第２の
外部入力信号531によりカウントするイベントカウンタ5
00,コンペアレジスタ501〜505,キャプチャレジスタ520,
ビット選択レジスタ525,第１の外部入力信号530,出力ポ
ートP0〜P3から構成される。一致信号506はコンペアレ
ジスタ501から出力され、同様に一致信号507〜510はコ
ンペアレジスタ502〜505から出力されている。イベント
カウンタ500は第２の外部入力信号531にパルスが生じる
たびにカウント動作を行う。

本実施例では、外部入力信号530にある回転体が一定
角度回転するたびに発生するパルスを入力することによ
り、回転体の角度毎の高精度のパルス出力制御が可能に
なる。本実施例における詳細な動作に関しては、第１の
実施例と全く同様であるため、詳細な説明は省略する。

〔発明の効果〕

以上説明した通り本発明は、パルス出力開始タイミン
グの割り込みを、マクロサービスによって処理し、ベク
タ割り込み要求を発生しないため、パルス出力の周波数
が増しても、割り込み処理プログラムへ移行する際のP
C,PSWのスタックへの退避や、割り込み処理プログラム
からメイン処理へ戻る時、スタックの内容をPC,PSWへ復
帰する処理でCPU時間を占めることがない。

また、最近の高速，高精度の制御が要求されるメカ制
御においては、精度の高いパルス出力制御が必要となっ
てきていることに対しても、パルス出力開始タイミン
グ、及びパルス出力終了タイミングを与えるコンペアレ
ジスタからの一致信号で、直接ポートを制御し出力パル
スを生成することで、割り込み要因が発生してから割り
込み処理プログラムが開始するまでの時間の遅れや、ポ
ートへのデータ書き込み時間による遅れなど無しに、最
小の誤差で制御できるため、出力パルス幅の調節を高い
精度で行なうことができる。

加えて、本発明のパルス発生装置は、特定の単一のコ
ンペアレジスタが各ポートのパルス出力開始タイミング
を与え、複数のコンペアレジスタが各ポート毎にパルス
出力終了タイミングを与える方式をとっているため、出
力ポート数が6,8と増えても、パルス出力終了タイミン
グを与えるコンペアレジスタとマクロサービスチャネル
内のワードバッファの数を増やすだけで全く同様な制御
が可能となる。さらに、INTCに対する割り込み要求信号
は、常に、単一のコンペアレジスタが発生するだけであ
るので、INTC内の割り込み要求フラグ、INTCと周辺ハー
ドウェア間の配線領域等のハードウェアの増加はない。
従って、本発明のパルス発生装置は、最小限のハードウ
ェアの追加によりパルス出力ポート数の増加にも容易に
対応でき、経済的に非常に優位なシステムを構成するこ
とが可能となり、CPUと周辺回路を単一基板上に集積す
るシングルチップなどにも十分に適用させることができ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例に於ける周辺ハードウェ
アのブロック図、第２図は本発明に於けるパルス発生装
置のブロック図、第３図はマクロサービスの処理形態情
報構成図、第４図は第１の実施例に於けるマクロサービ
ス処理フローチャート、第５図は本発明第２の実施例に
於ける周辺ハードウェアのブロック図、第６図はポート
からのパルス出力パターン、第７図は従来例に於けるパ
ルス出力装置のブロック図、第８図は従来例に於ける周
辺ハードウェアのブロック図である。 100……フリーランニングタイマ、101〜105,501〜505…
…コンペアレジスタ、106〜110,506〜510……一致信
号、120,520……キャプチャレジスタ、125,525……ビッ
ト選択レジスタ、130,530……第１の外部入力信号、20
0,250……CPU、201……ALU、202……テンポラリレジス
タ、203……汎用レジスタ、204……アドレスバッファ、
205……データバス、206……μアドレス生成部、207…
…PC、208……PSW、209……μROM、210,230……タイミ
ング制御部、211,240……INTC、212……プログラムメモ
リ、213……データメモリ、214……アドレスバス、215
……割り込み要求フラグレジスタ、216……形態指定フ
ラグレジスタ、217……割り込み要求クリア信号、218…
…割り込み要求信号、219……形態変更信号、220……形
態指定信号、221,222……周辺ハードウェア、260……外
部割り込み信号、500……イベントカウンタ、531……第
２の外部入力信号、800〜803……ダウンカウンタ、809
……ポートレジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−271601（ＪＰ，Ａ) 特開昭61−212652（ＪＰ，Ａ) 特開平１−200402（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】一連の命令を格納するプログラムメモリ
と、実行すべき命令のアドレスを前記プログラムメモリ
に供給するプログラムカウンタ、前記プログラムメモリ
から読み出された命令を実行する命令実行部およびこの
命令実行部の命令実行状態を保持するプログラムステー
タスワードを含む中央処理装置とを有するデータ処理装
置において、クロック信号をカウントするカウンタと、
前記カウンタのカウント値が設定値と一致すると一致信
号を発生する第１のコンペアレジスタと、それぞれ第１
の状態であると出力信号を第１のレベルとし第２の状態
であると前記出力信号を第２のレベルとする複数の出力
ポートと、複数の出力ポートにそれぞれ対応して設けら
れた複数のビットを有する選択レジスタと、前記第１の
コンペアレジスタおよび前記選択レジスタに接続され前
記複数のビットのうち所定の論理レベルをとるビットに
対応する出力ポートを前記一致信号の発生に応答して前
記第１の状態に設定する手段と、前記複数の出力ポート
に対応してそれぞれ設けられ前記カウンタのカウント値
がそれぞれに設定された設定値と一致するとそれぞれ対
応する出力ポートを前記第２の状態とする複数の第２の
コンペアレジスタと、前記一致信号の発生に応答して前
記中央処理装置にマクロサービス割り込み要求を発行す
るマクロサービス割り込み手段とをさらに有し、前記中
央処理装置は、前記マクロサービス割り込み要求に応答
して、命令の実行を中断し、かつ前記プログラムカウン
タおよび前記プログラムステータスワードの内容を退避
させることなくそのままの状態に保持したまま、前記第
１の状態となった前記出力ポートに対応する前記第２の
コンペアレジスタに所定値を設定し、かつ前記選択レジ
スタの各ビットのうち前記所定の論理レベルをとるビッ
トの位置を変更することを特徴とするデータ処理装置。
【請求項２】基準信号に応答して前記カウンタのカウン
ト値を取り込むキャプチャレジスタと、前記基準信号に
応答して前記中央処理装置にベクタ割り込み要求を発行
するベクタ割り込み手段とをさらに有し、前記中央処理
装置は、前記ベクタ割り込み要求に応答して、前記プロ
グラムカウンタおよび前記プログラムステータスワード
の内容を退避させて、前記第１のコンペアレジスタに設
定すべき値を前記キャプチャレジスタに格納された値に
もとづいて変更することを特徴とする請求項１記載のデ
ータ処理装置。