JPH07104830B2 - コンピュータ・システム及びコンピュータ・システムを作動させる方法 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はコンピュータに関し、特に、コンピュータが、
その回路切換え速度より低い２進切換え速度の回路で動
作できるようにコンピュータの実行速度を制御するため
の制御システム及びその動作方法に関するものである。

B.従来技術 サイクル・タイマが可変なマイクロコンピュータは、従
来公知である。米国特許第4509120号明細書には、マイ
クロコンピュータと共に使用するための装置が示されて
いる。この装置は所期のアクセス・サイクル遅延を表す
２進値を記憶するためのパラメータ・ラッチ・レジスタ
を備えている。この遅延は、マイクロプロセッサを強制
的に作動不能状態にすることによって達成されるので、
装置が読取りコマンドまたは書込みコマンドに応答する
のに余分な時間がかかる。パラメータ・ラッチ・レジス
タは、製造時または命令実行時のいずれかに２進値を受
け取るのに適合するようにされている。

同様に、米国特許第4050096号明細書には、低速メモリ
を有するマイクロプロセッサ・システムのためのパルス
伸長が開示されている。マイクロプロセッサ・チップに
通常供給されるパルス幅と整合しているアクセス時間よ
り長いアクセス時間を有する記憶位置がアドレス指定さ
れる場合は必ず、論理回路は、このマイクロプロセッサ
・チップに印加されるクロック・パルスを伸長する。ま
た、異なる通信回線を介して通信する場合、異なるサン
プリング速度で作動することも公知である。

C.発明の概要 コンピュータは、演算論理回路、メモリ・アドレス制御
装置、入出力アドレス制御装置及び実行制御装置を備え
た主処理装置を含んでいる。コンピュータはまた、割込
み処理モジュールを含むオペレーティング・システム・
プログラムを内蔵している。主処理装置の実行制御装置
を介してオペレーティング・システムによって制御され
る可変周波数クロック発振器が開示されている。コンピ
ュータをその入出力アダプタ群の１つと同期させる必要
がある場合、あるいは低速回路が利用されていないとき
にクロックをスピード・アップする必要がある場合は必
ず、実行プログラムの機械レベル命令はクロック速度を
変更する。クロック速度は、割込み処理モジュールによ
って変更される。適切に実行するのに長いサイクル・タ
イムを要する回路やプログラムも割込みレベルが付けら
れる。例えば、もっとも低いクロック速度を必要とする
機械チェック・プログラムには割込みレベル０が割り当
てられる。低速回路を使用する入出力アダプタには、割
込みレベル１、２及び３が割り当てられる。高速回路ア
ダプタには割込みレベル４ないし７が割り当てられる。
割り込みが発生した場合は必ず、この割込みを処理する
機械語プログラムは、発振器のクロック速度をこの割込
みが受け取られた割込みレベルに対して規定された速度
に先ず変更する。割込みが処理されると、発振器のクロ
ック速度は、割込時の割込みレベルで作動するプログラ
ムの速度に復帰される。

本発明の好ましい実施例のシステムは、割込みレベルを
用いてコンピュータのクロック速度を制御し、最大コン
ピュータ速度で動作できない回路と同期をとって動作す
ることができる。例えば、４メガヘルツでパーソナル・
コンピュータを動作させるように設計されている回路カ
ードは、新世代のコンピュータの10または20メガヘルツ
のクロック速度を作動しない。本発明を使用することに
よって、新しいコンピュータのクロック速度は最低速の
回路カードの速度まで永久的に減少される必要がない。
クロック速度を制御するのに使用される割込みレベル
は、ハードウェアで実現することもでき、また割込みエ
ンティティの識別に基づいた論理判定を実行するプログ
ラムによって実現することもできる。この割込みエンテ
ィティは入出力装置アダプタ、コプロセッサあるいはそ
の他の装置もしくはコンピュータで実行されるプログラ
ムのいずれでもよい。最大コンピュータ速度より低い速
度でプログラムを実行することが望ましい状況の例は、
エラー回復プログラムが実行される場合である。エラー
は、高速で作動するコンピュータ回路によって引き起こ
されるので、低速での実行で信頼性のより高いコンピュ
ータ・エラー診断が実行できる。

本発明の１つの利点は、半導体技術や回路の複雑性のた
めにより長いサイクル・タイムを必要とする回路とコン
ピュータが整合して動作でき、同時にそれらの特定の回
路がコンピュータの動作に関与しないときにはコンピュ
ータが最高速度で動作できることである。

本発明の別の利点は、より長いサイクル・タイムを必要
とする回路を、本発明のコンピュータと整合させるため
に変更する必要が全くないことである。

さらに別の利点は、これらの低速入出力アダプタを働か
せる装置ドライバ・プログラムも本発明では変更なしに
使用できることである。

さらに、これらの装置ドライバは、本発明のコンピュー
タの低速入出力アダプタと高速入出力アダプタの両方を
働かせる。例えば、コンピュータが、200ナノ秒のサイ
クル・タイムで走行するように設計された回路を備えた
ディスケット入出力アダプタと、同じソフトウェア・イ
ンターフェースに適合するように設計されているが100
ナノ秒サイクルでしか動作できない回路を備えたハード
・ディスク駆動装置アダプタを備えている場合などに
は、これは有利である。

本発明の上記及びその他の利点は、本発明のコンピュー
タで異なる速度の各アダプタを異なる割込みレベルに置
くことにより実現される。割込みハンドラは装置ドライ
バ・プログラムに制御を渡す前に、割込みアダプタの速
度に適合するようにコンピュータの速度を変更する。

D.実施例 第１図に、コンピュータ・ハードウェアの構成のブロッ
ク図を示す。演算論理装置、アドレス制御装置及び実行
制御装置を含んでいる通常のコンピュータ・プロセッサ
をブロック11に示す。プロセッサ11はバス15と17を介し
てメモリ13にアドレスを供給し、またメモリ13との間で
データのやりとりを行なう。複数の入出力アダプタ21、
23及び25がメモリ13と並列に接続されている。これらの
アダプタは、割込み要求バス19の線群の１本に、いつサ
ービスが必要かをプロセッサ11を示す信号を供給する。
出力線33上にクロック・パルス列を供給するシステム・
クロック31によって、回路11、13及び21ないし25のすべ
てが同期される。線33上に供給される出力パルスの周波
数は、クロック制御線35を介してプロセッサ11からシス
テム・クロック31に転送されるデータ・ワードによって
制御される。本実施例では、アダプタ21と23は100ナノ
秒のクロック・サイクルで動作できるが、アダプタ25は
プロセッサ11からアドレスされたコマンドを適切に受け
取り、データと状況をプロセッサ11に送るのに200ナノ
秒サイクルを必要とする。

割込み要求バス19は、８本の独立した割込み線０〜７を
備えている。各線はレジスタを介して電圧源に接続され
ている。割込み要求は、要求側入出力アダプタが割込み
要求線群の１本を接地レベルすなわち０ボルトに接続す
ると生成される。この割込み要求信号の極性により、複
数の入出力アダプタが同じ割込みレベルを共用すること
が可能となる。割込みレベルの共用時には、開放型コレ
クタ線ドライバにより出力信号が駆動される。割込み要
求バス19の各線はパルスの立上りまたは立下りに応答す
るのではなく、電圧レベルの影響をうける。割込み動作
のより詳しい説明は、「IBMパーソナル・システム/2モ
デル80技術解説書（IBM Personal System/2Model 80 T
echnical Reference Manual）」、インターナショナル
・ビジネス・マシーンズ・コーポレーション、1987年刊
の２−63、64、65、及び３−29、30の各ページに出てい
る。

入出力アダプタ21、23及び25はそれぞれ、ハードワイヤ
式論理回路で実現され、あるいは固有の周波数で動作す
る専用の発振器とクロックを持つマイクロプログラム式
マイクロプロセッサとして実現される。この論理回路ま
たはマイクロプロセッサは、状況レジスタなどの各種レ
ジスタに２進データを記憶し、データ・レジスタとの間
で２進データをやりとりする。この場合、動作はすべて
固有のクロック速度で行なわれる。このクロック速度
は、プロセッサ11が動作できるクロック速度よりはるか
に低速でもよい。システム・クロック制御線35は各入出
力アダプタ回路に同期信号を供給し、したがってプロセ
ッサ11によってそのデータ・レジスタに入れられたデー
タが有効なとき、あるいはアダプタのデータ・レジスタ
内のデータが読取りにとって有効なことをプロセッサ11
が予想するとき、アダプタがその旨を知ることができ
る。このような入出力アダプタ回路はかつて使用されて
いた。このような入出力アダプタの例が、米国特許第40
06465号明細書に開示されている。この特許に開示され
ているアダプタは、演算論理装置、読取り専用メモリな
どを有する専用のマイクロプロセッサを使って、通信ル
ープをプロセッサに接続するものである。

第２図は、第１図のブロック31に示したようなシステム
・クロックの１例である。発振器101は比較的高い周波
数で動作し、カウンタ103を駆動する。カウンタ103は２
進カウンタである。カウンタ103の各段（103aと103b）
で周波数が半分ずつ低下する。例えば、発振器101が20
メガサイクルで動作する場合、50ナノ秒ごとに丸１サイ
クルが完了する。発振器101の出力は直接ANDゲート107
に供給される。レジスタ105の第７段もANDゲート107に
接続される。２進値の１ビットがレジスタ105の第７段
に出現した場合、ANDゲート107は、ORゲート113に発振
器101の出力をフリップ・フロップ115のトグル入力部に
供給させる出力を供給する。フリップ・フロップ115は1
00ナノ秒ごとにセット及びリセット・サイクルを一巡す
る。フリップ・フロップ115の出力は主ブロックであ
り、プロセッサ11、メモリ13及びアダプタ21、23、25に
供給される。さらに、プロセッサ11はこの100ナノ秒ク
ロック・サイクルをカウントダウンして、プロセッサ11
が必要とする様々なクロック位相をもたらす。多くの場
合、各クロック位相の持続時間も100ナノ秒である。装
置アダプタ25を働かせるのにプロセッサ11が400ナノ秒
の持続時間を必要とする場合、例えば、２進値の１ビッ
トがレジスタ105の第５段に記載され、２進値ゼロが第
６段と第７段に記憶される。カウンタ103の第１段（103
b）はANDゲート111に接続されている。レジスタ105の第
５段もANDゲート111に接続され、２分割した発振器周波
数がORゲート113を介してフリップ・フロップ115のトグ
ル入力部にいつ送り込まれるかを判定する。カウンタ10
3の第０段（103a）は発振器周波数の半分の周波数で動
作し、第１段（103b）は発振器周波数の1/4の周波数で
動作するので、フリップ・フロップ115は400ナノ秒ごと
にセットされ、その200ナノ秒後にリセットされる。こ
のようにして、フリップ・フロップ115は、コンピュー
タ11とアダプタ21、23及び25に持続時間が400ナノ秒の
一連のサイクルを供給する。第２図の回路は本発明では
十分に働くが、より精巧な公知の回路（たとえば、位相
クロック・ループその他の機能などを含むもの）では適
切な状況でシステムを全般的に向上させる。ただし、本
発明の実施に関しては、第２図のこの回路によりそのよ
うな精巧なクロック・システムに付随する複雑さが避け
られる。

第３図は、割込み要求バス19の接続部の詳細図である。
第３図に示すように、割込み要求線305と306が、第１図
の入出力アダプタ21と23からハードウェア割込み要求レ
ジスタ311の第５段と第６段に接続されている。同様
に、第１図の入出力アダプタ25は、割込み要求線303を
介して、割込み要求レジスタ311の第３段に接続されて
いる。その他の入出力アダプタ（図示せず）も、サービ
スの適切な優先順位設定及び本発明の利用による適切な
クロック速度の設定が行なえるように必要に応じて同じ
割込み線及びその他の割込み線に接続される。ハードウ
ェア割込み要求レジスタに記憶される割込みのほかに、
レジスタ313はプログラム命令によってセットできる８
つの２進ビットの記憶域を備えている。これら２つのレ
ジスタの第０段ないし第７段の各段は対応する段と個別
にORされ、その出力が主割込み要求レジスタ315の対応
する段に接続されている。主割込み要求レジスタ315の
８つの段は、それぞれORゲート317によって共に論理的
にORされ、割込み要求保留信号を供給する。レジスタ31
3と同様に、レジスタ315も機械レベルのプログラム命令
によりアクセス可能である。ただしこの場合は、レジス
タ315に記載されている２進ビット・パターンを読み取
ることが目的である。割込み処理プログラムは、割込み
要求保留信号に応答してレジスタ315の内容を読み取
り、どの割込みを最初に処理するかを決定する。通常、
０〜７までの一連の優先順位が選択される。ただし、０
が最高の優先順位で７が最低の優先順位である。この場
合は、割込み処理プログラムは優先順位が最高のレジス
タ315に記憶されている２進ビットに応答することにな
る。

本発明を利用した割込み要求及びサービスの動作は、第
４図を参照するとさらによく理解できる。第４図は、本
発明の動作に関する流れ図である。本例では、低速回路
を使用する入出力アダプタに割込みレベル１、２及び３
が割り当てられる。最低100ナノ秒のクロック・サイク
ル持続時間で動作する高速回路アダプタには、割込みレ
ベル４〜７が割り当てられる。

判断ブロック411は第３図のORゲート317の出力に応答
し、プロセッサ11内で走行しているプログラムに割込み
が保留であると知らせる。次に、ブロック413で、割込
み処理プログラムが、レジスタ315の内容を読み取って
どのレベル割込みを受け取ったかを判定する。受け取っ
た割込み要求のレベルを判定した後、割込み処理プログ
ラムは、割込みレベル１〜７については第１表に示した
個所に、また割込みレベル０の場合は第２表に示した個
所にそれぞれ飛び越す。

次に第１表を参照し、アダプタ25からレベル３の割込み
を受け取ったとき、アプリケーション・プログラムがレ
ベル７で実行されていたと仮定する。現在現行中の命令
の終了時に、プロセッサ11のハードウェアがそのアプリ
ケーション・プログラムの実行を中断し、オペレーティ
ング・システムの割込み処理プログラムに制御を渡す。
次に、ブロック413で割込み処理プログラムが、レジス
タ315の内容を使って割込みレベル・ゼロを受け取った
か否かを判定する。それがレベル・ゼロの割込みである
場合は、第２表にLVLOENT（レベル・ゼロ割込み入力
点）で示す命令に制御が渡される。レベル・ゼロの割込
みでない場合は、第１表にCLIHENT（共通レベル割込み
ハンドラ入力点）で示す行の命令に制御が渡される。最
初の命令は割込みレベルがレベル１、２、３のいずれの
レベルでもないかどうかを判定するための即時検査であ
る。割込みがそのような低速割込みレベルのいずれでも
ない場合は、クロック速度を変更する必要はなく、処理
の流れはクロック速度変更命令を飛び越すことになる
（JZ SA1RDIO）。その割込みはレベル３の割込みだっ
たので、速度が実際に変更される以前にそれ以後の割込
みを禁止する。次にフラグNOWSLOがイエスかどうか検査
して、クロックが以前の割込み、１、２、または３によ
って既に低速に設定されているか否かを調べる。イエス
の場合は、速度変更命令に分岐し（IFON NOWSLO,SA1KD
O1）、高い優先順位の割込みが発生した場合に割込みを
再度可能にする。

あらゆる無動作の場合を考慮して第１表のSETON NOWSL
O命令によってNOWSLOフラグが設定され、OI X7、Ｘ′4
0′がこのレベルでクロック速度が変更されたことを示
すレジスタ７の別のフラグを設定する。次に、第２図の
レジスタ105の第６段に２進値１をロードし、第７段に
２進値ゼロをロードするKDO1とKDO2の命令がそれぞれ実
行される。これにより、フリップ・フロップ115が５メ
ガヘルツで稼働し、アダプタ25が必要とする200ナノ秒
のサイクルを生成する。その後アダプタ25の要求を処理
するブロック419の装置ドライバ・プログラムに制御が
渡される。割込みが可能となっており、別のアダプタか
らの割込みが発生する可能性があることを想起された
い。そのような割込みがあると、第４図のブロック421
でこの装置ドライバ・プログラムを中断させて、優先順
位の高いブロック413よりもブロック423と425のアダプ
タを働かせることができる。割込みが行なわれない場
合、ブロック427で装置ドライバ・プログラムのタスク
が完了される。ブロック429で、第１図のアダプタ25を
働かせるために中断していたアプリケーション・プログ
ラム・タスクに復帰するため、割込みハンドラに制御が
戻される。中断しているタスクに制御が戻される前に、
割込みハンドラは中断している割込みレベルの速度にコ
ンピュータを復帰しなければならない。このような復帰
は、第１表の終わりにCLIHEXITで示す命令に詳しく示さ
れている。

まず即時検査命令（TI）が実行され、割込みレベル３に
入ったときにクロック速度が変更されたことを示すレジ
スタ７のフラグがセットされているかどうか検査が行な
われる。クロック速度が変更されていない場合は、第１
表のプログラムがゼロ（JZ）から出口点SA1KDO2に飛び
越す。そうでない場合は、フラグがクリアされ、より速
い速度に戻る。

第２表の命令も同様に動作して、コンピュータ速度をレ
ベル・ゼロの割込み用の400ナノ秒のサイクル・タイム
に変更する。

本発明を利用したコンピュータ構成の他の例では、復数
の入出力アダプタが同一の割込みレベルでコンピュータ
に接続されており、これらのアダプタのうちには、それ
以外のアダプタが動作できる速度より遅い速度で動作す
るものもある。優先順位と接続されている入出力装置ア
ダプタによる速度要求を共に満たすために、同一の割込
みレベルでそのような付加機構が必要となる可能性があ
る。

割込みアダプタが高速で動作できると判定されたのち
に、コンピュータの実行速度を高速入出力アダプタの速
度に復帰することにより、性能を向上させることができ
る。これはポーリング・リストに、アドレス、アダプタ
のタイプ、装置ドライバ・プログラムを指すポインタ等
アダプタに関するその他の情報と一緒にアダプタ速度の
表を保持することによって実現される。

第４図のブロック416で割込みアダプタを識別するため
アダプタを確実にポーリングするには、その割込みレベ
ルの最も低速のアダプタの速度にコンピュータを変更す
る。割込みアダプタが識別されると、装置ドライバ・プ
ログラムがそのアダプタを活動させる間に、そのアダプ
タの速度と第４図のブロック418と420とコンピュータ実
行速度を一致させるため、ポーリング・リストのそのア
ダプタに関する速度項目が使用される。

以上、本発明を他の複雑な周辺の事象から切り離すこと
によって理解しやすくするため、重要でない点について
は簡略化して、好ましい実施例に関して本発明の説明し
たが、当業者には理解できるように、本発明の精神及び
範囲から逸脱することなく、実施態様に各種の変更を加
えることができる。

E.発明の効果 上述のごとく、本発明によれば、各アダプタ回路に従っ
て処理速度を制御可能としたので、サイクルタイムの異
なる機器の整合が容易にかつ効果的に達成される。

また、本発明では中断発生時に、その時のクロック周波
数を表すレジスタの値を保管しておき、中断処理完了後
に、保管しておいた値をレジスタに戻して元のクロック
周波数で中断前の処理を続行するようにしたので、要求
される処理に対応したクロック周波数の切換が自動的に
行われ、常に適正なクロック周波数で処理がなされる。

【図面の簡単な説明】

第１図は、本発明を利用したコンピュータのシステム・
ブロック・ダイヤグラムである。 第２図は、本発明で使用されるシステム・クロックの例
を示した図である。 第３図は、割込み要求線と接続のプロセッサ11の詳細図
である。 第４図は、本発明の動作の流れ図である。 11……プロセッサ、15、17……バス、13……メモリ、2
1、23、25……入出力アダプタ、19……割込み要求バ
ス、33……出力回線、31……システム・クロック、35…
…クロック制御回線、101……オッシレータ、103……カ
ウンタ、103……コンピュータ、105……レジスタ、10
7、111……ANDゲート、113……ORゲート、115……フリ
ップ・フロップ、311……ハードウェア割込み要求レジ
スタ、303……割込み要求回線、313……レジスタ、315
……主割込み要求レジスタ、317……ORゲート。

フロントページの続き (72)発明者 ジヨセフ・ウインフイールド・セントジヨ ン アメリカ合衆国ノース・カロライナ州コン コード・ユニオン・ストリート・ノース 204番地 (56)参考文献 特開 昭52−45844（ＪＰ，Ａ) 特開 昭55−3020（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】プロセッサ、命令を記憶するメモリ及びレ
   ジスタに記憶された値により発振周波数が制御される可
   変周波数クロックを有するコンピュータ・システムにお
   いて、 第１割込み線により前記プロセッサに接続された、第１
   クロック周波数で動作する第１入出力アダプタ回路と、 第２割込み線により前記プロセッサに接続された、第２
   クロック周波数で動作する第２入出力アダプタ回路と、 を含み、 前記プロセッサは、前記第１入出力アダプタ回路及び前
   記第２入出力アダプタ回路の一方からの割込み命令に応
   答して前記一方の入出力アダプタ回路に対応した前記第
   １または第２クロック周波数で命令を実行し、次いで前
   記第１入出力アダプタ回路及び前記第２入出力アダプタ
   回路の他方から割込み要求があった場合、その時前記レ
   ジスタに記憶されていた第１の値のコピーを保管し、前
   記レジスタ内の前記第１の値を前記他方の入出力アダプ
   タ回路のクロック周波数に対応する第２の値に変更し、
   前記他方の入出力アダプタ回路により要求された機能を
   実行し、その後、前記一方の入出力アダプタ回路により
   要求された前記中断された機能を再開するのに先立って
   前記レジスタに記憶された前記第２の値を前記第１の値
   に復元することを特徴とする、 コンピュータ・システム。
2. 【請求項２】レジスタに記憶された値により発振周波数
   が制御される可変周波数クロックを有するコンピュータ
   ・システムを作動させる方法において、 第１割込みレベルで決る第１クロック周波数でプログラ
   ムを実行し、 前記コンピュータ・システムに接続された入出力アダプ
   タ回路からの第２割込みレベルの割込み要求に応答し
   て、その時前記レジスタに記憶されている第１の値のコ
   ピーを保管し、 前記第２割込みレベルに対応する第２の値を前記レジス
   タに記憶し、 前記第２レベルの割込みにより要求された機能を実行
   し、 前記保管されていた第１の値を前記レジスタに記憶し前
   記クロック周波数を中断発生時のクロック周波数に復元
   し、 制御を中断前に実行していたプログラムに戻す、 ことを特徴とするコンピュータ・システムを作動させる
   方法。