JP3134811B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ処理装置に係
り、特にアクセスバッファを有するデータ処理装置に関
する。

【０００２】

【従来の技術】高速な演算器を持つデータ処理装置は、
従来より内蔵メモリ等の中速の資源や、主記憶装置など
の低速の資源をアクセスする場合に、演算処理を停止さ
せないでアクセス要求をバッファに貯めていき、バッフ
ァ内の要求を演算処理と独立に順次処理することによ
り、処理の高速化を行っている。

【０００３】図５はアクセス要求バッファを持つ従来の
データ処理装置の一例のブロック図を示す。同図におい
て、通常の演算命令はレジスタファイル５０１からデー
タを読み出し、演算器５０２で演算し、再びレジスタフ
ァイル５０１に結果を格納することで実行を終了する。

【０００４】演算器外資源５０６をアクセスする命令
は、レジスタファイル５０１から読み出されたデータを
もとに演算器５０２でアドレスを生成し、アクセス種別
の情報と共にアクセスアドレスバッファ５０３に転送す
る。更に、書き込みの場合には同時にレジスタファイル
５０１から書き込みデータをアクセスデータバッファ５
０４に転送し、読み込みの場合にはアクセスデータバッ
ファ５０４にデータが読み込まれるのを待った後、デー
タをレジスタファイル５０１に書き戻して実行を終了す
る。

【０００５】アクセスコントローラ５０５は、前記演算
器５０２動作とは独立にアクセスアドレスバッファ５０
３の内容を順次取り出し、アクセス種別情報が書き込み
の場合には、取り出したアドレスに対応する演算器外資
源５０６へアクセスデータバッファ５０４の内容を書き
込み、読み込みの場合には取り出したアドレスに対応す
る演算器外資源５０６からデータを取り込み、アクセス
データバッファ５０４に格納する。

【０００６】次に図６、図７及び図８を参照しながら、
アクセスアドレスバッファの効果を説明する。この例
は、演算器５０２がＮ×４の連続するアドレスに同じ値
を書き込む場合のものであり、図６はアクセスアドレス
バッファが無い場合を、図７はアクセスアドレスバッフ
ァ１段の場合を、図８はアクセスアドレスバッファ３段
の場合を示すタイミングチャートである。

【０００７】すなわち、図６（Ａ）に示すクロックに同
期して演算器５０２は図６（Ｂ）に模式的に示すよう
に、ＷＲ１〜ＷＲ４で示す連続する４つの書き込みアド
レスを生成する。アクセスコントローラ５０５は上記の
アドレスに基づいて演算器外資源５０６に対して図６
（Ｃ）に模式的に示すようにアクセスする。従って、図
６では書き込みが完了するのを待った後にアドレスの更
新（ＡＤＤ）やカウンタデクリメント（ＤＥＣ）、カウ
ンタが０で無ければＷＲ１の書き込みアドレスの生成及
び転送処理に戻る処理（ＢＣＣ）が実行されるため、演
算器外資源５０６へのアクセスに隙間がある。

【０００８】一方、図７では図７（Ａ）に示すクロック
に同期して演算器５０２は図７（Ｂ）にＷＲ１、ＷＲ２
で示すように連続する２つの書き込みアドレスを生成し
て１段のアクセスアドレスバッファ５０３に転送し、続
いて停止処理、書き込みアドレスＷＲ３の生成及び転送
処理、停止処理、書き込みアドレスＷＲ４の生成及び転
送処理、アドレスの更新（ＡＤＤ）やカウンタデクリメ
ント（ＤＥＣ）、カウンタが０で無ければＷＲ１の書き
込みアドレスの生成及び転送処理に戻る処理（ＢＣＣ）
が実行される。

【０００９】これにより、１段のアクセスアドレスバッ
ファ５０３には図７（Ｃ）に模式的に示すように書き込
みアドレスが転送されて格納され、アクセスコントロー
ラ５０５はこのアドレスに基づいて演算器外資源５０６
に対して図７（Ｄ）に模式的に示すようにアクセスす
る。従って、図７の処理方法ではアクセス完了前に前記
処理が開始されるため、アクセスに隙間が減り処理速度
の向上に効果があることがわかる。

【００１０】更に、図８では図８（Ａ）に示すクロック
に同期して演算器５０２は図８（Ｂ）にＷＲ１〜ＷＲ４
で示すように連続する４つの書き込みアドレスを生成し
てアクセスアドレスバッファ５０３に転送し、続いてア
ドレスの更新（ＡＤＤ）やカウンタデクリメント（ＤＥ
Ｃ）、カウンタが０で無ければ書き込みアドレス生成に
戻る処理（ＢＣＣ）が実行される。これにより、アクセ
スアドレスバッファ５０３の１段目、２段目及び３段目
には図８（Ｃ）、（Ｄ）及び（Ｅ）に示すように書き込
みアドレスが格納される。

【００１１】また、アクセスコントローラ５０５はこの
アクセスアドレスバッファ５０３のアドレスに基づいて
演算器外資源５０６に対して図８（Ｆ）に模式的に示す
ようにアクセスする。従って、図８の処理方法では、ア
クセスの隙間は無くなっており、一層の処理速度の向上
がされていることがわかる。

【００１２】また、図６では演算器５０２がアクセスの
完了を待つ時間が４クロックであるのに対し、アクセス
アドレスバッファ１段の場合の図７では２クロック、ア
クセスアドレスバッファ３段の場合の図８では無くなっ
ていることからもアクセスアドレスバッファ５０３の効
果が分かる。

【００１３】ここで割り込みが発生した場合の動作を図
９を参照しながら説明する。図９（Ａ）〜（Ｄ）はアク
セスアドレスバッファ５０３が１段の場合、同図（Ｅ）
〜（Ｊ）はアクセスアドレスバッファ５０３が３段の場
合の割り込み後の書き込み処理が最も長く待たされる可
能性があるタイミングを示している。

【００１４】図９（Ａ）はクロック、同図（Ｂ）は演算
器（実行ユニット）５０２の動作、同図（Ｃ）は１段の
アクセスアドレスバッファ５０３の動作、同図（Ｄ）は
演算器外資源５０６のアクセス状態をそれぞれ模式的に
示す。また、図９（Ｇ）、（Ｈ）及び（Ｉ）はアクセス
アドレスバッファ５０３が３段の場合の１段目、２段目
及び３段目の動作を模式的に示し、かつ、同図（Ｅ）、
（Ｆ）、（Ｊ）はこのときのクロック、演算器５０２の
動作、演算器外資源５０６のアクセス状態をそれぞれ模
式的に示す。また、図９中、ＷＲは書き込みアドレスの
生成又は記憶を、分岐は割り込み受付処理を示す。

【００１５】図９からわかるように、アクセスアドレス
バッファ５０３が３段の場合は、１段の場合に比べて２
回分のアクセス時間だけ余計に割り込み処理での最初の
書き込みが遅れており、低速の資源をアクセスする場合
には割り込みに対する処理の遅延が大きくなる。

【００１６】

【発明が解決しようとする課題】従来のアクセスアドレ
スバッファ５０３を有するデータ処理装置では、演算器
５０２が停滞することなく中低速の資源５０６へのアク
セスを行うためには、前述のようにアクセスアドレスバ
ッファ５０３の段数を増加させる必要が有るが、新規の
アクセス要求が無い場合にアクセスアドレスバッファ５
０３が空になるまでの最大時間は、アクセスに必要な時
間にアクセスアドレスバッファの段数を乗じた値になる
ため、演算器外資源５０６に演算器５０２との速度に大
きく差があるものが含まれる場合には、割り込み処理な
どでアクセスアドレスバッファ５０３の処理が完了する
のを待たなければならない場合に、待ち時間が大きくな
るという問題がある。

【００１７】このことは、例えば要求処理能力が小さく
低速な資源をアクセスする通常処理と、サーボ制御など
の高速応答性を要求され、比較的高速な資源をアクセス
する処理とを、割り込みを使用して単一のデータ処理装
置で行う場合に大きな問題となる。

【００１８】本発明は上記の点に鑑みなされたもので、
割り込み処理の高速化が可能なデータ処理装置を提供す
ることを目的とする。

【００１９】また、本発明の他の目的は、低速な資源の
アクセスを行うルーチン実行時に、割り込み処理により
高速な資源に対するアクセスを、高速に切り替え可能な
データ処理装置を提供することにある。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、演算部の動作速度に対して動作速度の低
い中速又は低速の資源へのアクセスを、アクセスアドレ
スバッファ及びアクセスデータバッファを介して行うデ
ータ処理装置において、演算部からアクセスアドレスバ
ッファに転送されるアドレスに基づいて、アクセス対象
の資源の動作速度を判定する判定手段と、判定手段によ
り動作速度が低速と判定したときは、動作速度が中速と
判定したときに比べてアクセスのバッファリング数を小
さく制限する制限手段とを有する構成としたものであ
る。

【００２１】また、本発明は、演算部からアクセスアド
レスバッファに転送されるアドレスに基づいて、アクセ
ス対象の資源の動作速度を判定する判定手段と、判定手
段により低速の資源へのアクセスと判定されたときには
次に低速の資源へのアクセスがあったときに、演算部へ
停止信号を出力する演算制御手段と、アクセスアドレス
バッファに格納されたアドレスに基づき、中速又は低速
の資源をアクセスすると共に、低速資源のアクセス時に
は各アドレスのアクセス完了毎にアクセス終了信号を演
算制御手段に出力して、停止信号の送出を終了させるア
クセス制御手段とを有する構成としたものである。

【００２２】本発明では、演算部の動作速度に対して動
作速度の低い中速な資源へのアクセスは従来と同様にし
て行え、一方、低速な資源へのアクセスは演算部を間欠
的に動作させ、かつ、バッファの一部を用い、低速な資
源へのアクセスのバッファリング数を中速な資源へのバ
ッファリング数より小さく制限する。

【００２３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるデータ処理
装置の一実施の形態のブロック図を示す。この実施の形
態では、通常の演算命令はレジスタファイル１０１から
データを読み出し、演算器１０２で演算し、再びレジス
タファイル１０１に演算結果を格納することで実行を終
了する。

【００２４】演算器外資源１０７をアクセスする命令
は、レジスタファイル１０１から読み出されたデータを
もとに演算器１０２でアドレスを生成し、アクセス種別
の情報と共にアクセスアドレスバッファ１０３に転送す
る。書き込みの場合は、同時にレジスタファイル１０１
から書き込みデータをアクセスデータバッファ１０４に
転送し、読み込みの場合にはアクセスデータバッファ１
０４にデータが読み込まれるのを待った後データをレジ
スタファイル１０１に書き戻して実行を終了する。

【００２５】この時、バッファコントローラ１０５は演
算器１０２から出力されるアドレスを監視し、そのアド
レスが低速な資源に該当するアドレスであった場合には
内部の低速資源アクセス情報１０６をセットし、次に低
速資源へのアクセスがあった場合に演算器１０２に停止
信号１０７を出力する。

【００２６】アクセスコントローラ１０８は、前記演算
器１０２の動作とは独立にアクセスアドレスバッファ１
０３の内容を順次に取り出し、アクセス種別情報が書き
込みの場合には、取り出したアドレスに対応する演算器
外資源１０９へアクセスデータバッファ１０４のデータ
を書き込み、アクセス種別情報が読み込みの場合には、
取り出したアドレスに対応する演算器外資源１０９から
データを取り込みアクセスデータバッファ１０４に格納
する。

【００２７】また、アクセスコントローラ１０８は、ア
クセスが低速な資源に対するものであったときは、バッ
ファコントローラ１０５に低速資源アクセス終了信号１
１０を出力し、これによりバッファコントローラ１０５
内の低速資源アクセス情報１０６をリセットさせる。

【００２８】次に、図２、図３及び図４を参照しなが
ら、図１に示した本発明の一実施の形態の動作について
説明する。この例は、演算器１０２がＮ×４の連続する
アドレスに同じ値を書き込む場合のものであり、図２は
演算器１０２の動作速度よりも低速であるが比較的高速
な資源に対するアクセスを行った場合を、図３は低速な
資源に対するアクセスを行った場合を、図４は低速な資
源に対するアクセスを行っている最中に割り込みにより
比較的高速な資源に対するアクセスが発生した場合を示
すタイミングチャートである。

【００２９】比較的高速な資源（中速資源）に対するア
クセスを行った場合、図２（Ａ）に示すクロックに同期
して演算器１０２は図２（Ｂ）に模式的に示すように、
ＷＲ１〜ＷＲ４で示すように連続的に４つの書き込みア
ドレスを生成してアクセス種別の情報と共にアクセスア
ドレスバッファ１０３に転送し、続いてアドレスの更新
（ＡＤＤ）やカウンタデクリメント（ＤＥＣ）、カウン
タが０で無ければ最初の書き込みアドレス生成処理に戻
る処理（ＢＣＣ）が実行される。

【００３０】この時、バッファコントローラ１０５は演
算器１０２から出力されるアドレスを監視しており、こ
のアドレスは比較的高速な資源に対するアドレスである
ので、図２（Ｃ）に示すように、低速資源アクセス情報
１０６はリセット状態のままであり、バッファコントロ
ーラ１０５が演算器１０２へ出力する停止信号１０７は
非アクティブである。

【００３１】また、このときは演算器１０２から転送さ
れてきた書き込みアドレスがアクセスアドレスバッファ
１０３の１段目、２段目及び３段目に図２（Ｄ）、
（Ｅ）及び（Ｆ）に模式的に示すように格納される。こ
れにより、演算器外資源１０９に対しては、アクセスコ
ントローラ１０８は、アクセスアドレスバッファ１０３
の内容を図２（Ｇ）に模式的に示すように順次に取り出
し、取り出したアドレスに対応する中速の演算器外資源
１０９へアクセスデータバッファ１０４のデータを書き
込む。従って、この実施の形態では、中速資源アクセス
時は、図８に示した従来の処理方法と同様で、アクセス
は隙間無く行われる。

【００３２】次に、低速な資源に対するアクセスを行っ
た場合の動作について説明するに、図３（Ａ）に示すク
ロックに同期して演算器１０２は図３（Ｂ）に模式的に
示すように、ＷＲ１〜ＷＲ４で示すように間欠的に４つ
の連続する書き込みアドレスを生成してアクセス種別の
情報と共にアクセスアドレスバッファ１０３に転送し、
続いてアドレスの更新（ＡＤＤ）やカウンタデクリメン
ト（ＤＥＣ）、カウンタが０で無ければ最初の書き込み
アドレス生成処理に戻る処理（ＢＣＣ）が実行される。

【００３３】この時、バッファコントローラ１０５は演
算器１０２から出力されるアドレスを監視しており、こ
のときのアドレスは低速な資源に対するアドレスである
ので、内部の低速資源アクセス情報１０６を図３（Ｃ）
にハイレベルで示すようにセット状態とし、次に低速資
源へのアクセスがあった場合に演算器１０２に停止信号
１０７を出力する。

【００３４】従って、演算器１０２からは図３（Ｄ）に
示すように、書き込みアドレスＷＲ１がアクセスアドレ
スバッファ１０３の１段目に転送されてきて格納された
後演算器１０２の演算動作が停止される。アクセスコン
トローラ１０８は、アクセスアドレスバッファ１０３の
内容を図３（Ｇ）に模式的に示すように取り出し、取り
出した書き込みアドレスＷＲ１に対応する低速の演算器
外資源１０９へアクセスデータバッファ１０４のデータ
を書き込む。

【００３５】アクセスコントローラ１０８は、アクセス
が低速な資源に対するものであったときは、上記のデー
タ書き込み終了毎にバッファコントローラ１０５に低速
資源アクセス終了信号１１０を出力し、これによりバッ
ファコントローラ１０５内の低速資源アクセス情報１０
６を図３（Ｃ）にローレベルで示すようにリセットさ
せ、停止信号１０７も非アクティブとすることで演算器
１０２による次の書き込みアドレスの生成のための演算
を開始させる。

【００３６】以下、上記と同様の動作が繰り返され、３
段のアクセスアドレスバッファ１０３には、その１段目
のみに書き込みアドレスが格納されて読み出され、２段
目と３段目のバッファには図３（Ｄ）、（Ｅ）に示すよ
うに何も格納されない。このように、この実施の形態で
は低速な資源アクセス時には、２度目以降の演算器外資
源１０９へのデータ書き込みは直前のアクセス時にバッ
ファコントローラ１０５によって低速資源アクセス情報
１０６がセットされているため、停止信号１０７が演算
器１０２に出力されて演算器１０２の演算動作は強制的
に停止されているが、アクセス自体に時間がかかるた
め、４回目の書き込み以降に続く演算器１０２の処理は
アクセス中に完了し、演算器外資源１０９へのアクセス
は隙間無く行われている。

【００３７】次に、低速な資源に対するアクセスを行っ
ている最中に割り込みにより比較的高速な資源に対する
アクセスが発生した場合について、図１及び図４と共に
説明する。図４（Ａ）〜（Ｇ）は割り込み後の書き込み
が最も長く待たされる場合、同図（Ｈ）〜（Ｎ）は割り
込み後の書き込みが最短でできる場合のタイミングチャ
ートを示す。

【００３８】図４（Ａ）、（Ｈ）はクロック、同図
（Ｂ）、（Ｉ）は演算器（実行ユニット）１０２の動
作、同図（Ｃ）、（Ｊ）はバッファコントローラ１０５
内の低速資源アクセス情報１０６の状態、同図（Ｄ）、
（Ｋ）はアクセスアドレスバッファ１０３が３段の場合
の１段目の動作、同図（Ｅ）、（Ｌ）はアクセスアドレ
スバッファ１０３の２段目の動作、同図（Ｆ）、（Ｍ）
はアクセスアドレスバッファ１０３の３段目の動作、同
図（Ｇ）、（Ｎ）は演算器外資源１０６のアクセス状態
をそれぞれ模式的に示す。

【００３９】図４（Ａ）〜（Ｇ）は図３（Ａ）〜（Ｇ）
と共に説明した低速資源アクセス時のタイミングチャー
トであり、図１の実施の形態のデータ処理装置は、この
低速資源アクセス時に図４にａ又はｂで示すタイミング
で割り込みが発生すると、低速な資源への要求の最大バ
ッファリング数がバッファコントローラ１０５によって
１つに制限されるため、１つの低速資源へのアクセスを
待つのみで割り込みによる比較的高速な資源に対するア
クセスが実行されていることが図４からわかる。

【００４０】割り込みタイミングａは演算器１０２によ
り書き込みアドレス生成終了直前のタイミングで割り込
みが発生しているので、その１つの書き込みアドレスに
基づく低速な資源へのデータ書き込み後まで比較的高速
な資源へのデータ書き込みが待たされる。一方、割り込
みタイミングｂは演算器１０２により次の書き込みアド
レス生成開始直前のタイミングで割り込みが発生してい
るので、最短時間で比較的高速な資源へのデータ書き込
みが開始できる。

【００４１】このように、この実施の形態では、比較的
高速な資源アクセスは従来のアクセスアドレスバッファ
を有するデータ処理装置と同等の処理速度を有し、しか
も低速な資源アクセス中に比較的高速な資源アクセスに
切り替える割り込み発生時は、最大１つの低速資源への
アクセスを待つのみで、従来に比べて短時間で切り替え
ができる。

【００４２】

【発明の効果】以上説明したように、本発明によれば、
低速な資源へのアクセスは演算部を間欠的に動作させ、
かつ、バッファの一部を用い、低速な資源へのアクセス
のバッファリング数を中速な資源へのバッファリング数
より小さく制限するようにしたため、演算部の動作速度
に対して動作速度が低いが要求処理能力の比較的高い比
較的高速な資源へのアクセスを行うルーチンの性能を落
とすことなく、要求性能が低く低速な資源へのアクセス
を行うルーチンの実行時における、比較的高速な資源へ
アクセスするルーチンへの切り替え等に使用される割り
込み処理を、従来に比べて短時間で行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図である。

【図２】図１の中速資源アクセス時のタイミングチャー
トである。

【図３】図１の低速資源アクセス時のタイミングチャー
トである。

【図４】図１の割り込み発生時のタイミングチャートで
ある。

【図５】従来の一例のブロック図である。

【図６】従来のアクセスアドレスバッファを有していな
いデータ処理装置のタイミングチャートである。

【図７】図５のアクセスアドレスバッファが１段のとき
のタイミングチャートである。

【図８】図５のアクセスアドレスバッファが３段のとき
のタイミングチャートである。

【図９】図５のアクセスアドレスバッファが１段のとき
と３段のときの割り込み発生時のタイミングチャートで
ある。

【符号の説明】

１０１ レジスタファイル １０２ 演算器 １０３ アクセスアドレスバッファ １０４ アクセスデータバッファ １０５ バッファコントローラ １０６ 低速資源アクセス情報 １０７ 停止信号 １０８ アクセスコントローラ １０９ 演算器外資源 １１０ 低速資源アクセス終了信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 5/06 G06F 9/30 - 9/42 G06F 12/00 - 12/08 G06F 13/16 - 13/18 G06F 13/38

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 演算部の動作速度に対して動作速度の低
   い中速又は低速の資源へのアクセスを、アクセスアドレ
   スバッファ及びアクセスデータバッファを介して行うデ
   ータ処理装置において、 前記演算部から前記アクセスアドレスバッファに転送さ
   れるアドレスに基づいて、アクセス対象の資源の動作速
   度を判定する判定手段と、 前記判定手段により動作速度が低速と判定したときは、
   動作速度が中速と判定したときに比べてアクセスのバッ
   ファリング数を小さく制限する制限手段とを有すること
   を特徴とするデータ処理装置。
2. 【請求項２】 演算部の動作速度に対して動作速度の低
   い中速又は低速の資源へのアクセスを、アクセスアドレ
   スバッファ及びアクセスデータバッファを介して行うデ
   ータ処理装置において、 前記演算部から前記アクセスアドレスバッファに転送さ
   れるアドレスに基づいて、アクセス対象の資源の動作速
   度を判定する判定手段と、 前記判定手段により低速の資源へのアクセスと判定され
   たときには次に該低速の資源へのアクセスがあったとき
   に、前記演算部へ停止信号を出力する演算制御手段と、 前記アクセスアドレスバッファに格納されたアドレスに
   基づき、前記中速又は低速の資源をアクセスすると共
   に、低速資源のアクセス時には各アドレスのアクセス完
   了毎にアクセス終了信号を前記演算制御手段に出力し
   て、前記停止信号の送出を終了させるアクセス制御手段
   とを有することを特徴とするデータ処理装置。
3. 【請求項３】 前記アクセスアドレスバッファは、複数
   段のバッファからなり、前記アクセス制御手段は、前記
   中速の資源へのアクセス時は前記複数段のバッファのう
   ち２以上のバッファからアドレスを順次読み出して該中
   速の資源にアクセスし、前記低速の資源へのアクセス時
   は前記複数段のバッファのうち初段のバッファのみから
   アドレスを読み出して該低速の資源にアクセスすること
   を特徴とする請求項２記載のデータ処理装置。