JPH05342084A - データ記憶装置及びデータ記憶方法 - Google Patents

データ記憶装置及びデータ記憶方法

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JPH05342084A
JPH05342084A JP4147248A JP14724892A JPH05342084A JP H05342084 A JPH05342084 A JP H05342084A JP 4147248 A JP4147248 A JP 4147248A JP 14724892 A JP14724892 A JP 14724892A JP H05342084 A JPH05342084 A JP H05342084A
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JP
Japan
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data
memory
latch
instruction
output
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JP4147248A
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Katsuhiko Ueda
勝彦 上田
Toshihiro Ishikawa
利広 石川
Mikio Sakakibara
幹夫 榊原
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Matsushita Electric Industrial Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
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    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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Abstract

(57)【要約】 （修正有） 【目的】 先行する命令によるメモリリード動作と後続
する命令によるメモリライト動作が同時に発生する場
合、これを回避し高速に命令実行する。 【構成】 データメモリ１０１は１メモリサイクルでリ
ード動作／ライト動作の何れか一方だけを行なうことが
できる。データラッチ１０３はデータバス１０２経由で
与えられるデータメモリ１０１へライトすべきデータを
一時保持し、バッファ１０４はデータラッチ１０３出力
をデータメモリ１０１の入力へ接続し、バッファ１０５
はデータメモリ１０１の出力をデータバス１０２へ出力
する。ゲート１１１は、ライトデータラッチ信号１０９
と動作クロックφ１１１０の論理積をデータラッチ１０
３に出力し、ゲート１１３はメモリリード信号１０７と
動作クロックφ２１１２の論理積をバッファ１０５に出
力する構成からなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパイプライン方式を採用
したデータ記憶装置に関するものである。
【０００２】
【従来の技術】近年のマイクロプロセッサでは性能向上
のためパイプライン処理を採用しているものが多い。し
かしパイプライン処理では資源干渉問題が発生する。例
として図１３に示したように各命令がＩＦステージ１３
０１（命令フェッチを行なうステージ）、ＤＥＣ／ＯＦ
ステージ１３０２（フェッチした命令のデコード及び、
レジスタもしくはメモリからオペランドをフェッチする
ステージ）、ＥＸステージ１３０３（デコード結果に従
い命令を実行するステージ）、ＷＴステージ１３０４
（命令実行結果をレジスタもしくはメモリにライトする
ステージ）の４段パイプラインからなるものとし、この
ようなパイプライン構成で図１４に示したように命令Ａ
１４０１、命令Ｂ１４０２、命令Ｃ１４０３を実行する
場合を考える。ここで命令Ａ１４０１、命令Ｃ１４０３
は、ＤＥＣ／ＯＦステージではオペランドをメモリから
取り出し、ＥＸステージでは取り出した内容に演算を施
し、ＷＴステージではメモリに演算結果を格納するもの
とする。この時図１４のサイクル１４０４では、命令Ａ
１４０１がＷＴステージでメモリライト動作を行ない、
命令Ｃ１４０３はＤＥＣ／ＯＦステージでメモリリード
動作を行なうため、両ステージで共にメモリをアクセス
することになり資源干渉が発生する。
【０００３】従来はこれに対して図１５のサイクル１５
０１に示すように命令Ｃ１４０３のＤＥＣ／ＯＦステー
ジを１サイクル遅らすことで対処している（参考文献、
例えば「コンピュータ アーキテキチャー ア クアン
ティテイチブ アプローチ（Computer Architecture A
Quantitative Approach）」２５７頁〜２７８頁、１９
９０年 モーガン カウフマン パブリッシーズ（Morga
n Kaufmann Publishers, Inc.）発行）。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、命令Ｃ１４０３の実行に５サイクルかか
っていることになり命令実行が１サイクル遅くなってし
まうという欠点を有する。
【０００５】本発明は上記問題点に鑑み、メモリに対し
てリード動作とライト動作が同時に発生することを回避
し、高速に命令実行が行なえるデータ記憶装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに請求項１の発明のデータ記憶装置は、データを記憶
するメモリと、前記メモリにライトするデータを一時保
持するデータラッチと、前記データラッチに外部よりデ
ータをラッチすることを指示するライトデータラッチ信
号と、前記メモリに前記データラッチの出力をライトす
ることを指示するメモリライト信号とを備える。
【０００７】また請求項３の発明のデータ記憶装置は、
データを記憶するメモリと、前記メモリからリードする
データを一時保持するデータラッチと、前記メモリに対
してはリード動作を前記データラッチにはメモリ出力を
ラッチすることを指示するメモリリード信号と、前記デ
ータラッチにそのラッチ内容を外部に出力することを指
示するラッチデータ出力信号とを備える。
【０００８】
【作用】請求項１記載の発明は上記した構成によって、
先行する命令がメモリライト動作が必要な場合にはこの
命令では前記データラッチへのライトだけを行ない、前
記データラッチから前記メモリへのライトは前記メモリ
がリードされていない時に後続する命令が行なう。
【０００９】請求項３記載の発明は上記した構成によっ
て、メモリ内容を必要とする命令に先行する命令が予め
前記メモリから前記ラッチへのリードだけを行ない、メ
モリ内容を必要とする後続命令は前記ラッチからのリー
ドだけを行なう。
【００１０】
【実施例】以下請求項１に対応する本発明の一実施例の
データ記憶装置について、図面を参照しながら説明す
る。
【００１１】図１は本発明の実施例におけるデータ記憶
装置の構成図を示すものである。図２、図３、図４、図
５は図１のデータ記憶装置の動作タイミングを示す図で
あり、図６は図１のデータ記憶装置で命令を実行する場
合のパイプラインの動きを示す図である。
【００１２】図１において、１０１は、１サイクルでリ
ード動作／ライト動作の何れか一方だけを行なうことが
できるデータメモリ、１０２は、データバス、１０３
は、データバス１０２経由で与えられデータメモリ１０
１へライトすべきデータを一時保持するデータラッチ、
１０４は、データラッチ１０３出力をデータメモリ１０
１の入力へ接続するバッファ、１０５は、データメモリ
１０１の出力をデータバス１０２へ出力するバッファ、
１０６は、データメモリ１０１へのアドレス信号、１０
７は、データメモリ１０１へリード動作を指示するメモ
リリード信号、１０８は、データメモリ１０１へライト
動作を指示するメモリライト信号、１０９は、データラ
ッチ１０３へラッチ動作を指示するライトデータラッチ
信号、１１０は、動作クロックφ１、１１１は、ライト
データラッチ信号１０９と動作クロックφ１の論理積を
データラッチ１０３に出力するゲート、１１２は、動作
クロックφ２、１１３は、メモリリード信号１０７と動
作クロックφ２の論理積をバッファ１０５に出力するゲ
ートである。
【００１３】以上のように構成されたデータ記憶装置に
ついて、以下、図１、図２、図３、図４、図５を用い、
その動作をデータメモリ１０１へのアクセス状態で分類
したケース１からケース５に分けて説明する。
【００１４】ケース１）メモリリードの場合（図２参
照）。図２に示したようにメモリサイクルの初めでアド
レス信号１０６によりアクセスしたい番地のアドレスが
データメモリ１０１に与えられる。またメモリリード信
号１０７も能動となりデータメモリ１０１のリード動作
が行なわれる。そしてクロックφ２のタイミングでゲー
ト１１３の出力が能動となり、アクセスされたデータメ
モリ１０１の出力はバッファ１０５を経由してデータバ
ス１０２に出力される。
【００１５】ケース２）データバス１０２上のデータを
１メモリサイクルでデータメモリ１０１にライトする場
合（図３参照）。
【００１６】図３に示したようにメモリサイクルの初め
でアドレス信号１０６によりアクセスしたい番地のアド
レスがデータメモリ１０１に与えられる。またライトデ
ータラッチ信号１０９、メモリライト信号１０８も能動
となりデータメモリ１０１へのライト動作が行なわれ
る。すなわちクロックφ１のタイミングでゲート１１１
の出力が能動となり、データバス１０２上のデータはデ
ータラッチ１０３にラッチされ、その出力はバッファ１
０４を経由してデータメモリ１０１に出力される。その
結果メモリサイクル終了時点でデータバス１０２上のデ
ータはデータメモリ１０１にライトされる。
【００１７】ケース３）データバス１０２上のデータを
データラッチ１０３にラッチする場合（図４参照）。
【００１８】図４に示したようにライトデータラッチ信
号１０９が能動となるので、クロックφ１のタイミング
でゲート１１１の出力が能動となり、データバス１０２
上のデータはデータラッチ１０３にラッチされる。しか
しメモリライト信号１０８は非能動であるのでデータラ
ッチ１０３の出力はデータメモリ１０１に与えられず、
またデータメモリ１０１へのライトも行なわれない。そ
の結果メモリサイクル終了時点でデータバス１０２上の
データはデータラッチ１０３にラッチされるだけとな
る。
【００１９】ケース４）データラッチ１０３のデータを
データメモリ１０１にライトする場合（図５参照）。
【００２０】図５に示したようにメモリライト信号１０
８が能動となるので、データラッチ１０３の出力はバッ
ファ１０４を経由してデータメモリ１０１に与えられ
る。その結果メモリサイクル終了時点でデータラッチ１
０３のデータはデータメモリ１０１にライトされる。
【００２１】次に、本実施例のデータ記憶装置を用いる
ことで、図１４に示したようなメモリ資源干渉を回避す
る動作を図６を用いて説明する。
【００２２】図６においてＯＦ、ＷＴ、ＷＴＢ、ＷＴＭ
と記したステージではそれぞれ、ケース１、ケース２、
ケース３、ケース４で述べた動作を行なう。そして図６
中の命令Ａ６０１、命令Ｂ６０２にはこのような動作を
行なう情報が組み込んであるものとする。
【００２３】そこでサイクル６０４では命令Ａ６０１に
より上記ケース３の動作を行なわれ、命令Ｃ１４０３に
より上記ケース１の動作が行なわれる。すなわちこの時
データメモリ１０１は、命令Ｃ１４０３によるリード動
作だけが行なわれ、命令Ａ６０１によるライト動作は行
なわれないので資源干渉は発生しない。しかしサイクル
６０４では命令Ａ６０１によりケース３の動作が行なわ
れるので、演算結果のデータラッチ１０３へのラッチは
行なわれる。
【００２４】そしてサイクル６０５では命令Ｂ６０２に
より上記ケース４の動作が行なわれることで、サイクル
６０４で命令Ａ６０１によりデータラッチ１０３に書き
込まれたデータがデータメモリ１０１へライトされる。
【００２５】以上のように本実施例によれば、データラ
ッチ１０３、メモリライト信号１０８、ライトデータラ
ッチ信号１０９とを設け、メモリへのライトをデータバ
ス１０２からデータラッチ１０３へのライトと、データ
ラッチ１０３からデータメモリ１０１へのライトに分離
し、メモリリード／ライトによるメモリ資源干渉が発生
する場合には、先行する命令ではデータラッチ１０３へ
のラッチだけを行ない、後続命令でデータラッチ１０３
からデータメモリ１０１へのライトを行なうことで干渉
を回避することが出き、従来のように空きステージを発
生させることがなくなり、高速に命令実行を行なうこと
が出来る。
【００２６】尚、本説明ではデータラッチ１０３からデ
ータメモリ１０１へのライト動作を、データバス１０２
からデータラッチ１０３へのライト動作の直後に行なっ
ているが、必ずしも直後に行なう必要はなく、次のメモ
リライトが行なわれるまでの間でかつメモリ干渉が発生
しないステージで行なえばよい。
【００２７】次に請求項３に対応する本発明の一実施例
のデータ記憶装置について、図面を参照しながら説明す
る。
【００２８】図７は本発明の実施例におけるデータ記憶
装置の構成図を示すものである。図８、図９、図１０、
図１１は図７のデータ記憶装置の動作タイミングを示す
図であり、図１２は図７のデータ記憶装置で命令を実行
する場合のパイプラインの動きを示す図である。
【００２９】図７において図１と同じ番号を付した構成
要素、信号は既に述べたものと同じであるので説明は省
略する。図７において、７０１は、データメモリ１０１
の出力を一時ラッチするデータラッチ、７０２は、メモ
リリード信号１０７と動作クロックφ２の論理積をデー
タラッチ７０１に出力するゲート、７０３は、バッファ
１０５にデータラッチ７０１の出力をデータバス１０２
に出力することを指示するラッチデータ出力信号、７０
４は、ラッチデータ出力信号７０３と動作クロックφ２
の論理積をバッファ１０５に出力するゲート、７０５
は、メモリライト信号１０８と動作クロックφ１の論理
積をバッファ１０４に出力するゲートである。
【００３０】以上のように構成されたデータ記憶装置に
ついて、以下、図８、図９、図１０、図１１を用い、そ
の動作をデータメモリ１０１へのアクセス状態で分類し
たケース５からケース８に分けて説明する。
【００３１】ケース５）メモリライトの場合（図８参
照）。図８に示したようにメモリサイクルの初めでアド
レス信号１０６によりアクセスしたい番地のアドレスが
データメモリ１０１に与えられる。またメモリライト信
号１０８も能動となりデータメモリ１０１へのライト動
作が行なわれる。すなわちクロックφ１のタイミングで
ゲート７０５の出力が能動となり、データバス１０２上
のデータはバッファ１０４を経由してデータメモリ１０
１に出力される。その結果メモリサイクル終了時点でデ
ータバス１０２上のデータはデータメモリ１０１にライ
トされる。
【００３２】ケース６）データメモリ１０１の内容を１
サイクルでデータバス１０２に出力する場合（図９参
照）。
【００３３】図９に示したようにメモリサイクルの初め
でアドレス信号１０６によりアクセスしたい番地のアド
レスがデータメモリ１０１に与えられる。またメモリリ
ード信号１０７、ラッチデータ出力信号７０３も能動と
なりデータメモリ１０１のリード動作が行なわれる。そ
してクロックφ２のタイミングでゲート７０２、ゲート
７０４の出力が能動となり、アクセスされたデータメモ
リ１０１の出力はデータラッチ７０１、バッファ１０５
を経由してデータバス１０２に出力される。
【００３４】ケース７）データメモリ１０１の内容をデ
ータラッチ７０１までリードする場合（図１０参照）。
【００３５】図１０に示したようにメモリサイクルの初
めでアドレス信号１０６によりアクセスしたい番地のア
ドレスがデータメモリ１０１に与えられる。またメモリ
リード信号１０７も能動となりデータメモリ１０１のリ
ード動作が行なわれる。そこでクロックφ２のタイミン
グでゲート７０２の出力が能動となり、データメモリ１
０１の出力はデータラッチ７０１にラッチされる。しか
しこの場合、ラッチデータ出力信号７０３が非能動であ
るのでラッチ結果はデータバス１０２には出力されな
い。
【００３６】ケース８）データラッチ７０１の出力をデ
ータバス１０２に出力する場合（図１１参照）。
【００３７】図１１に示したようにラッチデータ出力信
号７０３が能動となり、ゲート７０４の出力がクロック
φ２のタイミングで能動となるので、データラッチ７０
１の出力がバッファ１０５を経由してデータバス１０２
に出力される。
【００３８】次に、本実施例のデータ記憶装置を用いる
ことで、図１４に示したようなメモリ資源干渉を回避す
る動作を図１２を用いて説明する。
【００３９】図１２においてＷＴ、ＯＦ、ＯＦＢ、ＲＤ
Ｂと記したステージではそれぞれ、先にケース５、ケー
ス６、ケース７、ケース８で述べた動作を行なう。そし
て図１２中の命令Ｂ１２０１、命令Ｃ１２０２にはこの
ような動作を行なう情報が組み込んであるものとし、さ
らに命令Ｂ１２０１はメモリ内容を必要としない命令で
あるとする。
【００４０】そこでサイクル１２０３では命令Ｂ１２０
１により上記ケース７の動作が行なわれる。すなわちこ
の時データメモリ１０１はリード動作だけが行なわれる
がリード結果はデータラッチ７０１に読み出されるだけ
でデータバス１０２には出力されない。
【００４１】次のサイクル１２０４では命令Ａ１４０１
により上述のケース５の動作であるメモリライト動作が
行なわれる。それと同時に命令Ｃ１２０２により上述の
ケース８の動作であるデータラッチリード動作が行なわ
れる。すなわち、命令Ｃ１２０２のＥＸステージ（サイ
クル１２０５）で必要とするデータメモリ１０１のリー
ドをサイクル１２０４での命令Ｃ１２０２のオペランド
フェッチステージで行なうのではなく、先行する命令Ｂ
１２０１（命令Ｂ１２０１はメモリ内容を必要としない
命令としている）のオペランドフェッチステージで行な
いフェッチ結果をデータラッチ７０１に格納しておき、
サイクル１２０４での命令Ｃ１２０２のオペランドフェ
ッチステージではデータラッチ７０１のデータバス１０
２への出力だけを行ないメモリリードは行なわないよう
に動作する。従って命令Ａ１４０１によるメモリライト
動作と命令Ｃ１２０２によるメモリリード動作によるメ
モリ資源干渉は発生しない。
【００４２】以上のように本実施例によれば、データラ
ッチ７０１、メモリリード信号１０７、ラッチデータ出
力信号７０３、メモリライト信号１０８とを設け、デー
タメモリ１０１からのリードをデータメモリ１０１から
データラッチ７０１へのリードと、データラッチ７０１
からデータバス１０２へのリードに分離し、メモリリー
ド／ライトによるメモリ干渉が発生する場合には、先行
する命令ではデータラッチ７０１へのラッチだけを行な
い、後続命令でデータラッチ７０１からデータバス１０
２への出力を行なうことで干渉を回避することが出き、
従来のように空きステージを発生させる必要がなくな
り、高速に命令実行を行なうことが出来る。
【００４３】
【発明の効果】以上のように本発明の第１の発明は、デ
ータを記憶するメモリと、前記メモリにライトするデー
タを一時保持するデータラッチと、前記データラッチに
外部よりデータをラッチすることを指示するライトデー
タラッチ信号と、前記メモリに前記データラッチの出力
をライトすることを指示するメモリライト信号とを設
け、メモリライトを要する先行命令とメモリリードを要
する後続命令がメモリ資源に対して干渉を起こす場合に
は、メモリライトを要する命令はメモリライトを行なわ
ずデータラッチへのライトだけを行ない、データラッチ
からメモリへのライトは後続する別の命令で行なうこと
でメモリ干渉を回避出来、無駄のない高速のパイプライ
ン処理が実現できる。
【００４４】また、本発明の第２の発明は、データを記
憶するメモリと、前記メモリからリードするデータを一
時保持するデータラッチと、前記メモリに対してはリー
ド動作を前記データラッチにはメモリ出力をラッチする
ことを指示するメモリリード信号と、前記データラッチ
にそのラッチ内容を外部に出力することを指示するラッ
チデータ出力信号とを設け、メモリライトを要する先行
命令とメモリリードを要する後続命令がメモリ資源に対
して干渉を起こす場合には、メモリリードを要する命令
に先行する命令でオペランドとしてメモリ資源を必要と
しない命令でメモリからデータラッチへのリードだけを
行ない、本来のメモリリードを要する命令はデータラッ
チからのリードだけを行なうことでメモリ干渉を回避出
来、本発明の第１の発明と同じ効果を得ることが出来
る。
【図面の簡単な説明】
【図１】本発明の第１の発明の実施例におけるデータ記
憶装置の構成図
【図２】本発明の第１の発明の実施例における動作タイ
ミングを示すタイミングチャート
【図３】本発明の第１の発明の実施例における動作タイ
ミングを示すタイミングチャート
【図４】本発明の第１の発明の実施例における動作タイ
ミングを示すタイミングチャート
【図５】本発明の第１の発明の実施例における動作タイ
ミングを示すタイミングチャート
【図６】本発明の第１の発明の実施例におけるパイプラ
イン動作を示す図
【図７】本発明の第２の発明の実施例におけるデータ記
憶装置の構成図
【図８】本発明の第２の発明の実施例における動作タイ
ミングを示すタイミングチャート
【図９】本発明の第２の発明の実施例における動作タイ
ミングを示すタイミングチャート
【図１０】本発明の第２の発明の実施例における動作タ
イミングを示すタイミングチャート
【図１１】本発明の第２の発明の実施例における動作タ
イミングを示すタイミングチャート
【図１２】本発明の第２の発明の実施例におけるパイプ
ライン動作を示す図
【図１３】一般的なパイプライン動作を示す図
【図１４】一般的なパイプライン動作でメモリ資源干渉
を起こした場合の図
【図１５】従来のデータ記憶装置でメモリ資源干渉を回
避したパイプライン動作を示す図
【符号の説明】
１０１ データメモリ １０２ データバス １０３ データラッチ １０４ バッファ １０５ バッファ １０６ アドレス信号 １０７ メモリリード信号 １０８ メモリライト信号 １０９ ライトデータラッチ信号 １１０ クロックφ１ １１１ ゲート １１２ クロックφ２ １１３ ゲート ７０１ データラッチ ７０２ ゲート ７０３ ラッチデータ出力信号 ７０４ ゲート ７０５ ゲート

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】データを記憶するメモリと、前記メモリに
    ライトするデータを一時保持するデータラッチと、前記
    データラッチに外部よりデータをラッチすることを指示
    するライトデータラッチ信号と、前記メモリに前記デー
    タラッチの出力をライトすることを指示するメモリライ
    ト信号とを備えたことを特徴とするデータ記憶装置。
  2. 【請求項２】データを記憶するメモリへの入力部にライ
    トデータ一時保持用のラッチを設け、先行する命令がメ
    モリライト動作が必要な場合にはこの命令では前記ラッ
    チへのライトだけを行ない、後続する命令が前記ラッチ
    から前記メモリへのライトを行なうデータ記憶方法。
  3. 【請求項３】データを記憶するメモリと、前記メモリか
    らリードするデータを一時保持するデータラッチと、前
    記メモリに対してはリード動作を前記データラッチには
    メモリ出力をラッチすることを指示するメモリリード信
    号と、前記データラッチにそのラッチ内容を外部に出力
    することを指示するラッチデータ出力信号とを備えたこ
    とを特徴とするデータ記憶装置。
  4. 【請求項４】データを記憶するメモリからの出力部にリ
    ードデータ一時保持用のラッチを設け、メモリ内容を必
    要とする命令に先行する命令が予め前記メモリから前記
    ラッチへのリードだけを行ない、メモリ内容を必要とす
    る後続命令は前記ラッチからのリードだけを行なうデー
    タ記憶方法。
JP4147248A 1992-06-08 1992-06-08 データ記憶装置及びデータ記憶方法 Pending JPH05342084A (ja)

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JP4147248A JPH05342084A (ja) 1992-06-08 1992-06-08 データ記憶装置及びデータ記憶方法
US08/328,620 US5564029A (en) 1992-06-08 1994-10-25 Pipeline processor which avoids resource conflicts

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JP4147248A JPH05342084A (ja) 1992-06-08 1992-06-08 データ記憶装置及びデータ記憶方法

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Cited By (4)

* Cited by examiner, † Cited by third party
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