JP2883465B2 - 電子計算機 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の計算機リソースを
利用して複数の命令を同時に実行可能にした電子計算機
に関する。

【０００２】

【従来の技術】従来、一般的な電子計算機では、メイン
メモリに格納されている命令を１個ずつ取り出しなが
ら、その命令により示される処理を実行するように構成
されている。このような電子計算機は、その内部構造を
比較的簡単に構築することができるという利点を有する
ものの、１サイクルタイムに１つの処理しか実行きない
ので、その処理速度がシステムクロック周波数に依存
し、処理効率を高める上で自ずと限界があった。

【０００３】そこで、最近では、計算機に準備した複数
のリソースを有効に活用し、メインメモリから読み出さ
れる複数の命令を同時に実行処理することが種々試みら
れている。その代表的な処理方式としては、例えばＶＬ
ＩＷ方式やSuper Scalar方式がある。しかし、上記ＶＬ
ＩＷ方式では、従来のプログラムとの間でコンパチビリ
ティが取れないと云う問題がある。また上記Super Scal
ar方式では、命令実行時に複数の命令に対する同時実行
の可能性をその都度調べるので、その回路構成が複雑化
すると云う問題がある。しかも複数の命令の同時実行可
能性を命令実行時に調べるので、命令の数が多くなるに
従って同時実行可能性の判断が困難化し、また必要な処
理サイクルタイムの増加（処理のオーバーヘッド）を招
くと云う不具合がある。

【０００４】

【発明が解決しようとする課題】しかして、複数の命令
を同時に実行処理可能な電子計算機にあっては複数の計
算機リソースを準備し、これらの計算機リソースを有効
に活用して複数の命令を同時に実行処理することでその
処理効率を高めようとしても、一般的な電子計算機との
コンパチビリティを保つ上で問題があり、また命令実行
時のオーバーヘッドを防いでその処理速度の高速化を図
る上で問題があった。

【０００５】本発明は、このような事情を考慮してなさ
れたもので、従来の一般的な計算機との間でコンパチビ
リティを保ちながら、複数の命令を同時実行できるとと
もに、１命令ずつの実行も可能にして処理効率を高める
ことのできるとともに、実用性の高い電子計算機を提供
することを目的とする。

【０００６】

【課題を解決するための手段】本発明の電子計算機は、
メインメモリから読み出される複数の命令を一時記憶す
る為のキャッシュメモリと、このキャッシュメモリに一
時記憶される複数の命令の同時実行の可能性を判定する
手段と、命令の種類に応じてその命令の実行に必要なリ
ソースを割り当てる手段とを具備し、複数の命令を同時
に実行可能にしたものであって、キャッシュメモリから
読み出される複数の命令を格納する命令バッファの付加
情報のマークビットを強制的にアサート可能にして、命
令の実行に必要なリソースを割り当てる手段により複数
の命令を１命令ずつ実行させるようにしている。

【０００７】また、本発明は、メインメモリから読み出
される複数の命令の競合を分析するリソース競合分析手
段によりの生成される付加情報のマークビットを強制的
にアサート可能にして、上記命令の実行に必要なリソー
スを割り当てる手段により複数の命令を１命令ずつ実行
させるようにしている。

【０００８】

【作用】この結果、本発明によれば、一般的な計算機と
の間でコンパチビリティを保ちながら複数の命令を同時
に実行可能にした状態で、命令バッファの付加情報のマ
ークビットまたはリソース競合分析手段によりの生成さ
れる付加情報のマークビットを強制的にアサートするこ
とにより、複数の命令を１命令ずつ実行させるようにで
きる。

【０００９】

【実施例】以下、本発明の一実施例を図面に従い説明す
る。

【００１０】図１は実施例に係る電子計算機の主要部で
あるプロセッサの概略的なシステム構成図であり、 1は
上記プロセッサによる演算処理に供される複数の命令を
所定の順序で格納したメインメモリである。このメイン
メモリ1に格納された命令は、基本的にはプロセッサ内
部のキャッシュメモリ2 に転送読み出しされた後、この
プロセッサ内に準備された計算機リソースである演算ユ
ニットに与えられてそれぞれ演算実行される。

【００１１】尚、このプロセッサには、複数の命令を同
時に実行可能ならしめるべく、複数の演算ユニットとし
て、ここではフローティング・アダー(F-ADD)3，フロー
ティング・マルチプライヤー(F-MUL)4，２つのインテジ
ャー演算器(I-ALU)5,6，分岐の制御器(BRANCH)7 ，およ
び例外処理部(EXEPTION)8 が設けられている。これらの
各演算ユニット3,4,〜8 への命令の分配供給は、分配マ
トリックス9 にて制御される。

【００１２】さてメインメモリ1 からプロセッサへの命
令の読み出しは、例えば４命令づつ同時に行われ、これ
らの命令はリソース競合分析器11を介して前記キャッシ
ュメモリ2 に並列的に取り込まれる。この際、リソース
競合分析器11は命令のＯＰコード等を参照して上記各命
令の種類を調べ、前述した如く複数個設けられている演
算ユニット3,4,〜8 の中のどれをその命令の実行に使用
するかをそれぞれ分析決定する。更にリソース競合分析
器11は、上記各命令に対する分析結果に基づき、上述し
た４つの命令の中で同じ演算ユニットを使用してその処
理が実行されるもの、つまり同じ演算ユニットを使用す
る命令があるか否かを調べる。そして同じ演算ユニット
を使用する命令の存在が検出されたとき、リソース競合
分析器11はそれらの命令に対して同一のクロックでは実
行不可能である旨の情報を付加する。

【００１３】具体的には、命令の実行に使用される演算
ユニットが直ぐに適用可能であるか否か、つまり４つの
命令間で同じ演算ユニットを使用するものがないかを調
べ、演算ユニットの重なりが検出された場合には、優先
順位の低い命令に対して演算ユニットの使用を待たせる
べく、その命令に対応するフラグに［１］を立てる。

【００１４】尚、ここでは命令の優先順位は、例えば同
時に読み出される４つの命令の番地によって定義付けら
れ、後の番地の命令程、その優先順位が低く設定され
る。従って優先順位の最も高い命令については、上述し
たフラグは常に［０］が設定されることになり、実質的
にはこれに対するフラグビットは設定されない。従っ
て、４つの命令中の番地が後側の３つの命令に対しての
みリソースの競合を表示する為のフラグビットが設けら
れることになる。

【００１５】このようにして命令に付加される情報のフ
ォーマットは、例えば図２に例示するように、各命令毎
に使用する演算ユニットの種類を示す情報と、これらの
命令のリソースが競合しているか否かを示す上述した３
ビットのフラグからなる。この例では４つの命令に対し
てそれぞれ演算の種類を分析し、且つここで準備されて
いる演算の種類が前述したように６種類であることか
ら、各命令毎に演算の種別を示す為の３ビットの情報
と、前述したリソースの競合を示す３ビットのフラグが
準備されることになり、結局、付加情報は図２に示すよ
うに合計１５ビットの情報として表現される。

【００１６】尚、このようにして４つの命令に付加され
る上記１５ビットの情報量は、プロセッサにおける元々
のデータ単位が１２８ビットであることを考えた場合、
さほど多くはない。

【００１７】しかして、このようにして４つの命令に対
する付加情報を求めるプロセスは、これをハードワイヤ
ードロジックを用いて実行するにしてもかなりの処理時
間を必要とする。従って上述した如く解析された結果
（付加情報）については、前述した４つの命令と共にキ
ャッシュメモリ2 に格納しておく。

【００１８】さて、実際に命令を実行する際には、前記
キャッシュメモリ2 から読み出した４つの命令を命令バ
ッファ12に格納し、この命令バッファ12に格納された各
命令を前記分配マトリックス9 を介して前述した６種類
の演算ユニット3,4,〜8 にそれぞれ分配することにより
なされる。この際、命令バッファ12は、前記キャッシュ
メモリ2 に求められている前述した付加情報をそのまま
読み出して格納する。そして分配マトリックス9 では前
記命令バッファ12に求められた各命令とその付加情報、
およびプロセッサ内に設けられているプログラムカウン
タの値を参照し、各命令に割り当てられた演算ユニット
を判定してその演算ユニットに命令を受け渡す。つまり
命令実行時にその命令を実行する為の演算ユニットを調
べたり、また演算ユニットの競合を調べる等の処理を行
うことなく、前述した付加情報に従って直接的に演算ユ
ニットに対する命令の受け渡しを実行する。この結果、
ごく簡単なロジックだけで前記各演算ユニットに対して
効果的に命令の供給を行い、命令実行の時間的なオーバ
ーヘッドを殆ど生じることなくその命令を実行するもの
となっている。

【００１９】しかして、前記各演算ユニット3,4,〜8
は、命令が供給されると同時にそのレジスタ番号を解析
し、レジスタ13,14 からの読み出しを行う。また同時に
その演算結果を格納すべきレジスタも解析し、この解析
結果に対応する番号のスコアボード15,16 を［１］にす
る。このスコアボード15,16 は前述した演算実行の可能
性を調べる為に用いられるものである。このようなスコ
アボード15,16 にセットされた情報を用いて前記各演算
ユニット3,4,〜8 はそこで実行されている演算を正常に
終了できるかどうかを判定する。そしてスコアボード1
5,16の情報から、その演算の入力のレジスタの値が意味
のない値で会ったことが判明した場合には、その演算結
果を捨て、次のクロックで再び同じ演算の実行を開始す
ることでプログラムの正当性を保つものとなっている。

【００２０】このようにこの電子計算機のプロセッサで
は、メインメモリ1 からキャッシュメモリ2 に複数の命
令を読み出す際、これらの命令の同時実行可能性の判断
を行い、更に計算機リソース（演算ユニット）の競合関
係を調べるものとなっている。そして各命令の実行時に
は、予め調べられている上述した同時実行可能性、およ
びリソースの競合関係の情報に従って各命令の実行を制
御することで、時間的なオーバーヘッドを極力低減する
ものとなっている。この結果、この電子計算機では複数
の命令を効率的に同時実行し、その演算処理効率の向上
が図られるようになっている。

【００２１】次に、上述した如く構成された電子計算機
の作用について今少し詳しく説明する。

【００２２】前述したレジスタスコアボード15,16 は、
例えば図３に示すように、レジスタ21と、４つの判定回
路22,23,24,25 とをビット対応に巡回的に接続して構成
される。レジスタ21は、レーテンシーを持つ演算ユニッ
トが存在することで、１クロックで実行終了とならない
命令の為に設けられるものであって、各ビットに前述し
た各レジスタからの読み出しの可能性を示す情報をそれ
ぞれ格納する。このレジスタ21の各ビットは、前記演算
ユニットの各番号にそれぞれ対応している。しかしてレ
ジスタ21の各ビットには、命令デコーダからの出力か
ら、その命令を実行する演算ユニットがレーテンシーを
持つと判断された場合にデータ［１］が立てられる。そ
してそのリセットは、レーテンシーを持つ演算ユニット
が、実際にその演算結果をレジスタに書き込む際に行わ
れる。

【００２３】しかして、判定回路22,23,24,25 は、前記
命令バッファ12に格納された４つの命令のそれぞれが実
行可能であるか否かを判定する。しかしてこれらの判定
回路22,23,24,25 は前述した４つの命令の優先順位に従
って、図面上、その左隣のレジスタ21（判定回路22,23,
24を含む）の情報により示される演算ユニットの使用状
況と、前記命令バッファ12に格納された命令が必要とす
るレジスタ（演算ユニット）とをそれぞれ比較する。そ
してレジスタの値が正しくない場合、つまりスコアボー
ドの該当ビットが［１］である場合には、その実行結果
をキャンセルする。またこれらの命令中でレーテンシー
を有するものが存在する場合には、スコアボード上の該
当ビットに［１］を書き込む。このような判定処理を、
左側の優先順位の高い命令から順に行うことで、その命
令実行の正当性を保つものとなっている。

【００２４】このスコアボード上での動きについて図４
を参照して具体的に説明する。説明の徒な複雑化を避け
るために、２つの命令を同時に実行可能であるとし、そ
の命令が図４(a) に示すように I1[ｒ3 ←ｒ2 ＋ｒ1]， I2[ｒ4 ←ｒ1 ＊ｒ5] I3[ｒ6 ←ｒ3 ＋ｒ5]， I4[ｒ7 ←ｒ4 ＊ｒ1] I5[ｒ8 ←ｒ6 ＋ｒ7]， I6[ｒ9 ←ｒ6 ＋ｒ3] として２つづつ与えられるものとする。

【００２５】この場合には、最初の命令I1，I2について
は、前記レジスタスコアボード上にはレーテンシーを示
す情報が立ってなく、また命令I2が命令I1の結果を使用
することもしていないので、図４(b) に示すようにこれ
らの命令I1，I2を同時に実行開始する。しかし命令I1は
加算演算であり、ここでは１クロックで終了するのに対
して、命令I2については乗算演算であり、ここではその
演算実行に３クロックを要する。このことから命令I2の
ディスティネーションであるレジスタｒ4 に対応するス
コアボード上の該当ビット位置に［１］を立てる。

【００２６】次に、その次のクロックタイミングで２列
目の命令I3，I4を実行しようとすると、命令I3について
は、そのソースに前記スコアボード上で［１］が立てら
れていないレジスタだけを用いて演算を行い得ることか
ら、直ちにその演算実行を開始する。しかし命令I4につ
いては、そのソースとして、前記スコアボード上で
［１］が立てられているレジスタｒ4 を使用することか
ら、その演算実行については待たされる。そして、命令
I4については、前述した命令I2の実行が３クロックを掛
けて終了し、レジスタｒ4 についてスコアボード上で立
てられたデータが［０］にリセットされた時点でその実
行が開始される。この際、命令I4の実行開始に伴い、こ
の命令I4が乗算演算であることから、そのディスティネ
ーションであるレジスタｒ7 に対応するスコアボード上
の該当ビット位置に［１］を立てる。

【００２７】しかる後、次の命令I5，I6を実行しようと
する場合には、命令I5が前記命令I4の実行結果であるレ
ジスタｒ7 に格納されたデータを使用することから、命
令I4の実行が終了するまで、その実行が待たされる。そ
して命令I4の実行終了に伴い、命令I5は、その演算に用
いるレジスタｒ6,ｒ7 が使用されていないことを条件と
して、その実行が開始される。そしてこの命令I5の実行
に伴い、命令I6の実行が、その演算に用いるレジスタｒ
6,ｒ3 が使用されていないことを条件として開始され
る。

【００２８】尚、命令I6に関しては、制御の複雑さを気
にしないならば前記命令I5の実行開始に先立って実行す
るようにすることも可能である。

【００２９】このようなスコアボードを用いた複数の命
令の同時実行の正当性のチェックを行うことにより、プ
ログラムの正当性を保ちながら複数の命令を同時に実行
することが可能となる。

【００３０】尚、同時実行可能な命令数が３つ以上であ
っても、原理的には上述した例と全く同様に作用し、プ
ログラムの正当性がチェックされながら複数の命令が同
時に実行されることになる。

【００３１】一方、前述したリソース競合分析器11は、
例えば図５図に示すように構成される。

【００３２】このリソース競合分析器11は、メインメモ
リ1 から並列に読み出される４つの命令を一端格納する
読出しバッファ31を備え、この読出しバッファ31に格納
した４つの命令をそれぞれキャッシュメモリ2 に転送す
る機能を備えると共に、前記読出しバッファ31に格納し
た４つの命令をそれぞれ解析する４つの命令デコーダ3
2,33,34,45 を備える。これらの命令デコーダ32,33,34,
45 は、各命令の実行に使用する計算機リソース（演算
ユニット）を調べ、更に優先順位の高い命令においてそ
の計算機リソース（演算ユニット）が既に使用されるこ
とが決定されているか否かを調べるものである。

【００３３】そして、最も優先順位の高い命令をデコー
ドする左端のデコーダ32を除く他の命令デコーダ33,34,
35は、その上位のデコーダ32,33,34のデコード出力結果
を順に入力し、その命令が使用する計算機リソースの競
合を判定することになる。このような判定によりリソー
スの競合が検出された場合、そのマークビットに［１］
が立てられることになる。そして付加情報生成部36は、
前記各命令デコーダ32,33,34,35 のデコード結果、およ
び上述したリソース競合判定結果（マークビット）に従
い、前述した図２に示すような付加情報を生成し、これ
を前記命令に付加してキャッシュメモリ2 に格納するこ
とになる。

【００３４】尚、前述した如く解析された各命令のデコ
ード結果をキャッシュメモリ2 に同時に格納しておくよ
うにしても良いことは云うまでもない。このようにすれ
ば、命令の実行時にその命令を再度デコードすると云う
２重の手間を省くことが可能となる。

【００３５】また、上述した命令のデコード処理に際し
て、レジスタの依存関係を同時に調べることも可能であ
る。このようにしてこのフェーズでレジスタの依存関係
を調べておけば、命令実行時に前述したスコアボードを
用いた処理時には、別のタイミングにある命令間でその
正当性をチェックするだけで良くなるので、そのハード
ウェア構成の簡略化を図ることが可能となる。

【００３６】かくして上述したようにメインメモリ1 か
らキャッシュメモリ2 への命令の転送時に、複数の命令
の同時実行可能性を判定し、また計算機リソースの競合
を判定するようにしておけば、例えば前述した分配マト
リックス9 を図６に示すように非常に簡単に構成するこ
とが可能となる。即ち、命令バッファ12に読み出された
複数の命令を前述した各命令についての付加情報に従っ
て複数の演算ユニットに分配するだけで良くなるので、
付加情報を解析する為のデコーダ41,42,43,44とスイッ
チマトリックス45だけにより、非常に簡単なハードウェ
ア構成により分配マトリックス9を構築する実現するこ
とが可能となる。

【００３７】尚、上記スイッチマトリックスの各ゲート
は、命令バッファ12に格納された命令とその付加情報、
プログラムカウンタの値等を参照して、適宜その命令実
行タイミングで開成されることになる。この結果、時間
的なオーバーヘッドを招くことなく、簡易にして複数の
命令を、その命令の実行に用いられる演算ユニットにそ
れぞれ分配することが可能となる。

【００３８】次に、図７は、複数の命令を１命令ずつ実
行するための回路構成を示すもので、この回路では、命
令バッファ12の付加情報のマークビット121 を１命令ず
つ実行するモード時に強制的にアサートするようにして
いる。

【００３９】この場合、51はステータスレジスタで、こ
のレジスタ51には、１命令ずつの実行モードを指示する
ビット511 を有している。そして、このステータレジス
タ51のビット511 がアサートされると、命令バッファ12
の付加情報のマークビット121 がアサートされ、キャシ
ュメモリ2 からの複数の命令は、命令バッファ12を介し
て分配マトリックス9 より１命令ずつ各ユニットに供給
されるようにしている。

【００４０】その他は、図１と同様であり、ここでの説
明は省略する。

【００４１】しかして、このようにすると、ステータス
レジスタ51のビット511 により１命令ずつの実行モード
が指示されると、命令バッファ12の付加情報のマークビ
ット121 がアサートされる。すると、キャシュメモリ2
からの複数の命令は、命令バッファ12を介して分配マト
リックス9 より１命令ずつ取り出されるようになり、こ
れによりオブシェクトコードに変更を加えることなく、
複数の命令を１命令ずつ実行できるようになる。

【００４２】次に、図８は、複数の命令を１命令ずつ実
行するための他の回路構成を示すもので、この回路で
は、リソース競合分析器11で生成される付加情報のマー
クビット111 を１命令ずつ実行するモード時に強制的に
アサートするようにしている。

【００４３】61はステータスレジスタで、このレジスタ
61には、１命令ずつの実行モードを指示するビット611
を有している。この場合、レジスタ61のビット611 がア
サートされると、リソース競合分析器11で生成される付
加情報のマークビット111 がアサートされ、キャシュメ
モリ2 の付加情報201 のマークビットがアサートされる
ようにしている。そして、このキャシュメモリ2 の付加
情報201 のマークビットがアサートされると、命令バッ
ファ12の付加情報のマークビット121 がアサートされ、
キャシュメモリ2 からの複数の命令は、命令バッファ12
を介して分配マトリックス9 より１命令ずつ各ユニット
に供給されるようにしている。

【００４４】その他は、図１と同様であり、ここでの説
明は省略する。

【００４５】しかして、このようにすると、ステータス
レジスタ61のビット611 により１命令ずつの実行モード
が指示されると、リソース競合分析器11で生成される付
加情報のマークビット111 がアサートされ、キャシュメ
モリ2 の付加情報201 のマークビットがアサートされ
る。すると、命令バッファ12の付加情報のマークビット
121 もアサートされるようになり、キャシュメモリ2 か
らの複数の命令は、命令バッファ12を介して分配マトリ
ックス9 より１命令ずつ取り出されるようになり、これ
によりオブシェクトコードに変更を加えることなく、複
数の命令を１命令ずつ実行できるようになる。

【００４６】なお、本発明は、上述した実施例に限定さ
れるものではない。例えば、キャッシュメモリの構成を
変更し、命令を分解してリソース毎に各命令を振り分け
てしまった後に、各命令をキャッシュメモリに登録する
ようにしても良い。このようにすれば、命令実行時のデ
コード処理を極めて簡単化することが可能となり、デコ
ード処理の複雑さに伴うオーバーヘッドを解消すること
が可能となる。

【００４７】またキャッシュメモリが階層的に設けられ
るようなシステム構成の場合には、リソースの割り当て
や実行の可能性判断等を、例えばプロセッサに対して１
番近いキャッシュメモリに命令を転送する際に行うよう
にすれば、その効果が十分に発揮される。

【００４８】また、上述した処理制御は、例えば命令語
長が長く、同一のフィールドを複数のリソースがそのコ
ードによって共有するような場合にも有効である。更に
は複数の命令に対する同時実行可能性の判定結果に従
い、プログラムの意味が変わらない範囲でその命令の実
行順序を組み替えるような機能を持たせることも可能で
ある。

【００４９】その他、本発明は、上記実施例にのみ限定
されず、要旨を変更しない範囲で適宜変形して実施でき
る。

【００５０】

【発明の効果】本発明によれば、一般的な計算機との間
でコンパチビリティを保ちながら複数の命令を同時に実
行可能にした状態で、命令バッファの付加情報のマーク
ビットまたはリソース競合分析手段によりの生成される
付加情報のマークビットを強制的にアサートすることに
より、複数の命令を１命令ずつ実行させるようにでき、
各種命令に対して効率のよい処理が期待できるととも
に、デバック環境のよいスーパースカラが実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成を示すブロック
図。

【図２】複数の命令に対して付加される付加情報のフォ
ーマットを示す図。

【図３】スコアボードの構成例を示す図。

【図４】スコアボードの情報に従う命令実行の動作例を
示す図。

【図５】リソース競合分析器の構成例を示す図。

【図６】分離マトリックスの構成例を示す図。

【図７】複数の命令を１命令ずつ実行するための回路構
成を示す図。

【図８】複数の命令を１命令ずつ実行するための他の回
路構成を示す図。

【符号の説明】

1…メインメモリ、 2…キャッシュメモリ、3,4,〜 8…
演算ユニット、 9…分配マトリックス、11…リソース競
合分析器、12…命令バッファ、13，14…レジスタ、 15,
16…スコアボード、21…レジスタ、22,23,24,25 …判定
回路、31…読み出しバッファ、 32,33,34,45…デコー
ダ、36…付加情報生成部、 41,42,43,44…デコーダ、45
…スイッチマトリックス、51、61…ステータスレジス
タ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−130634（ＪＰ，Ａ) 特開 平３−14025（ＪＰ，Ａ) 特開 平３−141429（ＪＰ，Ａ) 特開 平３−282958（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/38

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 メインメモリから読み出される複数の命
   令を一時記憶する為のキャッシュメモリと、このキャッ
   シュメモリに一時記憶される上記複数の命令の同時実行
   の可能性を判定する手段と、命令の種類に応じてその命
   令の実行に必要なリソースを割り当てる手段とを具備
   し、複数の命令を同時に実行可能にした電子計算機にお
   いて、上記キャッシュメモリから読み出される複数の命
   令を格納する命令バッファの付加情報のマークビットを
   強制的にアサート可能にして、上記命令の実行に必要な
   リソースを割り当てる手段により上記複数の命令を１命
   令ずつ実行させることを特徴とする電子計算機。
2. 【請求項２】 メインメモリから読み出される複数の命
   令を一時記憶する為のキャッシュメモリと、このキャッ
   シュメモリに一時記憶される上記複数の命令の同時実行
   の可能性を判定する手段と、命令の種類に応じてその命
   令の実行に必要なリソースを割り当てる手段とを具備
   し、複数の命令を同時に実行可能にした電子計算機にお
   いて、上記メインメモリから読み出される複数の命令の
   競合を分析するリソース競合分析手段により生成される
   付加情報のマークビットを強制的にアサート可能にし
   て、上記命令の実行に必要なリソースを割り当てる手段
   により上記複数の命令を１命令ずつ実行させることを特
   徴とする電子計算機。