JPH1124929A - 演算処理装置およびその方法 - Google Patents
演算処理装置およびその方法Info
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- JPH1124929A JPH1124929A JP9174407A JP17440797A JPH1124929A JP H1124929 A JPH1124929 A JP H1124929A JP 9174407 A JP9174407 A JP 9174407A JP 17440797 A JP17440797 A JP 17440797A JP H1124929 A JPH1124929 A JP H1124929A
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- 238000000034 method Methods 0.000 title claims description 25
- 238000003672 processing method Methods 0.000 claims description 4
- 238000013500 data storage Methods 0.000 claims 3
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000003111 delayed effect Effects 0.000 description 5
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- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
Abstract
(57)【要約】
【課題】 パイプライン処理において、分岐命令による
処理効率の低下を効果的に抑制できる演算処理装置を提
供する。 【解決手段】 ＩＤモジュール４４において、命令をデ
コードした結果、分岐命令であると認識した場合に、次
のサイクルで、ＥＸモジュール４６において分岐の有無
を判定すると共に、ＩＦモジュール４２において分岐先
の命令と非分岐先の命令とを同時にフェッチする。そし
て、次のサイクルで、分岐の有無の判定結果に基づい
て、フェッチした分岐先の命令および非分岐先の命令の
いずれかを選択し、この選択した命令をＩＤモジュール
４４においてデコードする。
処理効率の低下を効果的に抑制できる演算処理装置を提
供する。 【解決手段】 ＩＤモジュール４４において、命令をデ
コードした結果、分岐命令であると認識した場合に、次
のサイクルで、ＥＸモジュール４６において分岐の有無
を判定すると共に、ＩＦモジュール４２において分岐先
の命令と非分岐先の命令とを同時にフェッチする。そし
て、次のサイクルで、分岐の有無の判定結果に基づい
て、フェッチした分岐先の命令および非分岐先の命令の
いずれかを選択し、この選択した命令をＩＤモジュール
４４においてデコードする。
Description
【０００１】
【発明の属する技術分野】本発明は、演算処理装置およ
びその方法に関する。
びその方法に関する。
【０００２】
【従来の技術】ＤＳＰ(Digital Signal Processor)など
に内蔵されるＲＩＳＣ(Reduced Instruction Set Compu
ter)プロセッサは、一般的に、以下に示すようにしてプ
ログラムに応じた演算処理を行う。すなわち、プロセッ
サでは、例えば、プログラムに含まれる命令のそれぞれ
について、インストラクションメモリから命令をフェッ
チする（ＩＦ）ステージ、フェッチした命令をデコード
（解読）する（ＩＤ）ステージ、デコードした命令を実
行する（ＥＸ）ステージ、メモリにアクセスする（ＭＥ
Ｍ）ステージおよびアクセスしたメモリに結果を書き込
む（ＷＢ）ステージを順に行うことで、その命令の演算
処理を行っている。この場合に、次の命令をフェッチす
るタイミングを、先の命令についてのＷＢステージが終
了したタイミングにすると、先の命令のフェッチを開始
するタイミングから、次の命令のＷＢステージが終了す
るタイミングまで、ＩＦステージ、ＩＤステージ、ＥＸ
ステージ、ＭＥＭステージおよびＷＢステージのそれぞ
れに費やされる時間の総和を２倍した時間が必要とな
る。図６は、従来のコンピュータのプロセッサ１のブロ
ック図である。図６に示すように、プロセッサ１は、Ｉ
Ｆモジュール２、レジスタ３、ＩＤモジュール４、レジ
スタ５、ＥＸモジュール６、レジスタ７、ＭＥＭモジュ
ール８、レジスタ９、ＷＢモジュール１０およびコント
ローラ１１を有する。
に内蔵されるＲＩＳＣ(Reduced Instruction Set Compu
ter)プロセッサは、一般的に、以下に示すようにしてプ
ログラムに応じた演算処理を行う。すなわち、プロセッ
サでは、例えば、プログラムに含まれる命令のそれぞれ
について、インストラクションメモリから命令をフェッ
チする（ＩＦ）ステージ、フェッチした命令をデコード
（解読）する（ＩＤ）ステージ、デコードした命令を実
行する（ＥＸ）ステージ、メモリにアクセスする（ＭＥ
Ｍ）ステージおよびアクセスしたメモリに結果を書き込
む（ＷＢ）ステージを順に行うことで、その命令の演算
処理を行っている。この場合に、次の命令をフェッチす
るタイミングを、先の命令についてのＷＢステージが終
了したタイミングにすると、先の命令のフェッチを開始
するタイミングから、次の命令のＷＢステージが終了す
るタイミングまで、ＩＦステージ、ＩＤステージ、ＥＸ
ステージ、ＭＥＭステージおよびＷＢステージのそれぞ
れに費やされる時間の総和を２倍した時間が必要とな
る。図６は、従来のコンピュータのプロセッサ１のブロ
ック図である。図６に示すように、プロセッサ１は、Ｉ
Ｆモジュール２、レジスタ３、ＩＤモジュール４、レジ
スタ５、ＥＸモジュール６、レジスタ７、ＭＥＭモジュ
ール８、レジスタ９、ＷＢモジュール１０およびコント
ローラ１１を有する。
【０００３】ＩＦモジュール２、ＩＤモジュール４、Ｅ
Ｘモジュール６、ＭＥＭモジュール８およびＷＢモジュ
ール１０は、それぞれＩＦステージ、ＩＤステージ、Ｅ
Ｘステージ、ＭＥＭステージおよびＷＢステージを実行
する。
Ｘモジュール６、ＭＥＭモジュール８およびＷＢモジュ
ール１０は、それぞれＩＦステージ、ＩＤステージ、Ｅ
Ｘステージ、ＭＥＭステージおよびＷＢステージを実行
する。
【０００４】ここで、従来から、プロセッサ１では、単
位時間当たりの演算量を増やすために、複数の命令につ
いて、上述した各ステージの演算を並列的に行うパイプ
ライン処理が採用されている。パイプライン処理では、
図７に示すように、各ステージの処理を１サイクル内に
終了するようにし、命令を１サイクル毎に順にプロセッ
サに入力し、異なる命令のＩＦステージ、ＩＤステー
ジ、ＥＸステージ、ＭＥＭステージおよびＷＢステージ
を並列に実行する。
位時間当たりの演算量を増やすために、複数の命令につ
いて、上述した各ステージの演算を並列的に行うパイプ
ライン処理が採用されている。パイプライン処理では、
図７に示すように、各ステージの処理を１サイクル内に
終了するようにし、命令を１サイクル毎に順にプロセッ
サに入力し、異なる命令のＩＦステージ、ＩＤステー
ジ、ＥＸステージ、ＭＥＭステージおよびＷＢステージ
を並列に実行する。
【０００５】具体的には、プロセッサ１では、図７に示
すように、命令ｎ〜ｎ＋４を、１サイクル間隔でプロセ
ッサ１に入力し、サイクル２０において、命令ｎのＷＢ
ステージと、命令ｎ＋１のＭＥＭステージと、命令ｎ＋
２のＥＸステージと、命令ｎ＋３のＩＤステージと、命
令ｎ＋４のＩＦステージとを並列に行う。このように、
５段のパイプライン処理を採用すると、パイプライン処
理を採用しない場合に比べて、１サイクル単位の演算量
を５倍に高めることができる。
すように、命令ｎ〜ｎ＋４を、１サイクル間隔でプロセ
ッサ１に入力し、サイクル２０において、命令ｎのＷＢ
ステージと、命令ｎ＋１のＭＥＭステージと、命令ｎ＋
２のＥＸステージと、命令ｎ＋３のＩＤステージと、命
令ｎ＋４のＩＦステージとを並列に行う。このように、
５段のパイプライン処理を採用すると、パイプライン処
理を採用しない場合に比べて、１サイクル単位の演算量
を５倍に高めることができる。
【０００６】なお、上述したプロセッサ１では、５段の
パイプライン処理を採用した場合について例示したが、
命令の処理をさらに細分化して、各ステージの処理を単
純化することで、クロック周波数を高め、単位時間当た
りの演算量をさらに増やすことも可能である。
パイプライン処理を採用した場合について例示したが、
命令の処理をさらに細分化して、各ステージの処理を単
純化することで、クロック周波数を高め、単位時間当た
りの演算量をさらに増やすことも可能である。
【０００７】
【発明が解決しようとする課題】上述したように、プロ
セッサ１では、図７に示すように、命令ｎについてＥＸ
ステージを開始したときに、命令ｎ＋１のＩＤステージ
および命令ｎ＋２のＩＦステージを開始する。ところ
で、命令ｎが分岐命令であった場合、命令ｎが分岐命令
であることはＩＤステージで認識されるが、分岐するか
否か、すなわち分岐条件が満たされているか否かは、Ｅ
Ｘステージにおいて命令ｎを処理して初めて判定され
る。従って、命令ｎが分岐命令であると判明したときに
は、命令ｎの後続の命令ｎ＋１，ｎ＋２は、既にフェッ
チされている。
セッサ１では、図７に示すように、命令ｎについてＥＸ
ステージを開始したときに、命令ｎ＋１のＩＤステージ
および命令ｎ＋２のＩＦステージを開始する。ところ
で、命令ｎが分岐命令であった場合、命令ｎが分岐命令
であることはＩＤステージで認識されるが、分岐するか
否か、すなわち分岐条件が満たされているか否かは、Ｅ
Ｘステージにおいて命令ｎを処理して初めて判定され
る。従って、命令ｎが分岐命令であると判明したときに
は、命令ｎの後続の命令ｎ＋１，ｎ＋２は、既にフェッ
チされている。
【０００８】このとき、そのままパイプラインに、命令
ｎ＋１，ｎ＋２を、流し続けると、非分岐先の命令（分
岐命令の直後に配置された命令）が実行されてしまい、
正しい動作を行うことができない。そのため、例えば、
図８に示すように、ＥＸステージにおいて分岐すると判
定された時に、既にフェッチした後続の命令ｎ＋１，ｎ
＋２を廃棄して、次のサイクルから、分岐先の命令ｍ，
ｍ＋１，．．を順にフェッチする。しかしながら、この
ように既にフェッチした命令を破棄すると、処理効率が
低下してしまうという問題がある。例えば、図８に示す
場合には、分岐の発生によって、２サイクル遅延する。
このような問題を解決するために、分岐命令に後続する
命令のうち、分岐の有無の判定結果とは無関係に必ず実
行される命令を、分岐命令の直後に配置し、分岐の有無
によって実行の有無が決定される命令を遅延して行う遅
延分岐という手法を採用する場合がある。ここで、分岐
命令に後続する命令のうち、分岐の有無とは無関係に実
行される命令群を遅延スロットと呼ぶ。
ｎ＋１，ｎ＋２を、流し続けると、非分岐先の命令（分
岐命令の直後に配置された命令）が実行されてしまい、
正しい動作を行うことができない。そのため、例えば、
図８に示すように、ＥＸステージにおいて分岐すると判
定された時に、既にフェッチした後続の命令ｎ＋１，ｎ
＋２を廃棄して、次のサイクルから、分岐先の命令ｍ，
ｍ＋１，．．を順にフェッチする。しかしながら、この
ように既にフェッチした命令を破棄すると、処理効率が
低下してしまうという問題がある。例えば、図８に示す
場合には、分岐の発生によって、２サイクル遅延する。
このような問題を解決するために、分岐命令に後続する
命令のうち、分岐の有無の判定結果とは無関係に必ず実
行される命令を、分岐命令の直後に配置し、分岐の有無
によって実行の有無が決定される命令を遅延して行う遅
延分岐という手法を採用する場合がある。ここで、分岐
命令に後続する命令のうち、分岐の有無とは無関係に実
行される命令群を遅延スロットと呼ぶ。
【０００９】このような遅延分岐を採用した場合に、遅
延スロットの命令の数が、分岐の発生によってフェッチ
された後に廃棄される可能性のある命令の数以上であれ
ば、遅延スロットを分岐命令の直後に埋め込むことがで
きるが、そうでない場合には、分岐命令の直後に、何も
行わないｎｏｐ(no operation)命令を埋め込む必要があ
り、処理効率が低下してしまうという問題がある。例え
ば、図７に示す例では、遅延スロットの命令数が２以上
ないと、ｎｏｐ命令を埋め込む必要があり、処理効率が
低下してしまう。
延スロットの命令の数が、分岐の発生によってフェッチ
された後に廃棄される可能性のある命令の数以上であれ
ば、遅延スロットを分岐命令の直後に埋め込むことがで
きるが、そうでない場合には、分岐命令の直後に、何も
行わないｎｏｐ(no operation)命令を埋め込む必要があ
り、処理効率が低下してしまうという問題がある。例え
ば、図７に示す例では、遅延スロットの命令数が２以上
ないと、ｎｏｐ命令を埋め込む必要があり、処理効率が
低下してしまう。
【００１０】また、ＩＤステージにおいて、分岐命令を
認識したときにパイプラインを停止し、分岐するか否か
が決定してから分岐先もしくは非分岐先の命令をフェッ
チしてパイプラインを再始動させる方法などもある。
認識したときにパイプラインを停止し、分岐するか否か
が決定してから分岐先もしくは非分岐先の命令をフェッ
チしてパイプラインを再始動させる方法などもある。
【００１１】しかしながら、いずれの方法でも、分岐命
令を実行（分岐の判定）するまでの間は、次にフェッチ
すべき命令を特定できないので、フェッチすべき命令を
特定するまでの間、パイプラインが停止し、処理効率が
下がってしまう。このようにパイプライン処理を採用し
たプロセッサ１では、分岐命令よる、分岐ペナルティー
が存在し、これをいかに削減するかが、処理効率を高め
る上で重要である。
令を実行（分岐の判定）するまでの間は、次にフェッチ
すべき命令を特定できないので、フェッチすべき命令を
特定するまでの間、パイプラインが停止し、処理効率が
下がってしまう。このようにパイプライン処理を採用し
たプロセッサ１では、分岐命令よる、分岐ペナルティー
が存在し、これをいかに削減するかが、処理効率を高め
る上で重要である。
【００１２】この分岐ペナルティーを少しでも削減する
ために、分岐するか否かを予め予測しておく方法もある
が、予測が外れた場合に大きなペナルティーが生じる。
また、予測するための回路を設けることで、プロセッサ
が大規模化してしまうという問題もある。また、分岐判
定をＩＤステージ中に行って即座に分岐させる方法もあ
るが、その際、判定の対象となるデータが分岐命令の前
の命令で演算中（ＥＸステージ）であるなどの場合にク
リティカルパスとなり、高速実装が困難である。
ために、分岐するか否かを予め予測しておく方法もある
が、予測が外れた場合に大きなペナルティーが生じる。
また、予測するための回路を設けることで、プロセッサ
が大規模化してしまうという問題もある。また、分岐判
定をＩＤステージ中に行って即座に分岐させる方法もあ
るが、その際、判定の対象となるデータが分岐命令の前
の命令で演算中（ＥＸステージ）であるなどの場合にク
リティカルパスとなり、高速実装が困難である。
【００１３】本発明は、上述した従来技術に鑑みてなさ
れ、パイプライン処理において、分岐命令による処理効
率の低下を効果的に抑制できる演算処理装置およびその
方法を提供することを目的とする。
れ、パイプライン処理において、分岐命令による処理効
率の低下を効果的に抑制できる演算処理装置およびその
方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
演算処理装置は、少なくとも、フェッチ手段による命令
記憶部に記憶された命令のフェッチ処理と、デコード手
段による前記フェッチした命令のデコード処理と、演算
手段による前記デコード処理の結果に応じた演算処理
と、記憶処理手段による前記演算処理の結果の記憶処理
とをパイプライン方式で行う演算処理装置であって、前
記フェッチ手段は、前記命令記憶部上のアドレスを、順
次にインクリメントして指し示すプログラムカウンタ
と、デコードされた命令が、分岐命令である場合に、当
該分岐命令に含まれる分岐先のアドレスを記憶するアド
レス記憶部と、同時にアクセス可能な複数のバンク領域
に命令を記憶する命令記憶部と、デコードされた命令が
分岐命令である場合に、前記プログラムカウンタによっ
て指し示される前記命令記憶部上のアドレスに記憶され
た命令と、前記アドレス記憶部に記憶されたアドレスに
よって指し示される前記命令記憶部上のアドレスに記憶
された命令とを同時にフェッチするフェッチ部と、前記
分岐命令についての分岐条件の判定結果に基づいて、前
記同時にフェッチした命令のうち一方の命令を選択して
前記デコード手段に出力する選択部とを有する。ここ
で、前記命令記憶部には、分岐命令による分岐先の命令
と、非分岐先の命令とが、異なるバンクに記憶してあ
る。
点を解決し、上述した目的を達成するために、本発明の
演算処理装置は、少なくとも、フェッチ手段による命令
記憶部に記憶された命令のフェッチ処理と、デコード手
段による前記フェッチした命令のデコード処理と、演算
手段による前記デコード処理の結果に応じた演算処理
と、記憶処理手段による前記演算処理の結果の記憶処理
とをパイプライン方式で行う演算処理装置であって、前
記フェッチ手段は、前記命令記憶部上のアドレスを、順
次にインクリメントして指し示すプログラムカウンタ
と、デコードされた命令が、分岐命令である場合に、当
該分岐命令に含まれる分岐先のアドレスを記憶するアド
レス記憶部と、同時にアクセス可能な複数のバンク領域
に命令を記憶する命令記憶部と、デコードされた命令が
分岐命令である場合に、前記プログラムカウンタによっ
て指し示される前記命令記憶部上のアドレスに記憶され
た命令と、前記アドレス記憶部に記憶されたアドレスに
よって指し示される前記命令記憶部上のアドレスに記憶
された命令とを同時にフェッチするフェッチ部と、前記
分岐命令についての分岐条件の判定結果に基づいて、前
記同時にフェッチした命令のうち一方の命令を選択して
前記デコード手段に出力する選択部とを有する。ここ
で、前記命令記憶部には、分岐命令による分岐先の命令
と、非分岐先の命令とが、異なるバンクに記憶してあ
る。
【００１５】また、本発明の演算処理方法は、少なくと
も、命令記憶部に記憶された命令のフェッチ処理と、前
記フェッチした命令のデコード処理と、前記デコード処
理の結果に応じた演算処理と、前記演算処理の結果の記
憶処理とをパイプライン方式で行う演算処理方法であっ
て、前記命令記憶部上のアドレスを順次にインクリメン
トして、非分岐先の命令のアドレスを指し示し、デコー
ドされた命令が、分岐命令である場合に、当該分岐命令
に含まれる分岐先のアドレスを記憶し、同時にアクセス
可能な複数のバンク領域を備えた命令記憶部に、分岐先
の命令と非分岐先の命令とを異なるバンク領域に記憶
し、デコードされた命令が分岐命令である場合に、前記
指し示された前記命令記憶部上のアドレスに記憶された
非分岐先の命令と、前記アドレス記憶部に記憶されたア
ドレスによって指し示される前記命令記憶部上のアドレ
スに記憶された分岐先の命令とを同時にフェッチし、前
記分岐命令についての分岐条件の判定結果に基づいて、
前記同時にフェッチした命令のうち一方の命令を選択し
てデコードする。
も、命令記憶部に記憶された命令のフェッチ処理と、前
記フェッチした命令のデコード処理と、前記デコード処
理の結果に応じた演算処理と、前記演算処理の結果の記
憶処理とをパイプライン方式で行う演算処理方法であっ
て、前記命令記憶部上のアドレスを順次にインクリメン
トして、非分岐先の命令のアドレスを指し示し、デコー
ドされた命令が、分岐命令である場合に、当該分岐命令
に含まれる分岐先のアドレスを記憶し、同時にアクセス
可能な複数のバンク領域を備えた命令記憶部に、分岐先
の命令と非分岐先の命令とを異なるバンク領域に記憶
し、デコードされた命令が分岐命令である場合に、前記
指し示された前記命令記憶部上のアドレスに記憶された
非分岐先の命令と、前記アドレス記憶部に記憶されたア
ドレスによって指し示される前記命令記憶部上のアドレ
スに記憶された分岐先の命令とを同時にフェッチし、前
記分岐命令についての分岐条件の判定結果に基づいて、
前記同時にフェッチした命令のうち一方の命令を選択し
てデコードする。
【００１６】
【発明の実施の形態】以下、本発明の実施形態に係わる
プロセッサについて説明する。図１は、本実施形態のプ
ロセッサ４１のブロック図である。図１に示すように、
プロセッサ４１は、例えば、ＩＦモジュール４２、レジ
スタ４３、ＩＤモジュール４４、レジスタ４５、ＥＸモ
ジュール４６、レジスタ４７、ＭＥＭモジュール４８、
レジスタ４９、ＷＢモジュール５０およびコントローラ
５１を有する。
プロセッサについて説明する。図１は、本実施形態のプ
ロセッサ４１のブロック図である。図１に示すように、
プロセッサ４１は、例えば、ＩＦモジュール４２、レジ
スタ４３、ＩＤモジュール４４、レジスタ４５、ＥＸモ
ジュール４６、レジスタ４７、ＭＥＭモジュール４８、
レジスタ４９、ＷＢモジュール５０およびコントローラ
５１を有する。
【００１７】ＩＦモジュール４２、ＩＤモジュール４
４、ＥＸモジュール４６、ＭＥＭモジュール４８および
ＷＢモジュール５０は、それぞれＩＦステージ、ＩＤス
テージ、ＥＸステージ、ＭＥＭステージおよびＷＢステ
ージを実行する。プロセッサ４１は、前述したプロセッ
サ１と同様に、パイプライン処理を行うが、分岐命令の
処理がプロセッサ１とは異なる。すなわち、プロセッサ
４１では、プロセッサ１と同様に、図６に示すように、
各ステージの処理を１サイクル内に終了するようにし、
命令を順に１サイクル毎にプロセッサに入力し、５個の
命令のＩＦステージ、ＩＤステージ、ＥＸステージおよ
びＭＥＭステージを並列に実行してパイプライン処理を
行う。また、プロセッサ４１では、プロセッサ１とは異
なり、ＩＤモジュール４４において、命令をデコードし
た結果、分岐命令であると認識した場合に、次のサイク
ルで、ＥＸモジュール４６において分岐の有無を判定す
ると共に、ＩＦモジュール４２において分岐先の命令と
非分岐先の命令とを同時にフェッチする。そして、次の
サイクルで、分岐の有無の判定結果に基づいて、フェッ
チした分岐先の命令および非分岐先の命令のいずれかを
選択し、この選択した命令をＩＤモジュール４４におい
てデコードする。
４、ＥＸモジュール４６、ＭＥＭモジュール４８および
ＷＢモジュール５０は、それぞれＩＦステージ、ＩＤス
テージ、ＥＸステージ、ＭＥＭステージおよびＷＢステ
ージを実行する。プロセッサ４１は、前述したプロセッ
サ１と同様に、パイプライン処理を行うが、分岐命令の
処理がプロセッサ１とは異なる。すなわち、プロセッサ
４１では、プロセッサ１と同様に、図６に示すように、
各ステージの処理を１サイクル内に終了するようにし、
命令を順に１サイクル毎にプロセッサに入力し、５個の
命令のＩＦステージ、ＩＤステージ、ＥＸステージおよ
びＭＥＭステージを並列に実行してパイプライン処理を
行う。また、プロセッサ４１では、プロセッサ１とは異
なり、ＩＤモジュール４４において、命令をデコードし
た結果、分岐命令であると認識した場合に、次のサイク
ルで、ＥＸモジュール４６において分岐の有無を判定す
ると共に、ＩＦモジュール４２において分岐先の命令と
非分岐先の命令とを同時にフェッチする。そして、次の
サイクルで、分岐の有無の判定結果に基づいて、フェッ
チした分岐先の命令および非分岐先の命令のいずれかを
選択し、この選択した命令をＩＤモジュール４４におい
てデコードする。
【００１８】以下、図１に示すプロセッサ４１の構成要
素について詳細に説明する。先ず、ＩＦモジュール４２
について説明する。図１に示すように、ＩＦモジュール
４２は、例えば、プログラムカウンタ６０、インストラ
クションメモリ６１および選択部としてのマルチプレク
サ６２を有する。プログラムカウンタ６０は、コントロ
ーラ５１からの制御信号Ｓ５１ａに基づいて、次に読み
出しを行う命令のインストラクションメモリ６１上のア
ドレスを指し示し、１サイクル毎にアドレスを順次にイ
ンクリメントする。
素について詳細に説明する。先ず、ＩＦモジュール４２
について説明する。図１に示すように、ＩＦモジュール
４２は、例えば、プログラムカウンタ６０、インストラ
クションメモリ６１および選択部としてのマルチプレク
サ６２を有する。プログラムカウンタ６０は、コントロ
ーラ５１からの制御信号Ｓ５１ａに基づいて、次に読み
出しを行う命令のインストラクションメモリ６１上のア
ドレスを指し示し、１サイクル毎にアドレスを順次にイ
ンクリメントする。
【００１９】図２は、インストラクションメモリ６１の
ブロック図である。図２に示すように、インストラクシ
ョンメモリ６１は、命令記憶部としてのメモリ８０、フ
ラグレジスタ８１、アドレスレジスタ８２，８３、フェ
ッチ部としてのアクセス制御部８４1 〜８４8 、マルチ
プレクサ８５1 〜８５8 およびマルチプレクサ８６，８
７を有する。メモリ８０は、例えば、バンク８０1 〜８
０8 の８個のバンクを有するシングルポートメモリであ
り、これら８個のバンクに同時にアクセスできるように
なっている。このように、メモリ８０として、シングル
ポートメモリを用いることで、装置構成を小規模かつ安
価なものにすることができる。なお、メモリ８０のバン
ク数は、２のべき乗にしておくのが好ましい。
ブロック図である。図２に示すように、インストラクシ
ョンメモリ６１は、命令記憶部としてのメモリ８０、フ
ラグレジスタ８１、アドレスレジスタ８２，８３、フェ
ッチ部としてのアクセス制御部８４1 〜８４8 、マルチ
プレクサ８５1 〜８５8 およびマルチプレクサ８６，８
７を有する。メモリ８０は、例えば、バンク８０1 〜８
０8 の８個のバンクを有するシングルポートメモリであ
り、これら８個のバンクに同時にアクセスできるように
なっている。このように、メモリ８０として、シングル
ポートメモリを用いることで、装置構成を小規模かつ安
価なものにすることができる。なお、メモリ８０のバン
ク数は、２のべき乗にしておくのが好ましい。
【００２０】バンク８０1 〜８０8 には、図３に示すよ
うに、プログラム中に命令１，２，３，４，５，６，
７，８を順に、それぞれバンク８０1 ，８０2 ，８
０3 ，８０4 ，８０5 ，８０6 ，８０7 ，８０8 に記憶
し、次に、命令９，．．．を、バンク８０1 からバンク
８０8 に向かって順に記憶する。このようにすること
で、分岐命令があった場合に、分岐先の命令と非分岐先
の命令とが同一のバンクに記憶される確率は１／８にな
る。すなわち、分岐先の命令と非分岐先の命令とが同一
のバンクに記憶されると、これらの命令を同時にフェッ
チできなくなってしまう。このように、分岐先の命令と
非分岐先の命令とが同一のバンクに記憶されてしまった
場合には、分岐命令あるいは分岐先の命令の何れか一方
を、プログラムのセマンティクス（意味）が変わらない
ように、他の命令と入れ替える。それができない場合に
は、ｎｏｐ（空）命令を挿入して、分岐先の命令と非分
岐先の命令とが同一のバンクに記憶されないように、命
令の位置をずらす。その結果、分岐命令について、分岐
先の命令と非分岐先の命令とを、異なるバンクに記憶す
ることができ、これらの命令を同時に読み出すことが可
能になる。
うに、プログラム中に命令１，２，３，４，５，６，
７，８を順に、それぞれバンク８０1 ，８０2 ，８
０3 ，８０4 ，８０5 ，８０6 ，８０7 ，８０8 に記憶
し、次に、命令９，．．．を、バンク８０1 からバンク
８０8 に向かって順に記憶する。このようにすること
で、分岐命令があった場合に、分岐先の命令と非分岐先
の命令とが同一のバンクに記憶される確率は１／８にな
る。すなわち、分岐先の命令と非分岐先の命令とが同一
のバンクに記憶されると、これらの命令を同時にフェッ
チできなくなってしまう。このように、分岐先の命令と
非分岐先の命令とが同一のバンクに記憶されてしまった
場合には、分岐命令あるいは分岐先の命令の何れか一方
を、プログラムのセマンティクス（意味）が変わらない
ように、他の命令と入れ替える。それができない場合に
は、ｎｏｐ（空）命令を挿入して、分岐先の命令と非分
岐先の命令とが同一のバンクに記憶されないように、命
令の位置をずらす。その結果、分岐命令について、分岐
先の命令と非分岐先の命令とを、異なるバンクに記憶す
ることができ、これらの命令を同時に読み出すことが可
能になる。
【００２１】このように、メモリ８０を８バンク構成に
した場合、例えば、アドレスレジスタ８２，８３に記憶
されたアドレスの下位３ビットが、バンク番号を示し、
それより上位のビットが各バンクにおけるアドレスを示
すようにする。バンク８０1 〜８０8 は、アドレスレジ
スタ８２あるいは８３に記憶されたアドレスの下位３ビ
ットが、それぞれ「０００」、「００１」、「０１
０」、「０１１」、「１００」、「１０１」、「１１
１」のときにアクティブになる。
した場合、例えば、アドレスレジスタ８２，８３に記憶
されたアドレスの下位３ビットが、バンク番号を示し、
それより上位のビットが各バンクにおけるアドレスを示
すようにする。バンク８０1 〜８０8 は、アドレスレジ
スタ８２あるいは８３に記憶されたアドレスの下位３ビ
ットが、それぞれ「０００」、「００１」、「０１
０」、「０１１」、「１００」、「１０１」、「１１
１」のときにアクティブになる。
【００２２】アドレスレジスタ８２は、プログラムカウ
ンタ６０が指し示す非分岐先の命令が記憶されたメモリ
８０上のアドレスを記憶する。アドレスレジスタ８３
は、ＩＤモジュール４４から入力した、分岐先の命令が
記憶されたメモリ８０上のアドレスを記憶する。このよ
うに、ＩＦモジュール４２では、メモリ８０の２バンク
を同時にアクセスするために、２個のアドレスレジスタ
を備えている。フラグレジスタ８１は、アドレスレジス
タ８３に記憶された分岐先のアドレスが有効であるか否
かを示すフラグを記憶する。フラグレジスタ８１には、
ＩＤモジュール４４からアドレスレジスタ８３に分岐先
のアドレスを記憶するときに「１」を示すフラグが記憶
され、それ以外のときには、「０」を示すフラグが記憶
される。
ンタ６０が指し示す非分岐先の命令が記憶されたメモリ
８０上のアドレスを記憶する。アドレスレジスタ８３
は、ＩＤモジュール４４から入力した、分岐先の命令が
記憶されたメモリ８０上のアドレスを記憶する。このよ
うに、ＩＦモジュール４２では、メモリ８０の２バンク
を同時にアクセスするために、２個のアドレスレジスタ
を備えている。フラグレジスタ８１は、アドレスレジス
タ８３に記憶された分岐先のアドレスが有効であるか否
かを示すフラグを記憶する。フラグレジスタ８１には、
ＩＤモジュール４４からアドレスレジスタ８３に分岐先
のアドレスを記憶するときに「１」を示すフラグが記憶
され、それ以外のときには、「０」を示すフラグが記憶
される。
【００２３】マルチプレクサ８５1 〜８５8 は、例え
ば、コントローラ５１からの制御信号Ｓ５１ａに基づい
て、アドレスレジスタ８２に記憶された非分岐先の命令
のアドレスと、アドレスレジスタ８３に記憶された分岐
先の命令のアドレスとのうち何れか一方を選択して、そ
れぞれアクセス制御部８４1 〜８４8 に出力する。アク
セス制御部８４1 〜８４8 は、それぞれ、マルチプレク
サ８５1 〜８５8からのアドレスに基づいて、そのアド
レスの下位３ビットが対応するバンク８０1 〜８０8 を
示している場合には、そのアドレスの残りの上位ビット
を用いて、バンク８０1 〜８０8 から命令を読み出す。
また、アクセス制御部８４1 〜８４8 は、フラグレジス
タ８１に記憶されたフラグが「１」の場合には、アドレ
スレジスタ８３に記憶されたアドレスによるバンク８０
1 〜８０8 への読み出し動作は行わない。
ば、コントローラ５１からの制御信号Ｓ５１ａに基づい
て、アドレスレジスタ８２に記憶された非分岐先の命令
のアドレスと、アドレスレジスタ８３に記憶された分岐
先の命令のアドレスとのうち何れか一方を選択して、そ
れぞれアクセス制御部８４1 〜８４8 に出力する。アク
セス制御部８４1 〜８４8 は、それぞれ、マルチプレク
サ８５1 〜８５8からのアドレスに基づいて、そのアド
レスの下位３ビットが対応するバンク８０1 〜８０8 を
示している場合には、そのアドレスの残りの上位ビット
を用いて、バンク８０1 〜８０8 から命令を読み出す。
また、アクセス制御部８４1 〜８４8 は、フラグレジス
タ８１に記憶されたフラグが「１」の場合には、アドレ
スレジスタ８３に記憶されたアドレスによるバンク８０
1 〜８０8 への読み出し動作は行わない。
【００２４】マルチプレクサ８６は、アクセス制御部８
４1 〜８４8 からの読み出し結果のうち、アドレスレジ
スタ８２に記憶されたアドレスの下位３ビットで指定さ
れるバンク８０1 〜８０8 からの読み出し結果を選択
し、この選択された分岐先命令Ｓ８６をマルチプレクサ
６２に出力する。マルチプレクサ８６は、アクセス制御
部８４1 〜８４8 からの読み出し結果のうち、アドレス
レジスタ８３に記憶されたアドレスの下位３ビットで指
定されるバンク８０1 〜８０8 からの読み出し結果を選
択し、この選択された非分岐先命令Ｓ８７をマルチプレ
クサ６２に出力する。
４1 〜８４8 からの読み出し結果のうち、アドレスレジ
スタ８２に記憶されたアドレスの下位３ビットで指定さ
れるバンク８０1 〜８０8 からの読み出し結果を選択
し、この選択された分岐先命令Ｓ８６をマルチプレクサ
６２に出力する。マルチプレクサ８６は、アクセス制御
部８４1 〜８４8 からの読み出し結果のうち、アドレス
レジスタ８３に記憶されたアドレスの下位３ビットで指
定されるバンク８０1 〜８０8 からの読み出し結果を選
択し、この選択された非分岐先命令Ｓ８７をマルチプレ
クサ６２に出力する。
【００２５】ＩＦモジュール４２では、アドレスレジス
タ８２に記憶されたアドレスで指し示される非分岐先命
令のアドレスと、アドレスレジスタ８２に記憶されたア
ドレスで指し示される分岐先命令とを同時に読み出して
おく。このとき、分岐命令はＥＸステージ上にあり分岐
するか否かを判定中である。この判定サイクルが終わる
前にはＥＸモジュール４６から分岐判定結果Ｓ４６がマ
ルチプレクサ６２に返されるので、その結果により、同
時に読み出しておいた分岐先命令Ｓ８６あるいは非分岐
先命令Ｓ８７のいずれかをマルチプレクサ６２において
選択し、ＩＦモジュール４２の処理を終了する。この選
択された命令Ｓ６２は、図１に示すレジスタ４３でラッ
チされた後に、ＩＤモジュール４４に出力される。
タ８２に記憶されたアドレスで指し示される非分岐先命
令のアドレスと、アドレスレジスタ８２に記憶されたア
ドレスで指し示される分岐先命令とを同時に読み出して
おく。このとき、分岐命令はＥＸステージ上にあり分岐
するか否かを判定中である。この判定サイクルが終わる
前にはＥＸモジュール４６から分岐判定結果Ｓ４６がマ
ルチプレクサ６２に返されるので、その結果により、同
時に読み出しておいた分岐先命令Ｓ８６あるいは非分岐
先命令Ｓ８７のいずれかをマルチプレクサ６２において
選択し、ＩＦモジュール４２の処理を終了する。この選
択された命令Ｓ６２は、図１に示すレジスタ４３でラッ
チされた後に、ＩＤモジュール４４に出力される。
【００２６】次に、図１に示すＩＤモジュール４４につ
いて説明する。ＩＤモジュール４４は、図１に示すよう
に、デコーダ６５およびレジスタファイル６６を有す
る。デコーダ６５は、制御信号Ｓ５１ｂに基づいて、レ
ジスタ４３を介してＩＦモジュール４２から入力した命
令Ｓ６２をデコードし、命令実行のための各種の制御信
号を作成し、この制御信号Ｓ６５をコントローラ５１に
出力すると共に、レジスタファイル６６にアクセスし、
ＥＸモジュール４６における演算に用いるデータを読み
出し、この読み出したデータＳ６６をレジスタ４５でラ
ッチした後に、後段のＥＸモジュール４６に出力する。
また、デコーダ６５は、レジスタ４３からの命令Ｓ６２
をデコードした結果、分岐命令であった場合に、分岐先
のアドレスＳ４４ａを図２に示すＩＦモジュール４２の
アドレスレジスタ８３に出力して記憶させると共に、Ｉ
Ｆモジュール４２のフラグレジスタ８１に「１」を示す
フラグを記憶させる。これにより、次のサイクルでは、
この分岐命令がＥＸモジュール４６において分岐判定さ
れると同時に、ＩＦモジュール４２において分岐先命令
と非分岐先命令とが同時に読み出される。
いて説明する。ＩＤモジュール４４は、図１に示すよう
に、デコーダ６５およびレジスタファイル６６を有す
る。デコーダ６５は、制御信号Ｓ５１ｂに基づいて、レ
ジスタ４３を介してＩＦモジュール４２から入力した命
令Ｓ６２をデコードし、命令実行のための各種の制御信
号を作成し、この制御信号Ｓ６５をコントローラ５１に
出力すると共に、レジスタファイル６６にアクセスし、
ＥＸモジュール４６における演算に用いるデータを読み
出し、この読み出したデータＳ６６をレジスタ４５でラ
ッチした後に、後段のＥＸモジュール４６に出力する。
また、デコーダ６５は、レジスタ４３からの命令Ｓ６２
をデコードした結果、分岐命令であった場合に、分岐先
のアドレスＳ４４ａを図２に示すＩＦモジュール４２の
アドレスレジスタ８３に出力して記憶させると共に、Ｉ
Ｆモジュール４２のフラグレジスタ８１に「１」を示す
フラグを記憶させる。これにより、次のサイクルでは、
この分岐命令がＥＸモジュール４６において分岐判定さ
れると同時に、ＩＦモジュール４２において分岐先命令
と非分岐先命令とが同時に読み出される。
【００２７】次に、図１に示すＥＸモジュール４６につ
いて説明する。ＥＸモジュール４６は、演算処理を行う
ＡＬＵ(Arithmetic and Logic Unit)６７、分岐判定回
路６８および図示しないアドレス生成回路を有する。Ａ
ＬＵ６７は、コントローラ５１からのデコード結果に応
じた制御信号Ｓ５１ｃに基づいて、データＳ６６を用い
て、演算処理を行う。アドレス生成回路は、ＡＬＵ６７
の演算処理結果のデータを記憶するデータメモリ６９上
のアドレスを生成する。なお、ＡＬＵ６７は、データメ
モリ６９に記憶されたデータを、レジスタファイル６６
に読み出した後に、レジスタファイル６６にアクセスを
行なって、そのデータを演算処理に用いる。また、ＡＬ
Ｕ６７は、レジスタファイル６６を介して、演算処理結
果をデータメモリ６９に記憶する。
いて説明する。ＥＸモジュール４６は、演算処理を行う
ＡＬＵ(Arithmetic and Logic Unit)６７、分岐判定回
路６８および図示しないアドレス生成回路を有する。Ａ
ＬＵ６７は、コントローラ５１からのデコード結果に応
じた制御信号Ｓ５１ｃに基づいて、データＳ６６を用い
て、演算処理を行う。アドレス生成回路は、ＡＬＵ６７
の演算処理結果のデータを記憶するデータメモリ６９上
のアドレスを生成する。なお、ＡＬＵ６７は、データメ
モリ６９に記憶されたデータを、レジスタファイル６６
に読み出した後に、レジスタファイル６６にアクセスを
行なって、そのデータを演算処理に用いる。また、ＡＬ
Ｕ６７は、レジスタファイル６６を介して、演算処理結
果をデータメモリ６９に記憶する。
【００２８】ＥＸモジュール４６は、ＡＬＵ６７の演算
処理結果と、アドレス生成回路が生成したアドレスとを
レジスタ４７を介してＭＥＭモジュール４８に出力す
る。分岐判定回路６８は、ＡＬＵ６７において演算中の
命令が分岐命令であり、かつ、分岐条件を評価した結
果、分岐すると判定した場合に、分岐することを指示す
る分岐判定結果Ｓ４６をＩＦモジュール４２に出力す
る。ＩＦモジュール４２は、分岐判定結果Ｓ４６に基づ
いて、同時にフェッチした分岐先命令もしくは非分岐命
令のいずれかを図２に示すマルチプレクサ６２で選択し
て出力する。
処理結果と、アドレス生成回路が生成したアドレスとを
レジスタ４７を介してＭＥＭモジュール４８に出力す
る。分岐判定回路６８は、ＡＬＵ６７において演算中の
命令が分岐命令であり、かつ、分岐条件を評価した結
果、分岐すると判定した場合に、分岐することを指示す
る分岐判定結果Ｓ４６をＩＦモジュール４２に出力す
る。ＩＦモジュール４２は、分岐判定結果Ｓ４６に基づ
いて、同時にフェッチした分岐先命令もしくは非分岐命
令のいずれかを図２に示すマルチプレクサ６２で選択し
て出力する。
【００２９】次に、ＭＥＭモジュール４８について説明
する。ＭＥＭモジュール４８は、データメモリ６９およ
び図示しない制御回路を有する。ＭＥＭモジュール４８
は、書込命令の場合には、コントローラ５１からの制御
信号Ｓ５１ｄに基づいて、レジスタ４７を介してＥＸモ
ジュール４６から入力したデータメモリ６９上のアドレ
スに、ＥＸモジュール４６から入力した演算処理結果の
データを記憶する（書き込む）。
する。ＭＥＭモジュール４８は、データメモリ６９およ
び図示しない制御回路を有する。ＭＥＭモジュール４８
は、書込命令の場合には、コントローラ５１からの制御
信号Ｓ５１ｄに基づいて、レジスタ４７を介してＥＸモ
ジュール４６から入力したデータメモリ６９上のアドレ
スに、ＥＸモジュール４６から入力した演算処理結果の
データを記憶する（書き込む）。
【００３０】ＭＥＭモジュール４８は、読出命令の場合
には、コントローラ５１からの制御信号Ｓ５１ｄに基づ
いて、レジスタ４７を介してＥＸモジュール４６から入
力したデータメモリ６９上のアドレスから、データを読
み出す。また、ＭＥＭモジュール４８は、データメモリ
６９にアクセスを行わない命令の場合には、レジスタ４
７を介してＥＸモジュール４６から入力いた演算処理結
果のデータを、レジスタ４９を介して、そのままＷＢモ
ジュール５０に出力する。
には、コントローラ５１からの制御信号Ｓ５１ｄに基づ
いて、レジスタ４７を介してＥＸモジュール４６から入
力したデータメモリ６９上のアドレスから、データを読
み出す。また、ＭＥＭモジュール４８は、データメモリ
６９にアクセスを行わない命令の場合には、レジスタ４
７を介してＥＸモジュール４６から入力いた演算処理結
果のデータを、レジスタ４９を介して、そのままＷＢモ
ジュール５０に出力する。
【００３１】さらに、ＭＥＭモジュール４８は、データ
メモリ６９から読み出したデータ、あるいは、ＥＸモジ
ュール４６からの演算結果のデータのいずれかを、コン
トローラ５１からの制御信号に基づいて、マルチプレク
サで選択し、レジスタ４９を介して、ＷＢモジュール５
０に出力する。
メモリ６９から読み出したデータ、あるいは、ＥＸモジ
ュール４６からの演算結果のデータのいずれかを、コン
トローラ５１からの制御信号に基づいて、マルチプレク
サで選択し、レジスタ４９を介して、ＷＢモジュール５
０に出力する。
【００３２】次に、ＷＢモジュール５０について説明す
る。ＷＢモジュール５０は、制御信号Ｓ５１ｅに基づい
て、レジスタ４９を介して、ＭＥＭモジュール４８から
入力したデータを、ＩＤモジュール４４のレジスタファ
イル６６に記憶する。
る。ＷＢモジュール５０は、制御信号Ｓ５１ｅに基づい
て、レジスタ４９を介して、ＭＥＭモジュール４８から
入力したデータを、ＩＤモジュール４４のレジスタファ
イル６６に記憶する。
【００３３】以下、プロセッサ４１の動作について説明
する。図４は、プロセッサ４１において分岐命令による
分岐が発生した場合のパイプライン処理を説明するため
の図である。先ず、サイクル「１」において、図１に示
すＩＦモジュール４２で命令ｎがフェッチされ、次のサ
イクル「２」において、ＩＤモジュール４４で命令ｎの
デコードが行われると共に、ＩＦモジュール４２で命令
ｎ＋１のフェッチが行われる。このとき、ＩＦモジュー
ル４２では、図２に示すフラグレジスタ８１に「０」を
示すフラグが記憶されており、図２に示すアクセス制御
部８４1 〜８４8 は、アドレスレジスタ８２に記憶され
たプログラムカウンタ６０によって指し示されるアドレ
スに基づいて、メモリ８０から命令を読み出し、この読
み出した命令をマルチプレクサ８６，６２を介して、レ
ジスタ４３に出力する。また、ＩＤモジュール４４にお
いて、命令ｎが分岐命令であることが認識され、図１に
示すデコーダ６５は、図２に示すインストラクションメ
モリ６１のフラグレジスタ８１に「１」を示すフラグを
記憶すると共に、アドレスレジスタ８３に分岐先の命令
のアドレスを記憶する。
する。図４は、プロセッサ４１において分岐命令による
分岐が発生した場合のパイプライン処理を説明するため
の図である。先ず、サイクル「１」において、図１に示
すＩＦモジュール４２で命令ｎがフェッチされ、次のサ
イクル「２」において、ＩＤモジュール４４で命令ｎの
デコードが行われると共に、ＩＦモジュール４２で命令
ｎ＋１のフェッチが行われる。このとき、ＩＦモジュー
ル４２では、図２に示すフラグレジスタ８１に「０」を
示すフラグが記憶されており、図２に示すアクセス制御
部８４1 〜８４8 は、アドレスレジスタ８２に記憶され
たプログラムカウンタ６０によって指し示されるアドレ
スに基づいて、メモリ８０から命令を読み出し、この読
み出した命令をマルチプレクサ８６，６２を介して、レ
ジスタ４３に出力する。また、ＩＤモジュール４４にお
いて、命令ｎが分岐命令であることが認識され、図１に
示すデコーダ６５は、図２に示すインストラクションメ
モリ６１のフラグレジスタ８１に「１」を示すフラグを
記憶すると共に、アドレスレジスタ８３に分岐先の命令
のアドレスを記憶する。
【００３４】次に、図４に示すサイクル「３」におい
て、ＥＸモジュール４６の分岐判定回路６８で、命令ｎ
の分岐条件が満たされているか否かが判定され、例え
ば、分岐条件が満たされている場合に、そのことを示す
分岐判定結果Ｓ４６を図１および図２に示すマルチプレ
クサ６２に出力する。それと同時に、図２に示すインス
トラクションメモリ６１において、アドレスレジスタ８
２およびアドレスレジスタ８３に記憶されたアドレスに
基づいて、アクセス制御部８４1 〜８４8 において、メ
モリ８０から分岐先命令ｍおよび非分岐先命令ｎ＋２が
読み出される。そして、非分岐先命令ｎ＋１（Ｓ８６）
および分岐先命令ｍ（Ｓ８７）が、マルチプレクサ６２
に出力され、マルチプレクサ６２において、分岐判定結
果Ｓ４６に基づいて、分岐先命令ｍが選択され、命令Ｓ
６２としてレジスタ４７を介して、ＭＥＭモジュール４
８に出力される。また、サイクル「２」においてＩＦモ
ジュール４２でフェッチされた命令ｎ＋１は破棄され
る。
て、ＥＸモジュール４６の分岐判定回路６８で、命令ｎ
の分岐条件が満たされているか否かが判定され、例え
ば、分岐条件が満たされている場合に、そのことを示す
分岐判定結果Ｓ４６を図１および図２に示すマルチプレ
クサ６２に出力する。それと同時に、図２に示すインス
トラクションメモリ６１において、アドレスレジスタ８
２およびアドレスレジスタ８３に記憶されたアドレスに
基づいて、アクセス制御部８４1 〜８４8 において、メ
モリ８０から分岐先命令ｍおよび非分岐先命令ｎ＋２が
読み出される。そして、非分岐先命令ｎ＋１（Ｓ８６）
および分岐先命令ｍ（Ｓ８７）が、マルチプレクサ６２
に出力され、マルチプレクサ６２において、分岐判定結
果Ｓ４６に基づいて、分岐先命令ｍが選択され、命令Ｓ
６２としてレジスタ４７を介して、ＭＥＭモジュール４
８に出力される。また、サイクル「２」においてＩＦモ
ジュール４２でフェッチされた命令ｎ＋１は破棄され
る。
【００３５】次に、サイクル「４」において、ＭＥＭモ
ジュール４８、ＩＤモジュール４４およびＩＦモジュー
ル４２で、それぞれ命令ｎのＭＥＭステージ、命令ｍの
ＩＤステージ、命令ｍ＋１のＩＦステージが行われる。
ジュール４８、ＩＤモジュール４４およびＩＦモジュー
ル４２で、それぞれ命令ｎのＭＥＭステージ、命令ｍの
ＩＤステージ、命令ｍ＋１のＩＦステージが行われる。
【００３６】次に、サイクル「５」において、ＷＢモジ
ュール５０、ＥＸモジュール４６、ＩＤモジュール４４
およびＩＦモジュール４２において、命令ｎのＷＢステ
ージ、命令ｍのＥＸステージ、命令ｍ＋１のＩＤステー
ジおよび命令ｍ＋２のＩＦステージがそれぞれ行われ
る。以下、同様に、分岐命令が存在しない限り、命令ｍ
＋３，ｍ＋４，．．について、ＩＦステージ、ＩＤステ
ージ、ＥＸステージ、ＭＥＭステージおよびＷＢステー
ジが順次に行われる。
ュール５０、ＥＸモジュール４６、ＩＤモジュール４４
およびＩＦモジュール４２において、命令ｎのＷＢステ
ージ、命令ｍのＥＸステージ、命令ｍ＋１のＩＤステー
ジおよび命令ｍ＋２のＩＦステージがそれぞれ行われ
る。以下、同様に、分岐命令が存在しない限り、命令ｍ
＋３，ｍ＋４，．．について、ＩＦステージ、ＩＤステ
ージ、ＥＸステージ、ＭＥＭステージおよびＷＢステー
ジが順次に行われる。
【００３７】図５は、プロセッサ４１において分岐命令
による分岐が発生しない場合のパイプライン処理を説明
するための図である。この場合には、サイクル「１」，
「２」は、前述した図４に示す分岐命令による分岐が発
生する場合のパイプライン処理と同様の処理が行われ
る。
による分岐が発生しない場合のパイプライン処理を説明
するための図である。この場合には、サイクル「１」，
「２」は、前述した図４に示す分岐命令による分岐が発
生する場合のパイプライン処理と同様の処理が行われ
る。
【００３８】次に、サイクル「３」において、ＥＸモジ
ュール４６の分岐判定回路６８で、命令ｎの分岐条件が
満たされているか否かが判定され、例えば、分岐条件が
満たされていない場合に、そのことを示す分岐判定結果
Ｓ４６を図１および図２に示すマルチプレクサ６２に出
力する。それと同時に、図２に示すインストラクション
メモリ６１において、アドレスレジスタ８２およびアド
レスレジスタ８３に記憶されたアドレスに基づいて、ア
クセス制御部８４1 〜８４8 において、メモリ８０から
分岐先命令ｍおよび非分岐先命令ｎ＋２が読み出され
る。そして、非分岐先命令ｎ＋２（Ｓ８６）および分岐
先命令ｍ（Ｓ８７）が、マルチプレクサ６２に出力さ
れ、マルチプレクサ６２において、分岐判定結果Ｓ４６
に基づいて、非分岐先命令ｎ＋２が選択され、命令Ｓ６
２としてレジスタ４７を介して、ＭＥＭモジュール４８
に出力される。また、サイクル２において、ＩＦモジュ
ール４２においてフェッチされた命令ｎ＋１は破棄され
る。
ュール４６の分岐判定回路６８で、命令ｎの分岐条件が
満たされているか否かが判定され、例えば、分岐条件が
満たされていない場合に、そのことを示す分岐判定結果
Ｓ４６を図１および図２に示すマルチプレクサ６２に出
力する。それと同時に、図２に示すインストラクション
メモリ６１において、アドレスレジスタ８２およびアド
レスレジスタ８３に記憶されたアドレスに基づいて、ア
クセス制御部８４1 〜８４8 において、メモリ８０から
分岐先命令ｍおよび非分岐先命令ｎ＋２が読み出され
る。そして、非分岐先命令ｎ＋２（Ｓ８６）および分岐
先命令ｍ（Ｓ８７）が、マルチプレクサ６２に出力さ
れ、マルチプレクサ６２において、分岐判定結果Ｓ４６
に基づいて、非分岐先命令ｎ＋２が選択され、命令Ｓ６
２としてレジスタ４７を介して、ＭＥＭモジュール４８
に出力される。また、サイクル２において、ＩＦモジュ
ール４２においてフェッチされた命令ｎ＋１は破棄され
る。
【００３９】次に、サイクル「４」において、ＭＥＭモ
ジュール４８、ＩＤモジュール４４およびＩＦモジュー
ル４２で、それぞれ命令ｎのＭＥＭステージ、命令ｎ＋
１のＩＤステージ、命令ｎ＋２のＩＦステージが行われ
る。
ジュール４８、ＩＤモジュール４４およびＩＦモジュー
ル４２で、それぞれ命令ｎのＭＥＭステージ、命令ｎ＋
１のＩＤステージ、命令ｎ＋２のＩＦステージが行われ
る。
【００４０】次に、サイクル「５」において、ＷＢモジ
ュール５０、ＥＸモジュール４６、ＩＤモジュール４４
およびＩＦモジュール４２において、命令ｎのＷＢステ
ージ、命令ｎ＋１のＥＸステージ、命令ｎ＋２のＩＤス
テージおよび命令ｎ＋３のＩＦステージがそれぞれ行わ
れる。以下、同様に、分岐命令が存在しない限り、命令
ｎ＋４，ｎ＋５，．．について、ＩＦステージ、ＩＤス
テージ、ＥＸステージ、ＭＥＭステージおよびＷＢステ
ージが順次に行われる。
ュール５０、ＥＸモジュール４６、ＩＤモジュール４４
およびＩＦモジュール４２において、命令ｎのＷＢステ
ージ、命令ｎ＋１のＥＸステージ、命令ｎ＋２のＩＤス
テージおよび命令ｎ＋３のＩＦステージがそれぞれ行わ
れる。以下、同様に、分岐命令が存在しない限り、命令
ｎ＋４，ｎ＋５，．．について、ＩＦステージ、ＩＤス
テージ、ＥＸステージ、ＭＥＭステージおよびＷＢステ
ージが順次に行われる。
【００４１】以上説明したように、プロセッサ４１によ
れば、ＩＤモジュール４４において命令が分岐命令であ
ると認識された場合、次のサイクルで、ＥＸモジュール
４６において、この分岐命令が実行され分岐判定をして
いる間に、ＩＦモジュール４２では分岐先命令と非分岐
先命令の両方を同時に読み出してあり、分岐判定結果Ｓ
４６が得られ次第、該当する命令を選択する。そのた
め、分岐判定結果Ｓ４６が分岐および非分岐の何れであ
ろうと、その次のサイクルには分岐先命令あるいは非分
岐先命令をＩＤモジュール４４に出力することができ
る。そのため、前述した従来の並列プロセッサ１に比べ
て、分岐発生による処理効率の低下を効果的に抑制でき
る。
れば、ＩＤモジュール４４において命令が分岐命令であ
ると認識された場合、次のサイクルで、ＥＸモジュール
４６において、この分岐命令が実行され分岐判定をして
いる間に、ＩＦモジュール４２では分岐先命令と非分岐
先命令の両方を同時に読み出してあり、分岐判定結果Ｓ
４６が得られ次第、該当する命令を選択する。そのた
め、分岐判定結果Ｓ４６が分岐および非分岐の何れであ
ろうと、その次のサイクルには分岐先命令あるいは非分
岐先命令をＩＤモジュール４４に出力することができ
る。そのため、前述した従来の並列プロセッサ１に比べ
て、分岐発生による処理効率の低下を効果的に抑制でき
る。
【００４２】具体的には、プロセッサ４１によれば、従
来の分岐予測を行わない手法に比べると、分岐命令出現
回数に応じたサイクルだけ、処理時間を短縮することが
できる。また、プロセッサ４１によれば、従来の分岐予
測を行う手法に比べると、分岐予測が外れた回数に応じ
たサイクルだけ、処理時間を短縮することができる。ま
た、プロセッサ４１によれば、従来の遅延分岐手法と比
べると、遅延スロットを別の命令で埋められないために
挿入されたｎｏｐ命令の数だけ分岐命令実行時の無駄な
クロック消費（分岐ペナルティー）を削減できることに
なり、処理時間を短縮できる。
来の分岐予測を行わない手法に比べると、分岐命令出現
回数に応じたサイクルだけ、処理時間を短縮することが
できる。また、プロセッサ４１によれば、従来の分岐予
測を行う手法に比べると、分岐予測が外れた回数に応じ
たサイクルだけ、処理時間を短縮することができる。ま
た、プロセッサ４１によれば、従来の遅延分岐手法と比
べると、遅延スロットを別の命令で埋められないために
挿入されたｎｏｐ命令の数だけ分岐命令実行時の無駄な
クロック消費（分岐ペナルティー）を削減できることに
なり、処理時間を短縮できる。
【００４３】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、図２に示すメモリ
８０として、単数の読み出しポートを持つシングルポー
トメモリを例示したが、複数の読み出しポートを持つマ
ルチポートメモリを用いてもよい。また、上述した実施
形態では、図１に示すように、５段のパイプラン処理を
行う構成を例示したが、５段以上のパイプライン処理を
行う場合にも、本発明を適用できる。さらに、図１に示
すインストラクションメモリ６１の構成は、同様の機能
を持つものであれば、特に図２に示す構成には限定され
ない。
い。例えば、上述した実施形態では、図２に示すメモリ
８０として、単数の読み出しポートを持つシングルポー
トメモリを例示したが、複数の読み出しポートを持つマ
ルチポートメモリを用いてもよい。また、上述した実施
形態では、図１に示すように、５段のパイプラン処理を
行う構成を例示したが、５段以上のパイプライン処理を
行う場合にも、本発明を適用できる。さらに、図１に示
すインストラクションメモリ６１の構成は、同様の機能
を持つものであれば、特に図２に示す構成には限定され
ない。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
パイプライン処理において、分岐命令による処理効率の
低下を効果的に抑制できる。
パイプライン処理において、分岐命令による処理効率の
低下を効果的に抑制できる。
【図１】図１は、本発明の実施形態に係わるのプロセッ
サのブロック図である。
サのブロック図である。
【図２】図２は、図１に示すインストラクションメモリ
のブロック図である。
のブロック図である。
【図３】図３は、図２に示すメモリへの命令の記憶形態
を説明するための図である。
を説明するための図である。
【図４】図４は、図１に示すプロセッサのパイプライン
処理において、分岐命令による分岐処理が実行される場
合の処理を説明するための図である。
処理において、分岐命令による分岐処理が実行される場
合の処理を説明するための図である。
【図５】図５は、図１に示すプロセッサのパイプライン
処理において、分岐命令による分岐処理が実行されない
場合の処理を説明するための図である。
処理において、分岐命令による分岐処理が実行されない
場合の処理を説明するための図である。
【図６】図６は、従来のコンピュータのプロセッサのブ
ロック図である。
ロック図である。
【図７】図７は、図６に示すプロセッサにおけるパイプ
ライン処理を説明するための図である。
ライン処理を説明するための図である。
【図８】図８は、図７に示すパイプライン処理において
分岐命令が実行された場合の処理を説明するための図で
ある。
分岐命令が実行された場合の処理を説明するための図で
ある。
【符号の説明】 ４１…プロセッサ、４２…ＩＦモジュール、４３，４
５，４７，４９…レジスタ、４６…ＥＸモジュール、４
８…ＭＥＭモジュール、５０…ＷＢモジュール、６０…
プログラムカウンタ、６１…インストラクションメモ
リ、６２…マルチプレクサ、６５…デコーダ、６６…レ
ジスタファイル、６７…ＡＬＵ、６８…分岐判定回路、
６９…データメモリ、８０…メモリ、８０1 〜８０8 …
バンク、８１…フラグレジスタ、８２，８３…アドレス
レジスタ、８４1 〜８４8 …アクセス制御部、８５1 〜
８５8 ，８６，８７…マルチプレクサ
５，４７，４９…レジスタ、４６…ＥＸモジュール、４
８…ＭＥＭモジュール、５０…ＷＢモジュール、６０…
プログラムカウンタ、６１…インストラクションメモ
リ、６２…マルチプレクサ、６５…デコーダ、６６…レ
ジスタファイル、６７…ＡＬＵ、６８…分岐判定回路、
６９…データメモリ、８０…メモリ、８０1 〜８０8 …
バンク、８１…フラグレジスタ、８２，８３…アドレス
レジスタ、８４1 〜８４8 …アクセス制御部、８５1 〜
８５8 ，８６，８７…マルチプレクサ
Claims (11)
- 【請求項１】少なくとも、フェッチ手段による命令記憶
部に記憶された命令のフェッチ処理と、デコード手段に
よる前記フェッチした命令のデコード処理と、演算手段
による前記デコード処理の結果に応じた演算処理と、記
憶処理手段による前記演算処理の結果の記憶処理とをパ
イプライン方式で行う演算処理装置において、 前記フェッチ手段は、 前記命令記憶部上のアドレスを、順次にインクリメント
して指し示すプログラムカウンタと、 デコードされた命令が、分岐命令である場合に、当該分
岐命令に含まれる分岐先のアドレスを記憶するアドレス
記憶部と、 同時にアクセス可能な複数のバンク領域に命令を記憶す
る命令記憶部と、 デコードされた命令が分岐命令である場合に、前記プロ
グラムカウンタによって指し示される前記命令記憶部上
のアドレスに記憶された命令と、前記アドレス記憶部に
記憶されたアドレスによって指し示される前記命令記憶
部上のアドレスに記憶された命令とを同時にフェッチす
るフェッチ部と、 前記分岐命令についての分岐条件の判定結果に基づい
て、前記同時にフェッチした命令のうち一方の命令を選
択して前記デコード手段に出力する選択部とを有する演
算処理装置。 - 【請求項２】前記命令記憶部には、分岐命令による分岐
先の命令と、非分岐先の命令とが、異なるバンクに記憶
してある請求項１に記載の演算処理装置。 - 【請求項３】前記命令記憶部には、順次に連続して処理
される前記バンク領域の数の命令が、異なるバンク領域
に記憶してある請求項１に記載の演算処理装置。 - 【請求項４】前記命令記憶部は、単数の読み出しポート
を持つシングルポートメモリである請求項１に記載の演
算処理装置。 - 【請求項５】前記フェッチ手段は、 前記アドレス記憶部に記憶されているアドレスが有効で
あるかを示すフラグを記憶するフラグ記憶部をさらに有
し、 前記フェッチ部は、前記フラグ記憶部に記憶されたフラ
グが有効であることを示す場合のみ、前記アドレス記憶
部に記憶されたアドレスによって指し示される前記命令
記憶部上のアドレスに記憶された命令をフェッチする請
求項１に記載の演算処理装置。 - 【請求項６】前記フェッチ手段の前記フェッチ部は、 前記アドレスの第１の領域によって前記バンク領域を特
定し、前記アドレスの第２の領域によってバンク領域内
のアドレスを特定する請求項１に記載の演算処理装置。 - 【請求項７】前記デコード手段は、 前記選択部によって選択された命令を解読して、命令実
行のための制御信号を生成するデコード部と、 演算手段において用いられるデータを記憶するデータ記
憶部とを有する請求項１に記載の演算処理装置。 - 【請求項８】前記演算手段は、 算術論理部と、 分岐命令の分岐条件を判定する分岐判定部とを有する請
求項１に記載の演算処理装置。 - 【請求項９】記憶処理手段は、 前記演算処理の結果を内蔵するデータ記憶部に記憶する
処理と、前記演算処理の結果を前記デコード手段のデー
タ記憶部に記憶する処理とを行う請求項１に記載の演算
処理装置。 - 【請求項１０】単数の前記フェッチ手段、デコード手
段、演算手段および記憶処理手段を有する請求項１に記
載の演算処理装置。 - 【請求項１１】少なくとも、命令記憶部に記憶された命
令のフェッチ処理と、前記フェッチした命令のデコード
処理と、前記デコード処理の結果に応じた演算処理と、
前記演算処理の結果の記憶処理とをパイプライン方式で
行う演算処理方法において、 前記命令記憶部上のアドレスを順次にインクリメントし
て、非分岐先の命令のアドレスを指し示し、 デコードされた命令が、分岐命令である場合に、当該分
岐命令に含まれる分岐先のアドレスを記憶し、 同時にアクセス可能な複数のバンク領域を備えた命令記
憶部に、分岐先の命令と非分岐先の命令とを異なるバン
ク領域に記憶し、 デコードされた命令が分岐命令である場合に、前記指し
示された前記命令記憶部上のアドレスに記憶された非分
岐先の命令と、前記アドレス記憶部に記憶されたアドレ
スによって指し示される前記命令記憶部上のアドレスに
記憶された分岐先の命令とを同時にフェッチし、 前記分岐命令についての分岐条件の判定結果に基づい
て、前記同時にフェッチした命令のうち一方の命令を選
択してデコードする演算処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9174407A JPH1124929A (ja) | 1997-06-30 | 1997-06-30 | 演算処理装置およびその方法 |
| US09/096,574 US6269439B1 (en) | 1997-06-30 | 1998-06-12 | Signal processor having pipeline processing that supresses the deterioration of processing efficiency and method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9174407A JPH1124929A (ja) | 1997-06-30 | 1997-06-30 | 演算処理装置およびその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1124929A true JPH1124929A (ja) | 1999-01-29 |
Family
ID=15978026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9174407A Pending JPH1124929A (ja) | 1997-06-30 | 1997-06-30 | 演算処理装置およびその方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6269439B1 (ja) |
| JP (1) | JPH1124929A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7340589B2 (en) | 2002-06-24 | 2008-03-04 | Seiko Epson Corporation | Shift prefix instruction decoder for modifying register information necessary for decoding the target instruction |
| US7340587B2 (en) | 2004-06-15 | 2008-03-04 | Seiko Epson Corporation | Information processing apparatus, microcomputer, and electronic computer |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3564445B2 (ja) * | 2001-09-20 | 2004-09-08 | 松下電器産業株式会社 | プロセッサ、コンパイル装置及びコンパイル方法 |
| US7003649B2 (en) * | 2002-03-08 | 2006-02-21 | Hitachi, Ltd. | Control forwarding in a pipeline digital processor |
| US7594103B1 (en) | 2002-11-15 | 2009-09-22 | Via-Cyrix, Inc. | Microprocessor and method of processing instructions for responding to interrupt condition |
| US7281120B2 (en) * | 2004-03-26 | 2007-10-09 | International Business Machines Corporation | Apparatus and method for decreasing the latency between an instruction cache and a pipeline processor |
| CN1950797A (zh) * | 2004-05-13 | 2007-04-18 | 皇家飞利浦电子股份有限公司 | 多指令字处理器中反馈连接的运行时间选择 |
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| WO2007143278A2 (en) | 2006-04-12 | 2007-12-13 | Soft Machines, Inc. | Apparatus and method for processing an instruction matrix specifying parallel and dependent operations |
| CN101627365B (zh) | 2006-11-14 | 2017-03-29 | 索夫特机械公司 | 多线程架构 |
| EP1978447B1 (en) * | 2007-04-05 | 2011-02-16 | STMicroelectronics (Research & Development) Limited | Integrated circuit with restricted data access |
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| TWI520070B (zh) | 2011-03-25 | 2016-02-01 | 軟體機器公司 | 使用可分割引擎實體化的虛擬核心以支援程式碼區塊執行的記憶體片段 |
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| US9627038B2 (en) | 2013-03-15 | 2017-04-18 | Intel Corporation | Multiport memory cell having improved density area |
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| US10140138B2 (en) * | 2013-03-15 | 2018-11-27 | Intel Corporation | Methods, systems and apparatus for supporting wide and efficient front-end operation with guest-architecture emulation |
| US20140281116A1 (en) | 2013-03-15 | 2014-09-18 | Soft Machines, Inc. | Method and Apparatus to Speed up the Load Access and Data Return Speed Path Using Early Lower Address Bits |
| WO2014150991A1 (en) | 2013-03-15 | 2014-09-25 | Soft Machines, Inc. | A method for implementing a reduced size register view data structure in a microprocessor |
| WO2014150971A1 (en) | 2013-03-15 | 2014-09-25 | Soft Machines, Inc. | A method for dependency broadcasting through a block organized source view data structure |
| KR102063656B1 (ko) | 2013-03-15 | 2020-01-09 | 소프트 머신즈, 인크. | 블록들로 그룹화된 멀티스레드 명령어들을 실행하기 위한 방법 |
| US9582322B2 (en) | 2013-03-15 | 2017-02-28 | Soft Machines Inc. | Method and apparatus to avoid deadlock during instruction scheduling using dynamic port remapping |
| US9569216B2 (en) | 2013-03-15 | 2017-02-14 | Soft Machines, Inc. | Method for populating a source view data structure by using register template snapshots |
| US9436476B2 (en) | 2013-03-15 | 2016-09-06 | Soft Machines Inc. | Method and apparatus for sorting elements in hardware structures |
| WO2014150806A1 (en) | 2013-03-15 | 2014-09-25 | Soft Machines, Inc. | A method for populating register view data structure by using register template snapshots |
| US9886279B2 (en) | 2013-03-15 | 2018-02-06 | Intel Corporation | Method for populating and instruction view data structure by using register template snapshots |
| KR20150130510A (ko) | 2013-03-15 | 2015-11-23 | 소프트 머신즈, 인크. | 네이티브 분산된 플래그 아키텍처를 이용하여 게스트 중앙 플래그 아키텍처를 에뮬레이션하는 방법 |
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1998
- 1998-06-12 US US09/096,574 patent/US6269439B1/en not_active Expired - Fee Related
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|---|---|
| US6269439B1 (en) | 2001-07-31 |
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