JP3512707B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP3512707B2 JP3512707B2 JP2000121494A JP2000121494A JP3512707B2 JP 3512707 B2 JP3512707 B2 JP 3512707B2 JP 2000121494 A JP2000121494 A JP 2000121494A JP 2000121494 A JP2000121494 A JP 2000121494A JP 3512707 B2 JP3512707 B2 JP 3512707B2
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータに関し、特に、パイプライン制御により高速に動作
するマイクロコンピュータに関する。
ータに関し、特に、パイプライン制御により高速に動作
するマイクロコンピュータに関する。
【０００２】
【従来の技術】マイクロコンピュータの処理の高速化の
ためにパイプライン制御が用いられ、さらに高速な動作
の実現のために種々の改良がなされている。図７は、第
１の従来例のパイプライン制御の動作を示す図である。
基本的な５段のパイプライン制御の例で横方向に時間の
経過を示し、縦方向に各処理のステージを示している。
ためにパイプライン制御が用いられ、さらに高速な動作
の実現のために種々の改良がなされている。図７は、第
１の従来例のパイプライン制御の動作を示す図である。
基本的な５段のパイプライン制御の例で横方向に時間の
経過を示し、縦方向に各処理のステージを示している。
【０００３】第１のマシンサイクルで、フェッチステー
ジＩＦにおいて命令メモリより命令１を取り込む。第２
のマシンサイクルで、命令１はデコードステージＤＥＣ
に移り、デコードが行われるとともに、同マシンサイク
ルで取り込まれた命令１のオペランドを格納先へ転送す
る。第３のマシンサイクルで、命令１はリードデータス
テージＲＤに移り、データメモリより演算などに用いる
データを取り込む。第４のマシンサイクルで、命令１は
実行ステージＥＸに移り、演算等の処理を行う。第５の
マシンサイクルで命令１はライトバックステージに移
り、実行の結果をデータメモリあるいはレジスタに書き
込む オペランドとしてメモリアドレスを直接指定する命令を
持ち命令長が可変のマイクロコンピュータでは、リード
ステージＲＤにおいて演算に用いるデータの読み出しを
行う。実行する命令が演算に用いるデータのリードを行
う命令であるので、リードステージＲＤの開始までに、
読出し対象データが格納されているデータメモリのアド
レスをアドレスポインタに格納しておく必要がある。し
たがって、デコードステージＤＥＣでは、命令フォーマ
ットを解析し、オペコードをデコードし、オペランドを
読出し対象データが格納されているアドレス値としてア
ドレスポインタへ転送する等の多くの処理を行う必要が
ある。このために、第１の従来例では、デコードステー
ジＤＥＣの処理が高速化の障害となる。
ジＩＦにおいて命令メモリより命令１を取り込む。第２
のマシンサイクルで、命令１はデコードステージＤＥＣ
に移り、デコードが行われるとともに、同マシンサイク
ルで取り込まれた命令１のオペランドを格納先へ転送す
る。第３のマシンサイクルで、命令１はリードデータス
テージＲＤに移り、データメモリより演算などに用いる
データを取り込む。第４のマシンサイクルで、命令１は
実行ステージＥＸに移り、演算等の処理を行う。第５の
マシンサイクルで命令１はライトバックステージに移
り、実行の結果をデータメモリあるいはレジスタに書き
込む オペランドとしてメモリアドレスを直接指定する命令を
持ち命令長が可変のマイクロコンピュータでは、リード
ステージＲＤにおいて演算に用いるデータの読み出しを
行う。実行する命令が演算に用いるデータのリードを行
う命令であるので、リードステージＲＤの開始までに、
読出し対象データが格納されているデータメモリのアド
レスをアドレスポインタに格納しておく必要がある。し
たがって、デコードステージＤＥＣでは、命令フォーマ
ットを解析し、オペコードをデコードし、オペランドを
読出し対象データが格納されているアドレス値としてア
ドレスポインタへ転送する等の多くの処理を行う必要が
ある。このために、第１の従来例では、デコードステー
ジＤＥＣの処理が高速化の障害となる。
【０００４】図８は、第２の従来例のパイプライン制御
の動作を示す図である。第１の従来例におけるデコード
ステージを、第１のデコードステージＤＥＣ１と、第２
のデコードステージＤＥＣ２とに分割し、計６段のパイ
プライン構成としてそれぞれのステージにおける処理の
負荷を減らすことにより高速化を実現する。第１のデコ
ードステージＤＥＣ１において命令フォーマットの解析
およびオペコードのデコードを行い、第２のデコードス
テージＤＥＣ２においてアドレスポインタへアドレス値
の転送を行うように処理を分割する場合と、第１のデコ
ードステージＤＥＣ１において命令フォーマットの解析
のみを行い、第２のデコードステージＤＥＣ２において
デコードおよびアドレスポインタへのアドレス値の転送
を行うように処理を分割する場合とがある。
の動作を示す図である。第１の従来例におけるデコード
ステージを、第１のデコードステージＤＥＣ１と、第２
のデコードステージＤＥＣ２とに分割し、計６段のパイ
プライン構成としてそれぞれのステージにおける処理の
負荷を減らすことにより高速化を実現する。第１のデコ
ードステージＤＥＣ１において命令フォーマットの解析
およびオペコードのデコードを行い、第２のデコードス
テージＤＥＣ２においてアドレスポインタへアドレス値
の転送を行うように処理を分割する場合と、第１のデコ
ードステージＤＥＣ１において命令フォーマットの解析
のみを行い、第２のデコードステージＤＥＣ２において
デコードおよびアドレスポインタへのアドレス値の転送
を行うように処理を分割する場合とがある。
【０００５】第２の従来例では、パイプラインのステー
ジ数を増やすことにより高速化を実現できるが、分岐が
発生したときには、パイプラインステージ数分の実行中
の命令を中断して無効化しなければならないという問題
が生じる。パイプラインステージ数が多ければ多いほど
分岐が発生したときの無駄が多くなり、第１の従来例で
は、分岐命令の終了から分岐先の命令の終了まで５マシ
ンサイクルであるが、第２の従来例では、分岐命令の終
了から分岐先の命令の終了までには、６マシンサイクル
を要することになる。
ジ数を増やすことにより高速化を実現できるが、分岐が
発生したときには、パイプラインステージ数分の実行中
の命令を中断して無効化しなければならないという問題
が生じる。パイプラインステージ数が多ければ多いほど
分岐が発生したときの無駄が多くなり、第１の従来例で
は、分岐命令の終了から分岐先の命令の終了まで５マシ
ンサイクルであるが、第２の従来例では、分岐命令の終
了から分岐先の命令の終了までには、６マシンサイクル
を要することになる。
【０００６】分岐発生時のオーバーヘッドを低減する第
３の従来例が、特開平０４−３３８８２４号公報に開示
されている。
３の従来例が、特開平０４−３３８８２４号公報に開示
されている。
【０００７】図９（ａ）は、第３の従来例のフェッチお
よびデコードを実行する部分のブロック図であり、
（ｂ）は、第３の従来例のパイプライン制御の動作を示
す図である。図９（ａ）で、命令メモリから取り込まれ
た命令コードは、命令バッファキュー９１に一旦蓄積さ
れた後に、第１のクロック信号Ｐ１によりラッチ９２に
取り込まれてプリデコーダ９３に入力され、命令フォー
マットの解析および演算に用いるデータ部の制御信号の
生成を行う。命令コードは、第１のクロック信号Ｐ１と
合わせて２相クロックを構成する第２のクロックＰ２で
ラッチ９４に取り込まれ、デコーダ９５でデコードされ
て信号演算の実行を行うＡＬＵやシフターなど演算回路
の制御信号を生成する。この構成により、図９（ｂ）に
示すように、演算部の制御信号のデコードに対し半サイ
クル先行させてプリデコードを行うので第１のデコード
ステージＤＥＣ１と第２のデコードステージＤＥＣ２と
を１．５マシンサイクルで処理するので、パイプライン
のステージ数は６であるにもかかわらず、命令の実行全
体を第２の従来例より少ない５マシンサイクルで完了す
ることができる。したがって、分岐が発生したときに
は、分岐命令の終了から分岐先の命令の終了まで５マシ
ンサイクルに短縮することができる。
よびデコードを実行する部分のブロック図であり、
（ｂ）は、第３の従来例のパイプライン制御の動作を示
す図である。図９（ａ）で、命令メモリから取り込まれ
た命令コードは、命令バッファキュー９１に一旦蓄積さ
れた後に、第１のクロック信号Ｐ１によりラッチ９２に
取り込まれてプリデコーダ９３に入力され、命令フォー
マットの解析および演算に用いるデータ部の制御信号の
生成を行う。命令コードは、第１のクロック信号Ｐ１と
合わせて２相クロックを構成する第２のクロックＰ２で
ラッチ９４に取り込まれ、デコーダ９５でデコードされ
て信号演算の実行を行うＡＬＵやシフターなど演算回路
の制御信号を生成する。この構成により、図９（ｂ）に
示すように、演算部の制御信号のデコードに対し半サイ
クル先行させてプリデコードを行うので第１のデコード
ステージＤＥＣ１と第２のデコードステージＤＥＣ２と
を１．５マシンサイクルで処理するので、パイプライン
のステージ数は６であるにもかかわらず、命令の実行全
体を第２の従来例より少ない５マシンサイクルで完了す
ることができる。したがって、分岐が発生したときに
は、分岐命令の終了から分岐先の命令の終了まで５マシ
ンサイクルに短縮することができる。
【０００８】しかしながら、第３の従来例では、ＤＥＣ
１とＤＥＣ２のデコードステージ全体を１．５マシンサ
イクルで処理するので、マシンサイクルを構成するクロ
ック信号の周波数は、デコードステージに１マシンサイ
クルしか割り当てていない第１の従来例よりは高速にで
きるものの、２マシンサイクルを割り当てている第２の
従来例ほど高速にすることはできないため、分岐発生が
なくパイプラインが順調に動作しているときの性能は、
第２の従来例に及ばない。また、第３の従来例では２相
クロックを使用するので、製造時のＭＯＳトランジスタ
などの構成素子のばらつきにより生じるクロック信号の
位相のずれや、デューティー比のずれにより動作マージ
ンが制限されやすい。
１とＤＥＣ２のデコードステージ全体を１．５マシンサ
イクルで処理するので、マシンサイクルを構成するクロ
ック信号の周波数は、デコードステージに１マシンサイ
クルしか割り当てていない第１の従来例よりは高速にで
きるものの、２マシンサイクルを割り当てている第２の
従来例ほど高速にすることはできないため、分岐発生が
なくパイプラインが順調に動作しているときの性能は、
第２の従来例に及ばない。また、第３の従来例では２相
クロックを使用するので、製造時のＭＯＳトランジスタ
などの構成素子のばらつきにより生じるクロック信号の
位相のずれや、デューティー比のずれにより動作マージ
ンが制限されやすい。
【０００９】別の分岐発生時のオーバーヘッドを低減す
る技術として、分岐予測機構を装備するマイクロコンピ
ュータが情報処理用途などで使用されているが、分岐予
測機構は回路規模が大きく、また、予測が外れた場合の
オーバーヘッドが改善されないため、比較的小規模で且
つリアルタイム性が要求される制御機器向けのマイクロ
コンピュータなどには向いていない。
る技術として、分岐予測機構を装備するマイクロコンピ
ュータが情報処理用途などで使用されているが、分岐予
測機構は回路規模が大きく、また、予測が外れた場合の
オーバーヘッドが改善されないため、比較的小規模で且
つリアルタイム性が要求される制御機器向けのマイクロ
コンピュータなどには向いていない。
【００１０】
【発明が解決しようとする課題】以上に説明したよう
に、第１の従来例は、分岐発生時のオーバーヘッドが小
さくてすむものの、デコードステージが障害となって高
速化できない。第２の従来例は、高速化には適している
ものの、分岐発生時のオーバーヘッドが大きい。第３の
従来例は、分岐発生時のオーバーヘッドについては第２
の従来例と同等に小さくできるが、動作速度については
第１の従来例と第２の従来例との間の動作速度にとどま
る。
に、第１の従来例は、分岐発生時のオーバーヘッドが小
さくてすむものの、デコードステージが障害となって高
速化できない。第２の従来例は、高速化には適している
ものの、分岐発生時のオーバーヘッドが大きい。第３の
従来例は、分岐発生時のオーバーヘッドについては第２
の従来例と同等に小さくできるが、動作速度については
第１の従来例と第２の従来例との間の動作速度にとどま
る。
【００１１】本発明の目的は、動作速度において第２の
従来例と同等であり、且つ条件分岐発生時のオーバーヘ
ッドにおいて第１の従来例および第３の従来例と同等に
低減したマイクロコンピュータを提供することにある。
従来例と同等であり、且つ条件分岐発生時のオーバーヘ
ッドにおいて第１の従来例および第３の従来例と同等に
低減したマイクロコンピュータを提供することにある。
【００１２】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、オペコードまたはオペランドを含む本体コー
ド部と該本体コード部の格納先の経路を指定する経路指
定コード部とからなる命令コードの前記本体コード部と
次の命令コードの経路指定コード部とを一組の組合せコ
ードとして保持する命令メモリと、オペコードをデコー
ドするオペコードデコーダと、分岐検出信号と前記組合
せコードの経路指定コード部を入力し、前記分岐発生検
出信号がアクティブレベルでないときには前記経路指定
コード部をデコードして次の前記組合せコードの本体コ
ード部の格納先を指定し、前記分岐検出信号がアクティ
ブレベルのときには分岐先の組合せコードの本体コード
部の格納先を前記オペコードデコーダに限定する経路コ
ードデコーダとを有している。
ュータは、オペコードまたはオペランドを含む本体コー
ド部と該本体コード部の格納先の経路を指定する経路指
定コード部とからなる命令コードの前記本体コード部と
次の命令コードの経路指定コード部とを一組の組合せコ
ードとして保持する命令メモリと、オペコードをデコー
ドするオペコードデコーダと、分岐検出信号と前記組合
せコードの経路指定コード部を入力し、前記分岐発生検
出信号がアクティブレベルでないときには前記経路指定
コード部をデコードして次の前記組合せコードの本体コ
ード部の格納先を指定し、前記分岐検出信号がアクティ
ブレベルのときには分岐先の組合せコードの本体コード
部の格納先を前記オペコードデコーダに限定する経路コ
ードデコーダとを有している。
【００１３】または、本発明のマイクロコンピュータ
は、オペコードまたはオペランドを含む本体コード部と
該本体コード部の格納先の経路を指定する経路指定コー
ド部とからなる命令コードの前記本体コード部と次の命
令コードの経路指定コード部とを一組の組合せコードと
して格納した命令メモリと、前記命令メモリから前記組
合せコードの経路指定コード部を読み込みデコードし結
果に基づいて次の組合せコードの本体コード部の格納先
を選択し前記命令メモリから前記格納先への経路を制御
する経路コードデコーダと、前記経路指定コード部で格
納先に指定されているときには前記経路コードデコーダ
の制御の下に前記命令メモリから前記次の組合せコード
の本体コード部を読み込みオペコードをデコードするオ
ペコードデコーダと、前記オペコードデコーダのデコー
ド結果に基づき演算を実行するとともに条件分岐命令の
分岐が成立したときに分岐検出信号をアクティブとする
演算回路とを有し、前記経路コードデコーダが前記分岐
検出信号がアクティブとなったことを検出したときには
分岐先の組合せコードの本体コード部の格納先を前記オ
ペコードデコーダに限定する構成とする。
は、オペコードまたはオペランドを含む本体コード部と
該本体コード部の格納先の経路を指定する経路指定コー
ド部とからなる命令コードの前記本体コード部と次の命
令コードの経路指定コード部とを一組の組合せコードと
して格納した命令メモリと、前記命令メモリから前記組
合せコードの経路指定コード部を読み込みデコードし結
果に基づいて次の組合せコードの本体コード部の格納先
を選択し前記命令メモリから前記格納先への経路を制御
する経路コードデコーダと、前記経路指定コード部で格
納先に指定されているときには前記経路コードデコーダ
の制御の下に前記命令メモリから前記次の組合せコード
の本体コード部を読み込みオペコードをデコードするオ
ペコードデコーダと、前記オペコードデコーダのデコー
ド結果に基づき演算を実行するとともに条件分岐命令の
分岐が成立したときに分岐検出信号をアクティブとする
演算回路とを有し、前記経路コードデコーダが前記分岐
検出信号がアクティブとなったことを検出したときには
分岐先の組合せコードの本体コード部の格納先を前記オ
ペコードデコーダに限定する構成とする。
【００１４】前記経路コードデコーダが、第１のマシン
サイクルで命令メモリから組合せコードの経路指定コー
ド部を読み込み第２のマシンサイクルで前記経路指定コ
ード部をデコードし結果に基づき次の組合せコードの本
体コード部の格納先を選択して前記命令メモリから前記
格納先までの経路を制御し、前記オペコードデコーダ
が、前記経路指定コード部に格納先として指定されてい
るときには前記第２のマシンサイクルで前記第１の命令
デコーダの制御の基に前記次の組合せコードの本体コー
ド部を読み込み第３のマシンサイクルでオペコードをデ
コードし結果に基づいて以降のマシンサイクルで演算の
実行を制御するように構成してもよい。
サイクルで命令メモリから組合せコードの経路指定コー
ド部を読み込み第２のマシンサイクルで前記経路指定コ
ード部をデコードし結果に基づき次の組合せコードの本
体コード部の格納先を選択して前記命令メモリから前記
格納先までの経路を制御し、前記オペコードデコーダ
が、前記経路指定コード部に格納先として指定されてい
るときには前記第２のマシンサイクルで前記第１の命令
デコーダの制御の基に前記次の組合せコードの本体コー
ド部を読み込み第３のマシンサイクルでオペコードをデ
コードし結果に基づいて以降のマシンサイクルで演算の
実行を制御するように構成してもよい。
【００１５】
【発明の実施の形態】一般にマイクロコンピュータにお
いては、命令メモリには命令コードが格納され、命令メ
モリより読み出された命令がマイクロコンピュータ内で
実行される。命令メモリに格納された命令コードは、オ
ペコード部とオペランド部に分類できる。オペコード部
は、演算回路などによる処理内容の指定を行う部分であ
り、オペランド部は、演算のデータとして使用される直
値データ、演算の対象となるデータの格納先、分岐命令
における分岐先のアドレスなどを示す部分である。これ
らのデータは、格納先のハードウェアが異なり、命令が
フェッチされるとオペコード部は命令デコーダに格納さ
れ、オペランド部は命令の内容に基づいて、演算対象の
データであればテンポラリレジスタへ、演算対象のデー
タの格納先アドレスであればアドレスポインタへ格納さ
れる。
いては、命令メモリには命令コードが格納され、命令メ
モリより読み出された命令がマイクロコンピュータ内で
実行される。命令メモリに格納された命令コードは、オ
ペコード部とオペランド部に分類できる。オペコード部
は、演算回路などによる処理内容の指定を行う部分であ
り、オペランド部は、演算のデータとして使用される直
値データ、演算の対象となるデータの格納先、分岐命令
における分岐先のアドレスなどを示す部分である。これ
らのデータは、格納先のハードウェアが異なり、命令が
フェッチされるとオペコード部は命令デコーダに格納さ
れ、オペランド部は命令の内容に基づいて、演算対象の
データであればテンポラリレジスタへ、演算対象のデー
タの格納先アドレスであればアドレスポインタへ格納さ
れる。
【００１６】本発明のマイクロコンピュータにおいて
は、命令コードをオペコードまたはオペランドを含む本
体コード部とこの本体コード部の格納先の経路を指定す
る経路指定コード部とに分割し、本体コードと命令コー
ドとの組合せ方を変更して、本体コード部と、次の命令
コードの経路指定コード部とを一組とした組合せコード
として命令メモリに保持する。また、本発明のマイクロ
コンピュータは、経路指定コードをデコードする経路コ
ードデコーダと、オペコードをデコードするオペコード
デコーダとの二つのデコーダを有しており、経路コード
デコーダは、分岐検出信号と組合せコードの経路指定コ
ード部とを入力する。分岐発生検出信号がアクティブレ
ベルでないときには、経路コードデコーダは、経路指定
コード部をデコードし、デコード結果に基づいて次の組
合せコードの本体コード部の格納先を指定する。分岐検
出信号がアクティブレベルのときには、経路コードデコ
ーダは、分岐先の組合せコードの本体コード部の格納先
を無条件にオペコードデコーダとする。
は、命令コードをオペコードまたはオペランドを含む本
体コード部とこの本体コード部の格納先の経路を指定す
る経路指定コード部とに分割し、本体コードと命令コー
ドとの組合せ方を変更して、本体コード部と、次の命令
コードの経路指定コード部とを一組とした組合せコード
として命令メモリに保持する。また、本発明のマイクロ
コンピュータは、経路指定コードをデコードする経路コ
ードデコーダと、オペコードをデコードするオペコード
デコーダとの二つのデコーダを有しており、経路コード
デコーダは、分岐検出信号と組合せコードの経路指定コ
ード部とを入力する。分岐発生検出信号がアクティブレ
ベルでないときには、経路コードデコーダは、経路指定
コード部をデコードし、デコード結果に基づいて次の組
合せコードの本体コード部の格納先を指定する。分岐検
出信号がアクティブレベルのときには、経路コードデコ
ーダは、分岐先の組合せコードの本体コード部の格納先
を無条件にオペコードデコーダとする。
【００１７】以下、本発明について図面を参照して詳細
に説明する。図１は、本発明のマイクロコンピュータ１
１の一実施の形態のブロック図である。
に説明する。図１は、本発明のマイクロコンピュータ１
１の一実施の形態のブロック図である。
【００１８】命令メモリ１２は、命令コードを、オペコ
ードまたはオペランドを含み本体をなす本体コード部
と、本体コード部の格納先を示す経路指定コード部とに
分割し、経路指定コード部を、命令メモリ１２の読み出
し単位において、対応するデータ部より１つ前に読み出
されるアドレスに配置して組合せコードを形成する。
ードまたはオペランドを含み本体をなす本体コード部
と、本体コード部の格納先を示す経路指定コード部とに
分割し、経路指定コード部を、命令メモリ１２の読み出
し単位において、対応するデータ部より１つ前に読み出
されるアドレスに配置して組合せコードを形成する。
【００１９】図２に、命令コードと組合せコードの構成
を示す。図２（ａ）は、従来のマイクロコンピュータに
おける命令コード３１の構成を示す図であり、経路指定
コード部Ａｎ（ｎ＝１，２，３・・・）は、本体コード
部Ｂｎの格納先を示す。従来のマイクロコンピュータの
命令コードでは、経路指定コード部に相当するコードは
実際には本体コード部であるオペコード部の中に含まれ
おり、図２（ａ）は説明の都合上分離して図示したもの
であるが、経路指定コード部Ａｎと本体コード部Ｂｎと
が結合して命令ｎの命令コード３１を形成している。こ
れに対して、図２（ｂ）は、本発明のマイクロコンピュ
ータ１１における命令メモリ１２内の経路指定コード部
と本体コード部との配置を示す図であり、経路指定コー
ド部Ａ（ｎ＋１）と本体コード部Ｂｎとを組み合わせて
命令ｎの組合せコード３２として格納する。命令メモリ
１２からの読み出しに際しては、Ａ２とＢ１、Ａ３とＢ
２のように、経路指定コード部が本体コード部に１アド
レス（または１組合せコード分）先行する形で読み出し
が行われる。
を示す。図２（ａ）は、従来のマイクロコンピュータに
おける命令コード３１の構成を示す図であり、経路指定
コード部Ａｎ（ｎ＝１，２，３・・・）は、本体コード
部Ｂｎの格納先を示す。従来のマイクロコンピュータの
命令コードでは、経路指定コード部に相当するコードは
実際には本体コード部であるオペコード部の中に含まれ
おり、図２（ａ）は説明の都合上分離して図示したもの
であるが、経路指定コード部Ａｎと本体コード部Ｂｎと
が結合して命令ｎの命令コード３１を形成している。こ
れに対して、図２（ｂ）は、本発明のマイクロコンピュ
ータ１１における命令メモリ１２内の経路指定コード部
と本体コード部との配置を示す図であり、経路指定コー
ド部Ａ（ｎ＋１）と本体コード部Ｂｎとを組み合わせて
命令ｎの組合せコード３２として格納する。命令メモリ
１２からの読み出しに際しては、Ａ２とＢ１、Ａ３とＢ
２のように、経路指定コード部が本体コード部に１アド
レス（または１組合せコード分）先行する形で読み出し
が行われる。
【００２０】経路コードデコーダ１３は、命令メモリ１
２から組合せコード単位で読み出される毎に組合せコー
ドの経路指定コード部を取り込みデコードを行い、デコ
ードの結果にしたがって本体コード部が経由するバスの
制御信号ＳＥＬ０〜ＳＥＬ４を生成する。制御信号ＳＥ
Ｌ０〜ＳＥＬ４は、クロック信号に同期して少なくとも
一つの格納先への経路が選択されるように構成されてお
り、経路指定コード部が読み出された次のマシンサイク
ルにおいて、経路指定コード部において指定された格納
先に格納されるよう制御を行う。
２から組合せコード単位で読み出される毎に組合せコー
ドの経路指定コード部を取り込みデコードを行い、デコ
ードの結果にしたがって本体コード部が経由するバスの
制御信号ＳＥＬ０〜ＳＥＬ４を生成する。制御信号ＳＥ
Ｌ０〜ＳＥＬ４は、クロック信号に同期して少なくとも
一つの格納先への経路が選択されるように構成されてお
り、経路指定コード部が読み出された次のマシンサイク
ルにおいて、経路指定コード部において指定された格納
先に格納されるよう制御を行う。
【００２１】オペコードデコーダ１４は、経路指定コー
ド部で次アドレスに格納された組合せコードの本体コー
ド部の格納先に指定されているときには、経路コードデ
コーダ１３の制御の下に命令メモリ１２から次アドレス
の本体コード部を読み込み、オペコードをデコードし
て、デコード結果に基づいて演算回路２１等の制御を行
う。
ド部で次アドレスに格納された組合せコードの本体コー
ド部の格納先に指定されているときには、経路コードデ
コーダ１３の制御の下に命令メモリ１２から次アドレス
の本体コード部を読み込み、オペコードをデコードし
て、デコード結果に基づいて演算回路２１等の制御を行
う。
【００２２】命令メモリ１２より読み出された本体コー
ド部がオペランドであったときには、オペランドは、前
のアドレスの経路指定コードで指定された格納先に基づ
いて経路コードデコーダ１３の制御の下に、データメモ
リ１５のアドレスを指し示すアドレスポインタ１６、レ
ジスタファイル１７のレジスタ名を指し示すレジスタポ
インタ１８、演算対象のデータを一時的に格納するテン
ポラリレジスタＡ１９およびテンポラリレジスタＢ２０
などに転送される。
ド部がオペランドであったときには、オペランドは、前
のアドレスの経路指定コードで指定された格納先に基づ
いて経路コードデコーダ１３の制御の下に、データメモ
リ１５のアドレスを指し示すアドレスポインタ１６、レ
ジスタファイル１７のレジスタ名を指し示すレジスタポ
インタ１８、演算対象のデータを一時的に格納するテン
ポラリレジスタＡ１９およびテンポラリレジスタＢ２０
などに転送される。
【００２３】演算回路２１は、テンポラリレジスタＡ１
９およびテンポラリレジスタＢ２０に格納されたデータ
を用い、オペコードデコーダ１４のデコード結果に基づ
いて演算制御信号ＣＯＮＴを受けて加算等の演算を行い
オペランドで指定されたレジスタあるいはデータメモリ
のアドレスに結果の書き込みを行う。条件分岐命令で分
岐が成立したことを演算回路２１が検出したときには、
分岐検出信号ＢＲＡをアクティブにして経路コードデコ
ーダ１３に分岐発生を通知する。
９およびテンポラリレジスタＢ２０に格納されたデータ
を用い、オペコードデコーダ１４のデコード結果に基づ
いて演算制御信号ＣＯＮＴを受けて加算等の演算を行い
オペランドで指定されたレジスタあるいはデータメモリ
のアドレスに結果の書き込みを行う。条件分岐命令で分
岐が成立したことを演算回路２１が検出したときには、
分岐検出信号ＢＲＡをアクティブにして経路コードデコ
ーダ１３に分岐発生を通知する。
【００２４】本発明では、経路指定コード部が対応する
本体コード部より先に読み出されるので、オペコードま
たはオペランドを含む本体コード部の読み出し時には本
体コード部の格納先が判明しているため、命令メモリか
ら読み出された本体コード部を直接格納先に格納するこ
とが可能になる。
本体コード部より先に読み出されるので、オペコードま
たはオペランドを含む本体コード部の読み出し時には本
体コード部の格納先が判明しているため、命令メモリか
ら読み出された本体コード部を直接格納先に格納するこ
とが可能になる。
【００２５】経路コードデコーダ１３は、条件分岐の成
立を検出して分岐発生を通知する分岐検出信号ＢＲＡが
アクティブではない通常の動作状態では、命令メモリ１
２より読み出された経路指定コード部のデータをデコー
ドして次のアドレスの本体コード部の格納先の指定を行
うが、条件分岐命令で条件分岐が成立して分岐検出信号
ＢＲＡがアクティブとなったときには、次のマシンサイ
クルにおいて、命令メモリ１２のアドレスを指し示すプ
ログラムカウンタ２２に分岐先のアドレス値を設定する
とともに、次にフェッチする分岐先の組合せコードの本
体コード部の格納先がオペコードデコーダ１４に限定さ
れるように経路の制御を行う。
立を検出して分岐発生を通知する分岐検出信号ＢＲＡが
アクティブではない通常の動作状態では、命令メモリ１
２より読み出された経路指定コード部のデータをデコー
ドして次のアドレスの本体コード部の格納先の指定を行
うが、条件分岐命令で条件分岐が成立して分岐検出信号
ＢＲＡがアクティブとなったときには、次のマシンサイ
クルにおいて、命令メモリ１２のアドレスを指し示すプ
ログラムカウンタ２２に分岐先のアドレス値を設定する
とともに、次にフェッチする分岐先の組合せコードの本
体コード部の格納先がオペコードデコーダ１４に限定さ
れるように経路の制御を行う。
【００２６】次に、本発明のマイクロコンピュータのパ
イプライン制御動作について詳細に説明する。図３は、
パイプライン制御の動作を示す図である。命令１として
は、１ワード目にオペコード、２ワード目にデータメモ
リのアドレスをオペランドとして持つ加算命令を例とし
ている。
イプライン制御動作について詳細に説明する。図３は、
パイプライン制御の動作を示す図である。命令１として
は、１ワード目にオペコード、２ワード目にデータメモ
リのアドレスをオペランドとして持つ加算命令を例とし
ている。
【００２７】第１マシンサイクルにおいて、直前の命令
の組合せコードの本体コード部（図示せず）とともに加
算命令の最初の転送先指定分である経路指定コードＡ１
を命令メモリ１２から読み出し、経路コードデコーダ１
３に格納する。経路コードデコーダ１３は、読み出した
経路指定コード部をデコードし、次のマシンサイクルの
本体コード部の転送先の制御を行なう。
の組合せコードの本体コード部（図示せず）とともに加
算命令の最初の転送先指定分である経路指定コードＡ１
を命令メモリ１２から読み出し、経路コードデコーダ１
３に格納する。経路コードデコーダ１３は、読み出した
経路指定コード部をデコードし、次のマシンサイクルの
本体コード部の転送先の制御を行なう。
【００２８】第２マシンサイクルでは、経路コードデコ
ーダ１３にはオペコードを示す経路指定コードＡ１のデ
ータが既に格納されており、経路コードデコーダ１３は
制御信号ＳＥＬ０をアクティブとするので、次の組合せ
コードの本体コード部Ｂ１はオペコードデコーダ１４に
格納される。本体コード部Ｂ１と同時に命令メモリ１２
から読み出された経路指定コードＡ２は、経路コードデ
コーダ１３に格納され、命令メモリ１２からの次の組合
せコードの読み出しに備える。
ーダ１３にはオペコードを示す経路指定コードＡ１のデ
ータが既に格納されており、経路コードデコーダ１３は
制御信号ＳＥＬ０をアクティブとするので、次の組合せ
コードの本体コード部Ｂ１はオペコードデコーダ１４に
格納される。本体コード部Ｂ１と同時に命令メモリ１２
から読み出された経路指定コードＡ２は、経路コードデ
コーダ１３に格納され、命令メモリ１２からの次の組合
せコードの読み出しに備える。
【００２９】第３マシンサイクルでは、オペデコーダ１
４に格納された命令コードＢ１は、デコードされ加算命
令であるとの判断がなされる。同時に、オペランドであ
る本体コード部Ｂ２は経路指定コードＡ２の指定にした
がって制御信号ＳＥＬ１がアクティブとなりアドレスポ
インタ１６へ格納される。
４に格納された命令コードＢ１は、デコードされ加算命
令であるとの判断がなされる。同時に、オペランドであ
る本体コード部Ｂ２は経路指定コードＡ２の指定にした
がって制御信号ＳＥＬ１がアクティブとなりアドレスポ
インタ１６へ格納される。
【００３０】第４マシンサイクルでは、アドレスポイン
タ１６で指定されるデータメモリのアドレスからデータ
を読み出し、テンポラリレジスタＡ１９へ格納する。
タ１６で指定されるデータメモリのアドレスからデータ
を読み出し、テンポラリレジスタＡ１９へ格納する。
【００３１】第５マシンサイクルでは、本体コード部Ｂ
１にオペコードで指示された加算演算をオペデコーダ１
４の制御の下に演算回路２１にて実行する。第６マシン
サイクルでは、演算結果をレジスタポインタ１８で示さ
れるレジスタに格納し命令の実行を終了する。
１にオペコードで指示された加算演算をオペデコーダ１
４の制御の下に演算回路２１にて実行する。第６マシン
サイクルでは、演算結果をレジスタポインタ１８で示さ
れるレジスタに格納し命令の実行を終了する。
【００３２】図３のパイプラインでは、経路指定コード
部Ａ２がオペランドである本体データ部Ｂ２に先行して
取り込まれるで、命令フォーマットの解析を先行して行
うため、次のマシンサイクルでオペコードである本体コ
ードＢ１のデコードと同時にオペランドである本体コー
ドＢ２のアドレスポインタへの転送を行うことができ
る。これにより、命令フォーマットの解析、オペコード
のデコードおよびオペランドの転送のための時間とし
て、従来例２のようにデコードステージを分割して２ス
テージとしたものと同等の時間を確保できるので、従来
例２と同等の高速なクロックで動作させることが可能と
なる。
部Ａ２がオペランドである本体データ部Ｂ２に先行して
取り込まれるで、命令フォーマットの解析を先行して行
うため、次のマシンサイクルでオペコードである本体コ
ードＢ１のデコードと同時にオペランドである本体コー
ドＢ２のアドレスポインタへの転送を行うことができ
る。これにより、命令フォーマットの解析、オペコード
のデコードおよびオペランドの転送のための時間とし
て、従来例２のようにデコードステージを分割して２ス
テージとしたものと同等の時間を確保できるので、従来
例２と同等の高速なクロックで動作させることが可能と
なる。
【００３３】図４は、経路コードデコーダ１３を含む回
路図である。図４では、オペランドの格納先として、ア
ドレスポインタ１６，レジスタポインタ１８、テンポラ
リレジスタＡ１９およびオペコードデコーダ１４の４個
のハードウェアとし、２ビットの経路指定コードで指定
する構成例である。
路図である。図４では、オペランドの格納先として、ア
ドレスポインタ１６，レジスタポインタ１８、テンポラ
リレジスタＡ１９およびオペコードデコーダ１４の４個
のハードウェアとし、２ビットの経路指定コードで指定
する構成例である。
【００３４】分岐検出信号ＢＲＡがアクティブでないと
きには、経路コードデコーダ１３は、命令メモリ１２よ
り読み出した経路指定コード部をクロックに同期してラ
ッチし、クロック信号のハイレベル期間にアクティブと
なる経路制御信号ＳＥＬ０〜３を発生し、次のアドレス
の本体コード部の格納先としてアドレスポインタ１６，
レジスタポインタ１８、テンポラリレジスタＡ１９およ
びオペコードデコーダ１４のうちの一つを選択する。
きには、経路コードデコーダ１３は、命令メモリ１２よ
り読み出した経路指定コード部をクロックに同期してラ
ッチし、クロック信号のハイレベル期間にアクティブと
なる経路制御信号ＳＥＬ０〜３を発生し、次のアドレス
の本体コード部の格納先としてアドレスポインタ１６，
レジスタポインタ１８、テンポラリレジスタＡ１９およ
びオペコードデコーダ１４のうちの一つを選択する。
【００３５】分岐発生検出時は、分岐検出信号ＢＲＡが
アクティブとなるので、ラッチには（０，０）が入力さ
れ、クロック信号がハイレベルになると制御信号ＳＥＬ
０がアクティブとなるので、次の本体コード部すなわち
分岐先のアドレスの本体コード部は、オペコードデコー
ダ１４に格納される。
アクティブとなるので、ラッチには（０，０）が入力さ
れ、クロック信号がハイレベルになると制御信号ＳＥＬ
０がアクティブとなるので、次の本体コード部すなわち
分岐先のアドレスの本体コード部は、オペコードデコー
ダ１４に格納される。
【００３６】図４では、説明の簡単化のために格納経路
指定コードをＡ５−１，Ａ５−２の２ビットとして格納
先を４個のうちのひとつとしたが、勿論これに限られる
ものではなく、より多くのビット数を用いることによ
り、より多数のハードウェアから格納先を選択すること
が可能であることは明らかであり、また、複数の演算回
路を有する場合などでは、格納先を複数にすることも可
能である。
指定コードをＡ５−１，Ａ５−２の２ビットとして格納
先を４個のうちのひとつとしたが、勿論これに限られる
ものではなく、より多くのビット数を用いることによ
り、より多数のハードウェアから格納先を選択すること
が可能であることは明らかであり、また、複数の演算回
路を有する場合などでは、格納先を複数にすることも可
能である。
【００３７】次に、分岐発生が検出されたときのパイプ
ライン制御の動作について説明する。
ライン制御の動作について説明する。
【００３８】図５は、命令メモリ１２内の分岐発生アド
レスと分岐先アドレスを模式的に示した図である。図の
ように、アドレス（２）に格納されていた条件分岐命令
である本体コード部Ｂ２を実行したところ、分岐条件が
成立してアドレス（ｎ）へ分岐するものとして、以下に
パイプラインの動作を説明する。
レスと分岐先アドレスを模式的に示した図である。図の
ように、アドレス（２）に格納されていた条件分岐命令
である本体コード部Ｂ２を実行したところ、分岐条件が
成立してアドレス（ｎ）へ分岐するものとして、以下に
パイプラインの動作を説明する。
【００３９】図６は、分岐発生時のパイプライン制御の
動作を示す図であり、図中で６１は分岐命令を示す。
動作を示す図であり、図中で６１は分岐命令を示す。
【００４０】第１マシンサイクルから第３マシンサイク
ルまでの動作は、分岐発生の有無にかかわらず同一であ
り、図３において説明したとおりであるが、第４マシン
サイクルでは、分岐先アドレスがレジスタに格納されて
いた場合には、指定されたレジスタより読み出しを行
い、分岐が発生した場合に備える。
ルまでの動作は、分岐発生の有無にかかわらず同一であ
り、図３において説明したとおりであるが、第４マシン
サイクルでは、分岐先アドレスがレジスタに格納されて
いた場合には、指定されたレジスタより読み出しを行
い、分岐が発生した場合に備える。
【００４１】第５マシンサイクルにおいて、直前までに
行った演算の結果により分岐を発生させるか否かの判定
を行い、分岐条件が成立した場合には、次のサイクルに
おいて分岐検出信号を発生させる。
行った演算の結果により分岐を発生させるか否かの判定
を行い、分岐条件が成立した場合には、次のサイクルに
おいて分岐検出信号を発生させる。
【００４２】第６マシンサイクルでは、分岐検出信号Ｂ
ＲＡがアクティブとなったことを受け、経路コードデコ
ーダ１３は、予め用意しておいた分岐先アドレスをプロ
グラムカウンタ２２に設定するとともに、分岐命令に続
く命令については実行する必要が無くなるため、マイク
ロコンピュータは、パイプライン動作にて途中まで行わ
れていた実行を中断して無効化する。図中で６２は無効
にする処理結果を示す。
ＲＡがアクティブとなったことを受け、経路コードデコ
ーダ１３は、予め用意しておいた分岐先アドレスをプロ
グラムカウンタ２２に設定するとともに、分岐命令に続
く命令については実行する必要が無くなるため、マイク
ロコンピュータは、パイプライン動作にて途中まで行わ
れていた実行を中断して無効化する。図中で６２は無効
にする処理結果を示す。
【００４３】これらの動作と並行して、経路コードデコ
ーダ１３は、次の第７マシンサイクルでフェッチする本
体コード部の格納先をオペコードデコーダ１４に限定す
るよう制御を行う。これにより分岐先の本体コード部Ｂ
ｎに対応する経路指定コード部Ａｎを読み出す必要が無
くなり、分岐発生時のオーバーヘッドを１マシンサイク
ル分削減することが可能となる。したがって、分岐後の
命令実行結果は、第１１マシンサイクルに得られるの
で、分岐命令の実行結果が判明した第６マシンサイクル
から５マシンサイクル後となり、これは５段のパイプラ
イン構成である第１の従来例および第３の従来例と同等
である。
ーダ１３は、次の第７マシンサイクルでフェッチする本
体コード部の格納先をオペコードデコーダ１４に限定す
るよう制御を行う。これにより分岐先の本体コード部Ｂ
ｎに対応する経路指定コード部Ａｎを読み出す必要が無
くなり、分岐発生時のオーバーヘッドを１マシンサイク
ル分削減することが可能となる。したがって、分岐後の
命令実行結果は、第１１マシンサイクルに得られるの
で、分岐命令の実行結果が判明した第６マシンサイクル
から５マシンサイクル後となり、これは５段のパイプラ
イン構成である第１の従来例および第３の従来例と同等
である。
【００４４】このように、本発明では、実質的なパイプ
ライン段数が６段であるにもかかわらず、分岐を検出し
たときにはには、次のマシンサイクルでのフェッチデー
タをオペコードデコーダ１４に送ってオペコードとして
認識させることにより、分岐発生時のオーバーヘッドを
５段パイプライン相当に削減することができるので、６
段パイプライン相当の高速化と５段パイプライン相当の
分岐発生時のオーバーヘッド削減を両立できる。
ライン段数が６段であるにもかかわらず、分岐を検出し
たときにはには、次のマシンサイクルでのフェッチデー
タをオペコードデコーダ１４に送ってオペコードとして
認識させることにより、分岐発生時のオーバーヘッドを
５段パイプライン相当に削減することができるので、６
段パイプライン相当の高速化と５段パイプライン相当の
分岐発生時のオーバーヘッド削減を両立できる。
【００４５】以上の本発明の説明において、経路指定コ
ード部でアドレスポインタ、レジスタポインタなどから
１個を格納先として指定しているが、マイクロコンピュ
ータの命令形式に応じて、経路指定コード部に読出し先
指定および格納先指定を持たせるようにしてもよい。ま
た、データメモリのメモリ空間が広い場合には、アドレ
スポインタを上位アドレスと下位アドレスに分割し、そ
れぞれに格納先を指定するようにしてもよい。また、レ
ジスタ名を示すオペランドのデータ幅はデータメモリの
アドレスを示すオペランドのデータ幅と比べ小さいの
で、レジスタポインタをオペランドとするときのみオペ
コードに含むようしてコード効率を改善することも可能
である。また、本発明は、デジタルシグナルプロセッサ
（ＤＳＰ）等の信号処理専用のマイクロコンピュータに
対しても適用できることは明らかである。
ード部でアドレスポインタ、レジスタポインタなどから
１個を格納先として指定しているが、マイクロコンピュ
ータの命令形式に応じて、経路指定コード部に読出し先
指定および格納先指定を持たせるようにしてもよい。ま
た、データメモリのメモリ空間が広い場合には、アドレ
スポインタを上位アドレスと下位アドレスに分割し、そ
れぞれに格納先を指定するようにしてもよい。また、レ
ジスタ名を示すオペランドのデータ幅はデータメモリの
アドレスを示すオペランドのデータ幅と比べ小さいの
で、レジスタポインタをオペランドとするときのみオペ
コードに含むようしてコード効率を改善することも可能
である。また、本発明は、デジタルシグナルプロセッサ
（ＤＳＰ）等の信号処理専用のマイクロコンピュータに
対しても適用できることは明らかである。
【００４６】
【発明の効果】以上説明したように、本発明では、命令
コードを本体コード部と経路指定コード部に分割し、経
路指定コード部が対応する命令コードの本体コード部に
先行して読み出されるように組合せを変えて命令メモリ
に格納するとともに、経路コードデコーダとオペコード
デコーダの二つのデコーダを備えることにより、命令フ
ォーマットの解析、オペコードのデコードおよびオペラ
ンドの転送のための時間として、従来例２のようにデコ
ードステージを分割して２ステージとしたものと同等の
時間を確保できるので、従来例２と同等の高速なクロッ
クで動作させて、各ステージの実行を高速化できるとい
う第１の効果が得られる。加えて、分岐発生検出時には
経路コードデコーダが分岐先の本体コード部の格納先を
オペコードデコーダに限定するように制御することによ
り、分岐発生時には、分岐先の経路指定コードのフェッ
チステージの実行を実質的に省略するので、分岐発生時
に無効化するステージの発生によるオーバーヘッドをパ
イプラインステージ数の少ない第１の従来例と同等に低
減することができるという第２の効果が得られる。
コードを本体コード部と経路指定コード部に分割し、経
路指定コード部が対応する命令コードの本体コード部に
先行して読み出されるように組合せを変えて命令メモリ
に格納するとともに、経路コードデコーダとオペコード
デコーダの二つのデコーダを備えることにより、命令フ
ォーマットの解析、オペコードのデコードおよびオペラ
ンドの転送のための時間として、従来例２のようにデコ
ードステージを分割して２ステージとしたものと同等の
時間を確保できるので、従来例２と同等の高速なクロッ
クで動作させて、各ステージの実行を高速化できるとい
う第１の効果が得られる。加えて、分岐発生検出時には
経路コードデコーダが分岐先の本体コード部の格納先を
オペコードデコーダに限定するように制御することによ
り、分岐発生時には、分岐先の経路指定コードのフェッ
チステージの実行を実質的に省略するので、分岐発生時
に無効化するステージの発生によるオーバーヘッドをパ
イプラインステージ数の少ない第１の従来例と同等に低
減することができるという第２の効果が得られる。
【００４７】分岐発生時のパイプラインの制御処理時間
は、第１の効果と第２の効果とを合わせたものとなるの
で、第１の従来例よりも遙かに短時間で処理することが
でき、第３の実施例よりも短時間で処理することができ
る。
は、第１の効果と第２の効果とを合わせたものとなるの
で、第１の従来例よりも遙かに短時間で処理することが
でき、第３の実施例よりも短時間で処理することができ
る。
【図１】本発明のマイクロコンピュータの一実施の形態
のブロック図である。
のブロック図である。
【図２】命令コードと組合せコードの構成を示す図であ
る。
る。
【図３】本発明におけるパイプライン制御の動作を示す
図である。
図である。
【図４】経路コードデコーダを含む回路の回路図であ
る。
る。
【図５】命令メモリ内の分岐発生アドレスと分岐先アド
レスを模式的に示した図である。
レスを模式的に示した図である。
【図６】本発明における分岐発生時のパイプライン制御
の動作を示す図である。
の動作を示す図である。
【図７】第１の従来例のパイプライン制御の動作を示す
図である。
図である。
【図８】第２の従来例のパイプライン制御の動作を示す
図である。
図である。
【図９】（ａ）は、第３の従来例のフェッチおよびデコ
ードを実行する部分のブロック図であり、（ｂ）は、第
３の従来例のパイプライン制御の動作を示す図である。
ードを実行する部分のブロック図であり、（ｂ）は、第
３の従来例のパイプライン制御の動作を示す図である。
１１ マイクロコンピュータ
１２ 命令メモリ
１３ 経路コードデコーダ
１４ オペコードデコーダ
１５ データメモリ
１６ アドレスポインタ
１７ レジスタファイル
１８ レジスタポインタ
１９，２０ テンポラリレジスタ
２１ 演算回路
２２ プログラムカウンタ
３１ 命令コード
３２ 組合せコード
９１ 命令バッファキュー
９２，９４ ラッチ
９３ プリデコーダ
９５ デコーダ
Claims (7)
- 【請求項１】 オペコードまたはオペランドを含む本体
コード部と該本体コード部の格納先の経路を指定する経
路指定コード部とからなる命令コードの前記本体コード
部と次の命令コードの経路指定コード部とを一組の組合
せコードとして保持する命令メモリと、 オペコードをデコードするオペコードデコーダと、 分岐検出信号と前記組合せコードの経路指定コード部を
入力し、前記分岐発生検出信号がアクティブレベルでな
いときには前記経路指定コード部をデコードして次の前
記組合せコードの本体コード部の格納先を指定し、前記
分岐検出信号がアクティブレベルのときには分岐先の組
合せコードの本体コード部の格納先を前記オペコードデ
コーダに限定する経路コードデコーダとを有することを
特徴とするマイクロコンピュータ。 - 【請求項２】 オペコードまたはオペランドを含む本体
コード部と該本体コード部の格納先の経路を指定する経
路指定コード部とからなる命令コードの前記本体コード
部と次の命令コードの経路指定コード部とを一組の組合
せコードとして格納した命令メモリと、 前記命令メモリから前記組合せコードの経路指定コード
部を読み込みデコードし結果に基づいて次の組合せコー
ドの本体コード部の格納先を選択し前記命令メモリから
前記格納先への経路を制御する経路コードデコーダと、 前記経路指定コード部で格納先に指定されているときに
は前記経路コードデコーダの制御の下に前記命令メモリ
から前記次の組合せコードの本体コード部を読み込みオ
ペコードをデコードするオペコードデコーダと、 前記オペコードデコーダのデコード結果に基づき演算を
実行するとともに条件分岐命令の分岐が成立したときに
分岐検出信号をアクティブとする演算回路とを有し、 前記経路コードデコーダが前記分岐検出信号がアクティ
ブとなったことを検出したときには分岐先の組合せコー
ドの本体コード部の格納先を前記オペコードデコーダに
限定することを特徴とするマイクロコンピュータ。 - 【請求項３】 前記経路コードデコーダが、 第１のマシンサイクルで命令メモリから組合せコードの
経路指定コード部を読み込み第２のマシンサイクルで前
記経路指定コード部をデコードし結果に基づき次の組合
せコードの本体コード部の格納先を選択して前記命令メ
モリから前記格納先までの経路を制御し、 前記オペコードデコーダが、 前記経路指定コード部に格納先として指定されていると
きには前記第２のマシンサイクルで前記第１の命令デコ
ーダの制御の基に前記次の組合せコードの本体コード部
を読み込み第３のマシンサイクルでオペコードをデコー
ドし結果に基づいて以降のマシンサイクルで演算の実行
を制御する請求項１または２記載のマイクロコンピュー
タ。 - 【請求項４】 オペコードまたはオペランドを含む本体
コード部と該本体コード部の格納先の経路を指定する経
路指定コード部とからなる命令コードの前記本体コード
部と次の命令コードの経路指定コード部とを一組として
一アドレスに保持する命令メモリと、分岐発生検出信号
と組合せコードの経路指定コード部を入力し、前記分岐
発生検出信号がアクティブレベルでないときには前記経
路指定コード部をデコードして次アドレスの本体コード
部の格納先を指定し、前記分岐検出信号がアクティブレ
ベルのときには分岐先アドレスの本体コード部の格納先
をオペコードデコーダに限定する経路コードデコーダと
を有することを特徴とするマイクロコンピュータ。 - 【請求項５】 オペコードまたはオペランドを含む本体
コード部と該本体コード部の格納先の経路を指定する経
路指定コード部とからなる命令コードの前記本体コード
部と次の命令コードの経路指定コード部とを一組とし一
アドレスに組合せコードとして保持する命令メモリと、 前記命令メモリから前記組合せコードの経路指定コード
部を読み込みデコードし結果に基づいて次アドレスの本
体コード部の格納先を選択し前記命令メモリから前記格
納先への経路を制御する経路コードデコーダと、 前記経路指定コード部で格納先に指定されているときに
は前記経路コードデコーダの制御の下に前記命令メモリ
から前記次アドレスの本体コード部を読み込みオペコー
ドをデコードするオペコードデコーダと、 前記オペコードデコーダのデコード結果に基づき演算を
実行するとともに条件分岐命令の分岐が成立したときに
分岐検出信号をアクティブとする演算回路とを有し、 前記経路コードデコーダが前記分岐検出信号がアクティ
ブとなったことを検出したときには分岐先アドレスの本
体コード部の格納先を前記オペコードデコーダに限定す
ることを特徴とするマイクロコンピュータ。 - 【請求項６】 オペコードまたはオペランドを含む本体
コード部と該本体コード部の格納先の経路を指定する経
路指定コード部とからなる命令コードの前記本体コード
部と次の命令コードの経路指定コード部とを一組とし一
アドレスに組合せコードとして保持する命令メモリと、
前記命令メモリから前記組合せコードの経路指定コード
部を読み込みデコードし結果に基づいてアドレスポイン
タと次アドレスの本体コード部の格納先を選択し前記命
令メモリから前記格納先への経路を制御する経路コード
デコーダと、前記経路指定コード部で格納先に指定され
ているときには前記経路コードデコーダの制御の下に前
記命令メモリから前記次アドレスの本体コード部を読み
込みオペコードをデコードするオペコードデコーダと、
前記経路指定コード部で格納先に指定されているときに
は前記経路コードデコーダの制御の下に次アドレスの本
体コード部をデータメモリのアドレス値として格納する
少なくとも１個以上の前記アドレスポインタと、前記オ
ペコードデコーダのデコード結果に基づき演算を実行す
るとともに条件分岐命令の分岐が成立したときに分岐検
出信号をアクティブとする演算回路とを有し、前記経路
コードデコーダが前記分岐検出信号がアクティブとなっ
たことを検出したときには分岐先アドレスの本体コード
部の格納先を前記オペコードデコーダに限定することを
特徴とするマイクロコンピュータ。 - 【請求項７】 前記経路コードデコーダが、 第１のマシンサイクルで命令メモリから組合せコードの
経路指定コード部を読み込み第２のマシンサイクルで前
記経路指定コード部をデコードし結果に基づき次アドレ
スの本体コード部の格納先を選択して前記命令メモリか
ら前記格納先までの経路を制御し、 前記オペコードデコーダが、 前記経路指定コード部に格納先として指定されていると
きには前記第２のマシンサイクルで前記第１の命令デコ
ーダの制御の基に前記次アドレスの本体コード部を読み
込み第３のマシンサイクルでオペコードをデコードし結
果に基づいて以降のマシンサイクルで演算の実行を制御
する請求項４，５または６記載のマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000121494A JP3512707B2 (ja) | 2000-04-21 | 2000-04-21 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000121494A JP3512707B2 (ja) | 2000-04-21 | 2000-04-21 | マイクロコンピュータ |
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| Publication Number | Publication Date |
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| JP2001306318A JP2001306318A (ja) | 2001-11-02 |
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Family Applications (1)
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| JP (1) | JP3512707B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3958239B2 (ja) * | 2003-03-31 | 2007-08-15 | 松下電器産業株式会社 | マイクロコントローラ |
-
2000
- 2000-04-21 JP JP2000121494A patent/JP3512707B2/ja not_active Expired - Fee Related
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| JP2001306318A (ja) | 2001-11-02 |
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