JPH06131180A

JPH06131180A - 命令処理方式および命令処理装置

Info

Publication number: JPH06131180A
Application number: JP27713592A
Authority: JP
Inventors: Isao Uchiumi; 功朗内海; Noriyoshi Ito; 徳義伊藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-10-15
Filing date: 1992-10-15
Publication date: 1994-05-13

Abstract

(57)【要約】【目的】サイクル時間を短縮することができ、また、
遅延スロット命令を挿入することができない場合であっ
ても、遅延ペナルティを解消することができ、さらに、
分岐条件ごとに遅延スロット命令数が異なる場合であっ
てもコンパイラを容易に設計することができるようにす
ること。【構成】命令バス１７には、遅延スロット命令数を示
すコードを含む条件分岐命令が取り出される。ＡＬＵ３
２は、条件分岐命令の実行シーケンスに基いてパイプラ
イン化されている。命令アドレスは、インクリメンタ１
３、加算器１４、補助レジスタ１５、マルチプレクサ１
６で生成される。この生成は、条件分岐指定信号Ｍと、
条件分岐命令信号Ｔと、分岐予測失敗信号Ｑに基づい
て、分岐制御回路３５により、遅延スロット命令の取り
出し終了タイミングが、次命令の取出し可能タイミング
より早い場合は、次命令の取出しが可能になるまで、分
岐予測先命令を取り出すように制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パイプライン制御方
式によって複数の命令を同時に処理する命令処理方式お
よび命令処理装置に関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサにおいて
は、複数の命令を高速に処理するために、命令処理方式
としてパイプライン制御方式が採用されている。

【０００３】このパイプライン制御方式は、命令の処理
をその処理シーケンス（取出し、解読、実行等）に基づ
いて複数のパイプラインステップに分割し（パイプライ
ン化し）、これらを同時に実行するようにしたものであ
る。

【０００４】このような構成によれば、複数の命令を並
列に処理することができるので、命令処理の高速化を図
ることができる。

【０００５】図２は、上述したパイプライン制御方式に
基づいて、複数の命令を並列に処理する従来のマイクロ
プロセッサの構成の一例を示すブロック図である。

【０００６】図において、ＩＦ，ＩＤ，ＥＸ，ＭＥＭ，
ＷＢは、命令の処理回路をその処理シーケンスに基づい
て分割することにより得られた複数のパイプラインステ
ージで、上述したパイプラインステップを回路面からと
らえたものである。

【０００７】ここで、パイプラインステージＩＦは、命
令の取出し（フェッチ）を行うステージ（以下、「命令
取出しステージ」という）である。この命令取出しステ
ージＩＦは、マイクロプロセッサ外に命令アドレスを出
力し、マイクロプロセッサ内に命令を取り入れるように
なっている。

【０００８】また、パイプラインステージＩＤは、命令
の解読（デコード）を行うステージ（以下、「命令解読
ステージ」という）である。この命令解読ステージＩＤ
は、命令取出しステージＩＦで取り入れられた命令を翻
訳して、マイクロプロセッサ内の各種機構を制御する制
御信号を生成するようになっている。

【０００９】また、パイプラインステージＥＸは、命令
の実行を行うステージ（以下、「命令実行ステージ」と
いう）である。この命令実行ステージＥＸは、命令解読
ステージＩＤで生成された制御信号に基づいて、命令内
容を実行するようになっている。

【００１０】マイクロプロセッサが条件分岐命令を処理
する場合、この命令実行ステージＥＸで、分岐条件が成
立するか否かの判定（条件式の演算、演算結果の判定
等）と、条件分岐命令の次に処理すべき命令のアドレス
の決定がなされる。

【００１１】パイプラインステージＭＥＭは、データの
アクセスを行うステージ（以下、「データアクセスステ
ージ」という）である。このデータアクセスステージＭ
ＥＭは、マイクロプロセッサ外のメモリから、マイクロ
プロセッサ内にデータを読み込んだり、マイクロプロセ
ッサからメモリにデータを書き込んだりするようになっ
ている。

【００１２】また、パイプラインステージＷＢは、命令
実行ステージＥＸの演算結果をレジスタファイルに書き
戻すステージ（以下、「ライトバックステージ」とい
う）である。

【００１３】上記構成においては、複数の命令が各パイ
プラインステップの処理サイクルで次々とパイプライン
に投入され、各パイプラインステージＩＦ，ＩＤ，Ｅ
Ｘ，ＭＥＭ，ＷＢが同時に駆動される。これにより、複
数の命令が同時に処理されるため、命令処理の高速化が
図られる。

【００１４】図３は、この様子を示すタイミングチャー
トである。なお、図３は、条件分岐命令以外の命令（デ
ータ転送命令等）を処理する場合を示す。

【００１５】図において、縦方向のＩ１，Ｉ２，Ｉ３，
…は、連続して処理される命令列を表し、横方向のｔ
１，ｔ２，ｔ３，…は、各パイプラインステップの処理
サイクルを表す。また、ＩＦｉ、ＩＤｉ、ＥＸｉ、ＭＥ
Ｍｉ、ＷＢｉ（ｉは命令の番号を示す）は、命令Ｉｉを
処理中のパイプラインステージを示す。

【００１６】図に示すように、条件分岐命令以外の命令
を処理する場合は、なんらペナルティが生じない限り、
各サイクルｔ１，ｔ２，ｔ３，…ごとに、次々と新しい
命令が取り出され、処理される。

【００１７】これに対し、命令として条件分岐命令を処
理する場合は、この条件分岐命令の次に処理すべき命令
の取出しが、条件分岐命令の取出しから１サイクルか２
サイクル遅れる。

【００１８】これは、この場合は、次に処理すべき命令
のアドレスが、条件分岐命令の命令実行サイクル（条件
分岐命令が命令実行ステージＥＸで処理されるサイク
ル）で決定されるからである。

【００１９】この場合、次命令のアドレスが決定される
までの時間が短ければ、次命令の取出しは、条件分岐命
令の命令実行サイクルでなされる。したがって、この場
合の遅延サイクルは１サイクルとなる。

【００２０】これに対し、アドレス決定までの時間が長
ければ、次命令の取出しは、条件分岐命令のデータアク
セスサイクル（条件分岐命令がデータアクセスステージ
ＭＥＭで処理されるサイクル）でなされる。これによ
り、この場合の遅延サイクルは、２サイクルとなる。

【００２１】図４は、取出し遅延が１サイクルの場合の
動作を示すタイミングチャートである。なお、図４は、
分岐条件が成立した場合を示す。

【００２２】図において、Ｉ３は条件分岐命令であり、
Ｉｎは分岐先命令である。図示の如く、この分岐先命令
Ｉｎの取出しは、条件分岐命令Ｉ３の命令実行サイクル
ｔ５でなされる。これにより、破線で示すように、命令
の取出しがなされないサイクルｔ４が生じてしまう。

【００２３】しかし、このような遅延ペナルティが生じ
ると、マイクロプロセッサの誤動作等を招く危険性があ
る。

【００２４】そこで、この問題を解決するため、従来、
「“Reducing the Branch Penaltyin Pipelined Proces
sors ”，David J.Lilja Computer,7.1990,pp.47-5
5．」に示すようなパイプライン制御方式が考えられて
いる。

【００２５】この文献に記載されたパイプライン制御方
式は、条件分岐命令の後に遅延補間用の命令（以下、
「遅延スロット命令」という）を挿入するとともに、分
岐するしないにかかわらず、条件分岐命令を取り出した
後は、その直後の命令を取り出すようにしたものであ
る。

【００２６】このような構成によれば、条件分岐命令を
取り出してから、次命令の取出しが可能となるまでの
間、遅延スロット命令が取り出されるため、遅延ペナル
ティが解消される。

【００２７】図５および図６は、遅延スロット命令によ
り、遅延ペナルティが解消される様子を示すタイミング
チャートである。なお、図５は、遅延サイクルが１サイ
クルである場合を示し、図６は、遅延サイクルが２サイ
クルである場合を示す。

【００２８】遅延サイクルが１サイクルの場合は、図５
に示す如く、条件分岐命令Ｉ３の解読サイクルｔ４で、
遅延スロット命令Ｉ４が取り出され、２サイクルの場合
は、図６に示す如く、条件分岐命令Ｉ３の解読サイクル
ｔ４と実行サイクルｔ５で、遅延スロット命令でＩ４，
Ｉ５の取出しがなされる。これにより、いずれの場合で
あっても、取り出し遅延が解消されることになる。

【００２９】

【発明が解決しようとする課題】以上述べたように、従
来のパイプライン制御方式は、条件分岐命令の後に、遅
延スロット命令を挿入し、分岐するしないにかかわら
ず、条件分岐命令を取り出し後は、遅延スロット命令を
取り出すことにより、遅延ペナルティを解消するように
なっている。

【００３０】しかしながら、このような従来のパイプラ
イン制御方式には、次のような問題があった。

【００３１】（１）まず、図４に示すように、条件分岐
命令Ｉ３の実行サイクルｔ５において、分岐条件が成立
するか否かを判定する処理と、この判定結果に基づいて
次命令を取り出す処理を実行しなければならないため、
１サイクルの時間が長くなり、マイクロプロセッサ全体
の性能が低下するという問題があった。

【００３２】（２）また、マイクロプロセッサが実行す
るプログラムにおいては、プログラム内のデータ依存関
係から、遅延スロット命令の挿入部分に、有効な命令を
１つも挿入することができない場合ある。

【００３３】このような場合、遅延スロット命令の挿入
を前提とする従来のパイプライン制御方式では、遅延ペ
ナルティを解消することができないという問題があっ
た。

【００３４】（３）さらに、分岐条件ごとに、遅延スロ
ット命令数が異なる場合、マイクロプロセッサの機械語
を生成するコンパイラが、遅延スロット命令数に対応し
た機械語を生成しなければならないため、このコンパイ
ラの設計が難しくなるという問題があった。

【００３５】そこで、この発明は、サイクル時間を短縮
することができ、また、遅延スロット命令を挿入するこ
とができない場合であっても、遅延ペナルティを解消す
ることができ、さらに、分岐条件ごとに遅延スロット命
令数が異なる場合であってもコンパイラを容易に設計す
ることができる命令処理方式および命令処理装置を提供
することを目的とする。

【００３６】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、条件分岐命令に遅延補間命令（遅延ス
ロット命令）の数を示す情報を挿入し、かつ、命令の実
行を行うパイプラインステップを条件分岐命令の実行シ
ーケンスに基づいてパイプライン化し、上記情報により
示される数の遅延補間命令の取出しが終了しても、次命
令の取出しが可能とならない場合は、遅延補間命令の取
出しが終了してから次命令の取出しが可能となるまでの
間、分岐予測により予測された分岐先の命令を取り出す
ようにしたものである。

【００３７】

【作用】

（１）上記構成によれば、命令実行ステップが、条件分
岐命令の実行シーケンスに基づいて、パイプライン化さ
れているので、１サイクルの時間を短縮することができ
る。これにより、マイクロプロセッサの性能の低下を防
止することができる。

【００３８】（２）また、指定数分の遅延補間命令の取
出しが終了するタイミングと次命令の取出しが可能とな
るタイミングとに基づいて、分岐予測先命令を動的に取
り出すようにしたので、プログラムが遅延補間命令の挿
入部に、有効な命令を１つも挿入することができない場
合であっても、遅延ペナルティを解消することができ
る。

【００３９】（３）同様に、コンパイラは、遅延補間命
令の指定数に関係なく、できるだけ多くの遅延スロット
命令を挿入すればよいので、このコンパイラの設計が容
易になる。

【００４０】

【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。

【００４１】図１は、この発明に係る命令処理装置の一
実施例の構成を示すブロック図である。ここで、この図
１の構成を説明する前に、図７を参照しながら、この実
施例で使用される条件分岐命令の構成の一例を説明す
る。

【００４２】図に示す如く、この実施例で使用される条
件分岐命令は、通常の条件分岐命令と同様に、条件分岐
命令オペレーションコード、比較用オペランド１，２、
分岐条件コード、分岐ディスプレースメントを持つとと
もに、さらに、遅延スロット命令（遅延補間命令）の数
を指定するコードを持っている。

【００４３】このコードの値により、遅延スロット命令
数を増やしたり、減らしたりすることができる。このコ
ードの内容は、詳細は後述するが、図１のデクリメント
カウンタ２３にセットされる。

【００４４】また、この条件分岐命令を解読するデコー
ダ２２は、分岐条件コードを翻訳することにより、算術
論理装置（以下、「ＡＬＵ」という）３２で、この条件
命令の実行を開始してから、次命令のアドレスが決定さ
れるまでのサイクル数を計算することができる。

【００４５】以上が、この実施例で使用される条件分岐
命令の構成である。次に、図１を参照しながら、この発
明の命令処理装置の一実施例の構成を説明する。

【００４６】図において、１０は、命令を取り出す命令
取出し部である。２０は、この命令取出し部１０により
取り出された命令を解読する命令解読部である。３０
は、この命令解読部２０の解読結果に基づいて、命令内
容を実行する命令実行部である。

【００４７】命令取出し部１０において、１１は、各パ
イプラインステップの処理サイクルを規定するクロック
信号ＣＬＫの立上がりタイミングで、命令アドレスを保
持する命令アドレスレジスタである。

【００４８】１２は、この命令アドレスレジスタ１１に
保持された命令アドレスを、図示しないメモリに供給す
るアドレスバスである。１３は、アドレスバス１２上の
命令アドレスに“１”を加算することにより、現在、取
出し中の命令の直後の命令のアドレスを生成するインク
リメンタである。

【００４９】１４は、アドレスバス１２上の命令アドレ
スに、後述するデコーダ２２から出力される分岐ディス
プレイスメントＦを加算することにより、分岐先の命令
アドレスを生成する加算器である。

【００５０】１５は、制御信号Ｗ，Ｘに基づいて、イン
クリンメンタ１３の出力Ｃと加算器１４の出力Ｄのいず
れか一方を保持する補助レジスタである。

【００５１】この補助レジスタ１５は、図８に示すよう
に、制御信号Ｗがアクティブ状態（“１”）ときは、加
算器１３の出力Ｄを保持し、制御信号Ｘがアクティブ状
態のときは、インクリメンタ１２の出力Ｃを保持し、い
ずれもノンアクティブ状態（“０”）のときは、この保
持状態を維持する。

【００５２】したがって、以下の説明では、制御信号Ｗ
を加算器出力保持信号といい、制御信号Ｘをインクリメ
ンタ出力保持信号という。

【００５３】１６は、制御信号Ｕ，Ｖに基づいて、イン
クリメンタ１３の出力Ｃ、加算器１４の出力Ｄ、補助レ
ジスタ１５の出力Ｅのいずれか１つを選択するマルチプ
レクサである。

【００５４】このマルチプレクサ１６は、図９に示すよ
うに、制御信号Ｕ，Ｖがいずれもノンアクティブ状態の
ときは、インクリメンタ１３の出力Ｃを選択し、制御信
号Ｖがアクティブ状態のときは、補助レジスタ１５の出
力Ｅを選択し、制御信号Ｕがアクティブ状態のときは、
加算器１４の出力Ｄを選択する。

【００５５】したがって、以下の説明では、制御信号Ｕ
を加算器出力選択信号といい、制御信号Ｖを補助レジス
タ出力選択信号という。

【００５６】マルチプレクサ１５の出力Ｂは、クロック
信号ＣＬＫの立上がりタイミングで、上記命令アドレス
レジスタ１１にセットされる。

【００５７】１７は、アドレスバス１２上の命令アドレ
スに基づいて、上記メモリから読み出された命令を装置
内に取り込むための命令バスである。

【００５８】命令解読部２０において、２１は、命令取
出し部１０により取り出された命令を、クロック信号Ｃ
ＬＫの立上がりタイミングで保持する命令レジスタであ
る。２２は、この命令レジスタ２１の出力Ｈを解読する
ことにより、後述するＡＬＵ３２を制御するためのＡＬ
Ｕ制御信号Ｉを出力するデコーダである。

【００５９】このデコーダ２２は、解読命令が条件分岐
命令であるとき、この命令に含まれる分岐先ディスプレ
イスメントＦを取り出し、加算器１４に供給する。

【００６０】また、このデコーダ２２は、解読命令が条
件分岐命令であるか否かを示す条件分岐命令信号Ｔを出
力し、解読命令が条件分岐命令であるとき、この信号Ｔ
をアクティブ状態にする。この信号Ｔは、上記制御信号
Ｕ，Ｖ，Ｗ，Ｘの生成に使用される。

【００６１】さらに、このデコーダ２２は、分岐条件が
成立するか否かを予測する分岐予測機能を有し、この予
測結果を示す分岐条件成立予測信号Ｚを出力する。この
信号Ｚは、分岐条件が成立すると予測された場合に、ア
クティブ状態とされ、後述する条件分岐指定信号Ｍの生
成に使用される。

【００６２】２３は、条件分岐命令の遅延スロット命令
数コードにより指定される数の遅延スロット命令が、命
令取出し部１０により取り出されたか否かを検出するデ
クリンメントカウンタである。

【００６３】このカウンタ２３は、命令バス１７上に条
件分岐命令が出力されると、クロック信号ＣＬＫの立上
がりタイミングで遅延スロット命令数コードを保持し、
以下、同タイミングで順次カウントダウンし、カウント
値が“０”になったとき、このカウント動作を停止す
る。

【００６４】このカウンタ２３は、遅延スロット命令数
０／１信号Ｊと遅延スロット命令０信号Ｙを出力する。
信号Ｊは、カウンタ２３に“０”がセットされたとき
と、このカウンタ２３のカウント値が“１”になったと
き、アクティブ状態となる。信号Ｙは、カウンタ２３に
“０”がセットされたとき、アクティブ状態になる。

【００６５】信号Ｊは、後述する条件分岐指定信号Ｍの
生成に使用される。これに対し、信号Ｙは、分岐直後命
令無効信号Ａの生成に使用される。

【００６６】命令実行部３０において、３１は、クロッ
ク信号ＣＬＫの立上がりタイミングで、ＡＬＵ制御信号
Ｉと、分岐条件成立予測信号Ｚと、遅延スロット命令数
０信号Ｊを保持するＡＬＵ制御レジスタである。なお、
図では、各信号Ｉ，Ｚ，Ｙの保持出力を、それぞれＬ，
Ｋ，Ｐとして示す。

【００６７】３２は、このＡＬＵ制御レジスタ３１から
出力されるＡＬＵ制御信号Ｌに基づいて、命令内容を実
行するＡＬＵである。このＡＬＵ３２は、条件分岐命令
の実行シーケンス（条件指揮の演算、演算結果の判定
等）に基いて、複数のパイプラインステージに分割され
ている。各パイプラインステージは、命令取出し部（命
令取出しステージ）１０や命令解読部（命令解読ステー
ジ）２０とともに、並列駆動される。

【００６８】また、ＡＬＵ３２は、分岐判定が終了した
か否かを示す分岐判定終了信号Ｒを出力し、分岐判定が
終了すると、この信号Ｒをアクティブ状態にする。この
信号Ｒは、ＡＬＵ制御レジスタ３１のリセットと、後述
する分岐予測先命令発行数信号Ｓの生成に使用される。

【００６９】さらに、このＡＬＵ３２は、分岐条件が成
立したか否かを示す分岐条件成立信号Ｎを出力し、分岐
条件が成立したと判定されると、この信号Ｎをアクティ
ブ状態にする。この信号Ｎは、分岐指定信号Ｍと、分岐
予測失敗信号Ｑと、分岐直前命令無効信号Ａの生成に使
用される。

【００７０】３３は、遅延スロット命令数０／１信号Ｊ
と、分岐条件成立予測信号Ｚ，Ｋと、分岐条件成立信号
Ｎに基づいて、条件分岐を指定するための条件分岐指定
信号Ｍを出力する条件分岐指定信号発生回路である。

【００７１】３４は、分岐条件成立予測信号Ｋと、分岐
条件成立信号Ｎと、分岐条件判定終了信号Ｒとに基づい
て、分岐予測が失敗したことを示す分岐予測失敗信号Ｑ
を出力する分岐予測失敗信号発生回路である。

【００７２】３５は、上記信号Ｔ，Ｍ，Ｑに基づいて、
補助レジスタ１５の制御信号Ｗ，Ｘと、マルチプレクサ
１６の制御信号Ｕ，Ｖを生成する分岐制御回路である。
この分岐制御回路３５の真理値表を図１０に示す。

【００７３】３６は、遅延スロット命令数０信号Ｐと、
分岐条件成立信号Ｎとに基づいて、条件分岐命令の直後
の命令の処理を無効にする分岐直後命令無効信号Ａを生
成する分岐直後命令無効信号発生回路である。

【００７４】３７は、遅延スロット命令数０／１信号Ｊ
と分岐条件判定終了信号Ｒとに基づいて、分岐予測先命
令の発行数（取出し数）を示す分岐予測先命令発行数信
号Ｓを生成するシフトレジスタである。

【００７５】このシフトレジスタ３７は、遅延スロット
命令数０／１信号Ｊがアクティブ状態になると、ビット
に“１”をたて、クロック信号ＣＬＫの立上がりタイミ
ングで順次これを左にシフトする。そして、分岐条件判
定終了信号Ｒがアクティブ状態になると、このシフトを
停止する。その結果、“１”のシフト位置により、分岐
予測先命令の発行数が示されることになる。

【００７６】３８は、分岐予測失敗信号Ｑと分岐予測先
命令発行数信号Ｓに基づいて、分岐予測が失敗した場合
に、すでに処理を開始した分岐予測先命令の処理を無効
にす分岐予測先命令無効信号Ｇを発生する分岐予測先命
令無効信号発生回路である。

【００７７】以上が図１の構成である。次に、このよう
な構成において、動作を説明する。

【００７８】この実施例の動作は、遅延スロット命令数
コードにより指定される数ｊの遅延スロット命令の取出
しが終了するタイミングＴａが、条件分岐命令の次に処
理すべき命令の取出しが可能となるタイミングＴｂより
早いか否かにより次のようになる。

【００７９】（１）ＴａがＴｂより早い場合この場合は、遅延スロット命令の取出しが終了してから
次命令の取出しが可能となるまで、分岐予測先命令の取
出しがなされる。これにより、遅延ペナルティの発生が
防止される。分岐予測がはずれた場合は、この命令の処
理が無効にされる。

【００８０】なお、この場合には、遅延スロット命令数
ｊが“０”である場合も含まれる。この場合は、遅延ス
ロット命令の取出しがなされず、分岐予測命令の取出し
だけがなされる。

【００８１】（２）ＴａがＴｂと同じか遅い場合この場合は、分岐条件が成立した場合であっても、分岐
先アドレスの発行が、遅延スロット命令の取出しが終了
するまで延ばされる。なお、この場合というのは、この
発明で問題にしている遅延ペナルティが生じない場合で
ある。

【００８２】以下、上述したこの実施例の動作を、次の
３つの場合に分けて、さらに詳細に説明する。

【００８３】（ａ）（１）の場合において、遅延スロ
ット命令数ｊが“０”の場合（ｂ）ＴａがＴｂより遅い場合（ｃ）（１）の場合において、遅延スロット命令数ｊ
が“０”でない場合まず、図１１、図１２を参照しながら、（ａ）の場合に
ついて説明する。この図１１および図１２は、（ａ）の
場合の各信号の動きと命令が処理されるパイプラインス
テージの動きを示すタイミングチャートである。

【００８４】ここで、図１１は、デコーダ２２の分岐予
測により、分岐条件が成立すると予測された場合におい
て、この予測が当った場合の動作を示す。これに対し、
図１２は、この予測がはずれた場合の動作を示す。

【００８５】なお、以下の説明では、分岐条件が成立す
るか否かの判定に要するサイクル数を“３”とする。ま
た、次命令は、この判定が終了したサイクルの次のサイ
クルから取り出されるものとする。

【００８６】各図において、ｔ１，ｔ２，…は、命令の
処理サイクルを示す。このサイクルｔ１，ｔ２，…は、
クロック信号ＣＬＫにより規定される。また、Ｉｉ，Ｉ
ｉ＋１，…は、ｉ，ｉ＋１，…を命令アドレスとする命
令を示す。この命令Ｉｉ，Ｉｉ＋１，…に関しては、そ
の内容と、この命令がクロック信号ＣＬＫと同期して処
理されるパイプラインステージの動きを示す。

【００８７】なお、各図には、図１に示した複数の信号
のうち、動作説明に必要なもののみ示す。各信号は、
“１”のときアクティブ、“０”のときノンアクティブ
であるとみなす。

【００８８】パイプラインステージにおいて、ＩＦは、
命令取出しステージ（図１の命令取出し部１０に対応）
を示し、ＩＤは、命令解読ステージ（図１の命令解読部
２０に対応）を示し、ＥＸ１〜ＥＸ７は、複数の命令実
行ステージ（図１の命令実行部３０に対応）を示す。

【００８９】ここで、実線で囲まれているステージは、
有効なステージで、点線で囲まれているステージは、無
効にされたステージである。

【００９０】分岐判定は、条件分岐命令の条件式の演算
にかかる計算量または論理段数に応じて、命令実行ステ
ージＥＸ１〜ＥＸ７のいずれかのステージで終了する。
今の例では、分岐判定所要サイクル数が“３”であるか
ら、分岐判定は、３番目の命令実行ステージＥＸ３で終
了する。

【００９１】まず、図１１を参照しながら、分岐予測で
分岐条件が成立すると予測した場合において、この予測
が当った場合の動作を説明する。

【００９２】この場合、ｔ１サイクルにおいては、命令
アドレスレジスタ１１から命令アドレスバス１２に、命
令アドレスｉが出力される。これにより、図示しないメ
モリから命令バス１７上に条件分岐命令Ｉｉが取り出さ
れる。

【００９３】この条件分岐命令Ｉｉは、ｔ２サイクルの
開始タイミングで、命令レジスタ２１にセットされた
後、ｔ２サイクルで、デコーダ２２により解読される。
この解読により得られたＡＬＵ制御信号Ｉは、ｔ３サイ
クルの開始タイミングで、ＡＬＵ制御レジスタ３１にセ
ットされる。

【００９４】これにより、ｔ３サイクルから分岐判定が
開始される。この判定は、条件判定所要サイクル数が
“３”であるから、実行ステージＥＸ３の実行サイクル
ｔ５で終了する。

【００９５】次に、ｔ１サイクルでは、図１１に示すよ
うに、分岐制御回路３５の３つの入力信号Ｔ，Ｍ，Ｑが
いずれもノンアクティブ状態にある。これにより、信号
Ｕ，Ｖ，Ｗ，Ｘがいずれもノンアクティブ状態となる。

【００９６】マルチプレクサ１６の制御信号Ｕ，Ｖがい
ずれもノンアクティブ状態となることにより、このマル
チプレクサ１５では、インクリメンタ１３から出力され
る命令アドレスｉ＋１が選択される。

【００９７】この命令アドレスｉ＋１は、ｔ２サイクル
の開始タイミングで、命令アドレスレジスタ１１にセッ
トされる。これにより、ｔ２サイクルでは、条件分岐命
令Ｉｉの次の命令Ｉｉ＋１の取出しがなされる。

【００９８】この命令Ｉｉ＋１は、ｔ３サイクルでデコ
ーダ２２により解読された後、ｔ４サイクル以降、ＡＬ
Ｕ３２により実行される。なお、この命令Ｉｉ＋１は、
遅延スロット命令ではなく、分岐予測がはずれたときに
処理される命令である。

【００９９】次に、ｔ２サイクルの開始タイミングで
は、ｔ１サイクルで取り出された条件分岐命令Ｉ（ｉ）
に含まれる遅延スロット命令数コードが、デクリメント
カウンタ２３にセットされる。これにより、カウンタ２
３には、“０”がセットされることになる。

【０１００】カウンタ２３に“０”がセットされること
により、このカウンタ２３から出力される信号Ｊが、図
１１に示すように、ｔ２サイクルでアクティブ状態とな
る。

【０１０１】また、このｔ２サイクルでは、条件分岐命
令Ｉ（ｉ）が解読されることにより、条件分岐命令信号
Ｔが、アクティブ状態になる。さらに、この解読に際し
ては、分岐予測により、分岐条件が成立すると予測され
るため、分岐条件成立予測信号Ｚがアクティブ状態にな
る。

【０１０２】信号Ｊ，Ｚがアクティブ状態になることに
より、条件分岐指定信号Ｍが、図１１に示すように、ア
クティブ状態になる。これにより、分岐指定が有効とな
る。その結果、マルチプレクサ１６では、分岐予測先ア
ドレスｎが選択され、補助レジスタ１５には、分岐予測
がはずれた場合に処理すべき命令のアドレスｉ＋２が保
持される。

【０１０３】すなわち、分岐制御回路３５の３つの入力
信号Ｔ，Ｍ，Ｑのうち、信号Ｔ，Ｍがアクティブ状態に
なることにより、この分岐制御回路３５から出力される
４つの信号Ｕ，Ｖ，Ｗ，Ｘのうち、信号Ｕ，Ｘがアクテ
ィブ状態になる。

【０１０４】これにより、マルチプレクサ１６では、加
算器１４から出力される分岐予測先アドレスｎが選択さ
れる。また、補助レジスタ１５には、インクリメンタ１
３から出力される分岐予測がはずれた場合のアドレスｉ
＋２が保持される。

【０１０５】マルチプレクサ１６で選択された分岐予測
先アドレスｎは、ｔ３サイクルの開始タイミングで、命
令アドレスレジスタ１１にセットされる。これにより、
ｔ３サイクルでは、分岐予測先命令Ｉｎの取出しがなさ
れる。

【０１０６】次に、ｔ２サイクルでアクティブ状態とな
った信号Ｔ，Ｍは、図１１に示すように、ｔ３サイクル
で、ノンアクティブ状態に戻る。これにより、信号Ｕ，
Ｘも、図１１に示すように、ノンアクティブ状態に戻
る。

【０１０７】加算器出力選択信号Ｕがノンアクティブ状
態に戻ることにより、マルチプレクサ１５では、再び、
インクリメンタ１３の出力Ｃが選択される。このとき、
インクリメンタ１３からは、命令アドレスｎ＋１が出力
されている。

【０１０８】この命令アドレスｎ＋１は、ｔ４サイクル
の開始タイミングで、命令レジスタ１１にセットされ
る。これにより、分岐予測先命令Ｉｎ解読がなされるｔ
４サイクルでは、この命令Ｉｎの次の命令Ｉｎ＋１の取
出しがなされる。

【０１０９】なお、インクリメンタ出力保持信号Ｘがノ
ンアクティブ状態になることにより、補助レジスタ１５
の制御信号Ｗ，Ｘはいずれもノンアクティブ状態とな
る。これにより、この補助レジスタ１５では、命令アド
レスｉ＋２の保持が継続される。

【０１１０】同様に、分岐予測先命令Ｉｎ＋１の解読が
なされるｔ５サイクルでは、この命令Ｉｎ＋１の次の命
令Ｉｎ＋２の取出しがなされる。

【０１１１】次に、このｔ５サイクルになると、分岐判
定が終了するので、分岐条件判定終了信号Ｒがアクティ
ブ状態になる。しかし、この場合、分岐条件が成立する
ので、分岐条件成立信号Ｎがアクティブ状態になる。こ
れにより、分岐予測失敗信号Ｑがアクティブ状態になら
ない。

【０１１２】なお、分岐条件成立信号Ｎは、次の条件分
岐命令の処理に支障をきたさない適当なタイミングでノ
ンアクティブ状態に戻される。

【０１１３】分岐予測失敗信号Ｑがアクティブ状態にな
らないことにより、分岐制御回路３５の出力状態は、ｔ
４サイクルと変わらない。これにより、マルチプレクサ
１５では、そのまま、インクリメンタ１３の出力Ｃが選
択されるので、ｔ６サイクルでは、分岐予測先命令Ｉｎ
＋２の次の命令Ｉｎ＋３の取出しがなされる。

【０１１４】なお、分岐条件成立信号Ｎがアクティブ状
態になることにより、分岐直後命令無効信号Ａがアクテ
ィブ状態になる。これにより、条件分岐命令Ｉｉの直後
に取り出された命令Ｉｉ＋１の処理が、ｔ６サイクル以
降無効にされる。

【０１１５】以上が、分岐予測が当った場合の動作であ
る。次に、図１２を参照しながら分岐予測がはずれた場
合の動作を説明する。

【０１１６】この場合、ｔ１サイクルからｔ４サイクル
までの動作は、図１１の場合と同じであるが、ｔ５サイ
クル以降の動作が異なる。

【０１１７】すなわち、この場合、分岐条件が成立しな
いため、分岐条件成立信号Ｎがアクティブ状態にならな
い。これにより、分岐予測失敗信号Ｑがアクティブ状態
になる。その結果、補助レジスタ出力選択信号Ｖがアク
ティブ状態になる。

【０１１８】これにより、マルチプレクサ１６では、補
助レジスタ１５に保持されている命令アドレスｉ＋２が
選択される。その結果、次のｔ６サイクルでは、分岐予
測がはずれた場合に処理すべき命令Ｉｉ＋２の取出しが
なされる。

【０１１９】なお、分岐予測失敗信号Ｑがアクティブ状
態になることにより、シフトレジスタ３７から出力され
る分岐予測先命令発行数信号Ｓに基づいて、分岐予測先
命令無効信号発生回路３８から分岐予測先命令無効信号
Ｇが出力される。これにより、ｔ６サイクル以降、分岐
予測先命令Ｉｎ，Ｉｎ＋１，Ｉｎ＋２の処理が無効にさ
れる。

【０１２０】すなわち、ｔ２サイクルで遅延スロット命
令数信号０／１信号ｊがアクティブ状態になると、シフ
トレジスタ３７のビットに“１”がたてられる。この
“１”は、ｔ３，ｔ４，ｔ５サイクルの開始タイミング
で順次左にシフトされる。

【０１２１】このシフト動作は、ｔ５サイクルで分岐条
件判定終了信号Ｒがアクティブ状態になるまで続けられ
る。これにより、分岐判定が終了すると、シフトレジス
タ３７から分岐予測先命令の発行数“３”を示す信号Ｓ
が出力される。

【０１２２】その結果、分岐予測先命令無効信号発生回
路３８から分岐予測先命令の発行数分の分岐予測先命令
無効信号Ｇが出力される。これにより、発行された分岐
予測先命令Ｉｎ，Ｉｎ＋１，Ｉｎ＋２の処理が無効にさ
れる。

【０１２３】図１３および図１４は、（ｂ）の場合の動
作を示すタイミングチャートである。ここで、図１３
は、分岐条件が成立した場合の動作を示し、図１４は、
分岐条件が成立しない場合の動作を示す。

【０１２４】なお、以下の説明では、遅延スロット命令
数ｊが“３”で、分岐判定所要サイクル数ｋが“１”で
ある場合を代表として説明する。

【０１２５】まず、図１３を参照しながら、分岐条件が
成立する場合の動作を説明する。

【０１２６】この場合、ｔ１サイクルで取り出された条
件分岐命令Ｉｉは、ｔ２サイクルの開始タイミングで、
命令レジスタ２１にセットされる。このとき、デクリメ
ントカウンタ２３には、“３”がセットされる。

【０１２７】また、ｔ１サイクルでは、マルチプレクサ
１６の制御信号Ｕ，Ｖが、いずれもノンアクティブ状態
となっているので、このマルチプレクサ１６では、イン
クリメンタ１３から出力される命令アドレスｉ＋１が選
択される。これにより、次のｔ２サイクルでは、条件分
岐命令Ｉｉの次の命令Ｉｉ＋１の取出しがなされる。こ
の命令Ｉｉ＋１は、遅延スロット命令である。

【０１２８】次に、ｔ２サイクルでは、デクリメントカ
ウンタ２３のカウント値が“３”なので、遅延スロット
命令数０／１信号Ｊがアクティブ状態にならない。これ
により、条件分岐指定信号Ｍがアクティブ状態にならな
いので、マルチプレクサ１６では、そのままインクリメ
ンタ１３の出力Ｃが選択される。その結果、次のｔ３サ
イクルでも、遅延スロット命令Ｉｉ＋１の次の遅延スロ
ット命令Ｉｉ＋２の取出しがなされる。

【０１２９】なお、ｔ２サイクルでは、図１２に示すよ
うに、条件分岐命令信号Ｔがアクティブ状態になるの
で、加算器出力保持信号Ｗがアクティブ状態になる。こ
れにより、補助レジスタ１４には、加算器１３の出力
Ｄ、すなわち、分岐条件が成立した場合に処理すべき分
岐先命令Ｉｎのアドレスがセットされる。

【０１３０】次に、ｔ３サイクルでは、分岐判定が終了
するので、分岐判定終了信号Ｒと分岐条件成立信号Ｎが
アクティブ状態となる。しかし、このサイクルでは、デ
クリメントカウンタ２３のカウント値が“２”なので、
遅延スロット命令数１／０信号Ｚは、ノンアクティブ状
態のままである。

【０１３１】その結果、このｔ３サイクルでも、条件分
岐指定信号Ｍがアクティブ状態にならないので、次のｔ
４サイクルでも、分岐が保留される。これにより、この
ｔ４サイクルでは、分岐予測先命令Ｉｎではなく、次の
遅延スロット命令Ｉｉ＋３の取出しがなされる。

【０１３２】次に、このｔ４サイクルでは、カウンタ２
３のカウント値が“１”となるので、遅延スロット命令
数０／１信号Ｊがアクティブ状態になる。これにより、
条件分岐指定信号Ｍがアクティブ状態になるので、補助
レジスタ出力選択信号Ｖがアクティブ状態になる。

【０１３３】その結果、マルチプレクサ１６では、補助
レジスタ１５に保持されている分岐先アドレスｎが選択
されるので、次のｔ５サイクルでは、分岐先命令Ｉｎの
取出しがなされる。

【０１３４】次に、図１４を参照しながら、分岐条件が
成立しない場合の動作を説明する。

【０１３５】この場合、ｔ１サイクルとｔ２サイクルで
は、分岐条件が成立する場合と同じような動作がなされ
る。しかし、いまの例では、分岐条件が成立しないた
め、ｔ３サイクルになって、分岐判定が終了しても、分
岐条件成立信号Ｎは、ノンアクティブ状態のままであ
る。

【０１３６】これにより、ｔ４サイクルで、遅延スロッ
ト命令数０／１信号Ｊがアクティブ状態になっても、条
件分岐指定信号Ｍがアクティブ状態にならないため、マ
ルチプレクサ１６では、インクリメンタ１３の出力Ｃが
選択される。その結果、ｔ５サイクルでは、分岐予測先
命令Ｉｎではなく、遅延スロット命令Ｉｉ＋３の次の命
令Ｉｉ＋４が取り出される。

【０１３７】図１５および図１６は、（ｃ）の場合の動
作を示すタイミングチャートである。ここで、図１５
は、分岐予測が当った場合の動作を示し、図１６は、こ
の予測がはずれた場合の動作を示す。

【０１３８】なお、以下の説明では、遅延スロット命令
数ｊが２で、分岐判定所要サイクル数ｋが３である場合
を代表として説明する。

【０１３９】まず、図１５を参照しながら、分岐予測が
当った場合の動作を説明する。

【０１４０】ｔ１サイクルで取り出された条件分岐命令
Ｉｉは、ｔ２サイクルの開始タイミングで命令レジスタ
２１にセットされる。このとき、デクリメントカウンタ
２３には、“２”がセットされる。

【０１４１】また、ｔ１サイクルでは、信号Ｕ，Ｖがい
ずれもノンアクティブ状態にあるので、マルチプレクサ
１６では、インクリメンタ１３から出力される命令アド
レスｉ＋１が選択される。これにより、ｔ２サイクルで
は、遅延スロット命令Ｉｉ＋１の取出しがなされる。

【０１４２】次に、このｔ２サイクルでは、カウンタ２
３のカウント値が“２”なので、遅延スロット命令数０
／１信号Ｊがアクティブ状態にならない。これにより、
条件分岐指定信号Ｍもアクティブ状態にならないので、
マルチプレクサ１６では、インクリメンタ１３の出力Ｃ
が選択される。その結果、次のｔ３サイクルでは、遅延
スロット命令Ｉｉ＋２の取出しがなされる。

【０１４３】なお、ｔ２サイクルでは、条件分岐命令信
号Ｔがアクティブ状態になるので、加算器出力保持信号
Ｗがアクティブ状態になる。これにより、補助レジスタ
１５には、加算器１４から出力される分岐予測先アドレ
スｎがセットされる。

【０１４４】また、ｔ２サイクルでは、分岐条件成立予
測信号Ｚがアクティブ状態になるので、ＡＬＵ制御レジ
スタ３１から出力される分岐条件成立予測信号Ｋがｔ３
サイクルの開始タイミングでアクティブ状態となる。こ
の状態は、分岐条件判定終了信号Ｒにより、ＡＬＵ制御
レジスタ３１がリセットされるまで継続される。

【０１４５】ｔ３サイクルになると、カウンタ２３のカ
ウント値が“１”となるので、遅延スロット命令数０／
１信号Ｊがアクティブ状態になる。これにより、条件分
岐指定信号Ｍがアクティブ状態になるので、信号Ｖ，Ｘ
がアクティブ状態になる。

【０１４６】補助レジスタ出力選択信号Ｖがアクティブ
状態になることにより、マルチプレクサ１６では、補助
レジスタ１５に保持されている分岐予測先アドレスｎが
選択される。これにより、ｔ４サイクルでは、分岐予測
先命令Ｉｎの取出しがなされる。

【０１４７】また、インクリメンタ出力保持信号Ｘがア
クティブ状態になることにより、補助レジスタ１５に
は、インクリメンタ１３の出力Ｃがセットされる。これ
により、この補助レジスタ１５には、分岐予測がはずれ
た場合に実行すべき命令のアドレスｉ＋３がセットされ
る。

【０１４８】次に、ｔ４サイクルでは、条件分岐指定信
号Ｍがノンアクティブ状態に戻るので、マルチプレクサ
１６では、インクリメンタ１３の出力Ｃが選択される。
これにより、ｔ５サイクルでは、分岐予測先命令Ｉｎ＋
１の取出しがなされる。

【０１４９】次に、このｔ５サイクルでは、分岐条件の
判定が終了するので、分岐条件判定終了信号Ｒがアクテ
ィブ状態になる。しかし、いまの例では、分岐条件が成
立するので、分岐条件成立信号Ｎがアクティブ状態にな
り、分岐予測失敗信号Ｑは、ノンアクティブ状態に保た
れる。

【０１５０】信号Ｑがノンアクティブ状態に保たれるこ
とにより、マルチプレクサ１６では、そのまま、インク
リメンタ１３の選択状態が保持される。これにより、次
のｔ６サイクルでは、次の分岐予測先命令Ｉ（ｎ＋１）
の取出しがなされる。

【０１５１】次に、図１６を参照しながら、分岐予測が
はずれた場合の動作を説明する。

【０１５２】この場合、ｔ１サイクルからｔ４サイクル
までは、分岐予測が当った場合と同じ動作がなされる。
しかし、ｔ５サイクルでは、分岐条件が成立しないの
で、分岐条件成立信号Ｎがノンアクティブ状態となり、
分岐予測失敗信号Ｑがアクティブ状態になる。

【０１５３】これにより、補助レジスタ出力選択信号Ｖ
がアクティブ状態になるので、マルチプレクサ１６で
は、補助レジスタ１５に保持されている命令アドレスｉ
＋３が選択される。その結果、次のｔ６サイクルでは、
分岐予測がはずれたときに処理すべき命令Ｉｉ＋３の取
出しがなされる。

【０１５４】また、分岐予測失敗信号Ｑがアクティブ状
態になることにより、シフトレジスタ３７から出力され
る分岐予測先命令発行数信号Ｓの基づいて、分岐予測先
命令無効信号発生回路３８から分岐予測先命令無効信号
Ｇが出力される。これにより、ｔ６サイクル以降、分岐
予測先命令Ｉｎ，Ｉｎ＋１の処理が無効にされる。

【０１５５】以上詳述したこの実施例によれば、次のよ
うな効果が得られる。

【０１５６】（１）まず、命令実行ステージＥＸが、条
件分岐命令の実行シーケンスに基づいて、パイプライン
化されているので、１サイクルの時間を短縮することが
できる。これにより、命令処理装置の性能の低下を防止
することができる。

【０１５７】（２）また、遅延スロット命令の取出し終
了タイミングＴａと次命令の取出し可能タイミングＴｂ
とに基いて、動的に分岐予測先命令を取り出すようにし
たので、プログラムが遅延スロット命令の挿入部に、１
つも有効な命令を挿入することができない場合であって
も、遅延ペナルティが生じないようにすることができ
る。

【０１５８】（３）同様に、プログラムが遅延スロット
命令の挿入部に、有効な命令を挿入することができるも
のの、十分な数の命令を挿入することができない場合で
あっても、遅延ペナルティが生じないようにすることが
できる。

【０１５９】すなわち、命令実行ステージＥＸをパイプ
ライン化したことにより、プログラムが遅延スロット命
令の挿入部に２つ以上の命令を挿入することができる場
合であっても、挿入できる命令が２命令以上ない場合
は、遅延ペナルティが生じる。

【０１６０】しかし、この実施例は、上記の如く、分岐
予測命令を動的に挿入することができるようにしたの
で、このような場合であっても。遅延ペナルティが生じ
ないようにすることができる。

【０１６１】（４）同様に、コンパイラが遅延スロット
命令を挿入する場合、条件分岐命令で指定される遅延ス
ロット命令数ｊとは無関係に、できるだけ多くの遅延ス
ロット命令を挿入することができる。これにより、コン
パイラの設計が容易になる。

【０１６２】（５）同様に、分岐判定所要サイクル数ｋ
が分岐判定に係るデータに基づいて変化する場合であっ
ても、コンパイラは遅延スロット命令に対応する機械語
を生成することができる。

【０１６３】すなわち、命令実行ステージＥＸをパイプ
ライン化した場合、分岐判定所要サイクル数ｋが分岐判
定に係るデータに基づいて変化することがある。

【０１６４】例えば、分岐条件の判定に、２つの符号付
きデータの大小比較が用いられた場合、この２つのデー
タの符号が異なれば、符号のみの比較で分岐判定が終了
するので、分岐判定所要サイクル数ｋは少なくなる。

【０１６５】これに対し、２つのデータの符号が同じ場
合は、２つのデータの全ビットを比較しなければならな
いため、分岐判定に要する計算量が多くなり、分岐判定
所要サイクル数ｋが多くなる。

【０１６６】このような場合、コンパイラは、あらかじ
め、遅延スロット命令数を知ることができないため、遅
延スロット命令に対応する機械語を生成することができ
なくなる。

【０１６７】しかし、この実施例では、コンパイラは、
分岐判定に係わる所要サイクル数ｋとは無関係に遅延ス
ロット命令を挿入することができるため、このような場
合であっても、遅延スロット命令に対応する機械語を生
成することができる。

【０１６８】（６）同様に、分岐予測がはずれた場合に
無効にする分岐予測先命令数を少なくすることができ
る。

【０１６９】すなわち、遅延ペナルティを解消するに
は、分岐するしないにかかわらず、分岐予測先命令を取
り出すようにすれば、解消することができる。

【０１７０】しかし、このような構成では、命令実行ス
テージＥＸのパイプライン段数が多くなると、分岐予測
がはずれた場合、無効にされる分岐予測命令数が多くな
る。

【０１７１】これに対し、この実施例は、まず、遅延ス
ロット命令を取り出し、この取出しが終了しても、次命
令の取出しが可能とならない場合だけ、分岐予測先命令
を取り出すようにしたので、分岐予測がはずれた場合で
も、無効にされる分岐予測命令を極力少なくすることが
できる。

【０１７２】以上、この発明の一実施例を詳細に説明し
たが、この発明は、上述したような実施例に限定される
ものでななく、ほかにもその要旨を逸脱しない範囲で種
々様々変形実施可能なことは勿論である。

【０１７３】

【発明の効果】以上詳述したように、この発明によれ
ば、サイクル時間を短縮することができ、また、遅延ス
ロット命令を挿入することができない場合であっても、
遅延ペナルティを解消することができ、さらに、分岐条
件ごとに遅延スロット命令数が異なる場合であってもコ
ンパイラを容易に設計することができる命令処理方式お
よび命令処理装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の命令処理装置の一実施例の構成を示
すブロック図である。

【図２】パイプライン制御方式の従来のマイクロプロセ
ッサの構成を示すブロック図である。

【図３】パイプライン制御方式で命令が連続的に処理さ
れる様子を示すタイミングチャートである。

【図４】条件分岐命令により遅延ペナルティが発生する
様子を示すタイミングチャートである。

【図５】１つの遅延スロット命令により、遅延ペナルテ
ィが解消される様子を示すタイミングチャートである。

【図６】２つの遅延スロット命令により、遅延ペナルテ
ィが解消される様子を示すタイミングチャート図であ
る。

【図７】この発明の一実施例の条件分岐命令の構成を示
す図である。

【図８】補助レジスタの真理値表を示す図である。

【図９】マルチプレクサの真理値表を示す図である。

【図１０】分岐制御回路の真理値表を示す図である。

【図１１】ＴａがＴｂより早く、かつ、ｊが“０”の場
合において、分岐予測が当った場合の動作を示すタイミ
ングチャートである。

【図１２】ＴａがＴｂより早く、かつ、ｊが“０”の場
合において、分岐予測がはずれた場合の動作を示すタイ
ミングチャートである。

【図１３】ＴａがＴｂより遅い場合において、分岐条件
が成立した場合の動作を示すタイミングチャートであ
る。

【図１４】ＴａがＴｂより遅い場合において、分岐条件
が成立しなかった場合の動作を示すタイミングチャート
である。

【図１５】ＴａがＴｂより早く、かつ、ｊが“０”でな
い場合において、分岐予測が当った場合の動作を示すタ
イミングチャートである。

【図１６】ＴａがＴｂより早く、かつ、ｊが“０”でな
い場合において、分岐予測がはずれた場合の動作を示す
タイミングチャートである。

【符号の説明】

１０…命令取出し部、２０…命令解読部、３０…命令実
行部、１１…命令アドレスレジスタ、１２…命令アドレ
スバス、１３…インクリメンタ、１４…加算器、１５…
補助レジスタ、１６…マルチプレクサ、１７…命令バ
ス、２１…命令レジスタ、２２…デコーダ、２３…デク
リメントカウンタ、３１…ＡＬＵ制御レジスタ、３２…
ＡＬＵ、３３…条件分岐指定信号発生回路、３４…分岐
予測失敗信号発生回路、３５…分岐制御回路、３６…分
岐直後命令無効信号発生回路、３７…シフトレジスタ、
３８…分岐予測命令無効信号発生回路。

Claims

【特許請求の範囲】

【請求項１】条件分岐命令の後に遅延補間命令を挿入
し、分岐するしないにかかわらず、条件分岐命令を取り
出した後は、この遅延補間命令を取り出すことにより、
遅延ペナルティを解消するように設定されたパイプライ
ン制御方式の命令処理方式において、前記条件分岐命令に前記遅延補間命令の数を指定する情
報を挿入し、かつ、命令の実行を行うパイプラインステ
ップを条件分岐命令の実行シーケンスに基づいてパイプ
ライン化し、前記情報により指定される数の遅延補間命
令の取出しが終了しても、条件分岐命令の次に処理すべ
き命令の取出しが可能とならない場合は、遅延補間命令
の取出しが終了してから次命令の取出しが可能となるま
で、分岐予測により予測された分岐先の命令を取り出す
ようにしたことを特徴とする命令処理方式。
【請求項２】条件分岐命令の後に遅延補間命令を挿入
し、分岐するしないにかかわらず、条件分岐命令を取り
出し後は、この遅延補間命令を取り出すことにより、遅
延ペナルティを解消するように設定されたパイプライン
制御方式の命令処理装置において、前記遅延補間命令の数を指定する情報を含む条件分岐命
令の実行シーケンスに基づいてパイプライン化された命
令実行手段と、前記情報により指定される数の遅延補間命令の取出しが
終了しても、条件分岐命令の次に処理すべきの命令の取
出しが可能とならない場合は、遅延補間命令の取出しが
終了してから次命令の取出しが可能となるまで、分岐予
測により予測された分岐先の命令を取り出すように、命
令の取出しを制御する取出し制御手段とを具備したこと
を特徴とする命令処理装置。