JPH03116236A - 例外処理方法及び例外処理装置 - Google Patents
例外処理方法及び例外処理装置Info
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- JPH03116236A JPH03116236A JP2135138A JP13513890A JPH03116236A JP H03116236 A JPH03116236 A JP H03116236A JP 2135138 A JP2135138 A JP 2135138A JP 13513890 A JP13513890 A JP 13513890A JP H03116236 A JPH03116236 A JP H03116236A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
Landscapes
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタルコンピュータ、殊にデジタルコンピュ
ータの発令実行装置に関する。
ータの発令実行装置に関する。
デジタルコンピュータの設計における第１の目標はプロ
セッサの処理能力、即ち単位時間あたりに処理される命
令数を高めることである。そのための一つのアプローチ
は、プロセッサのハードウェア設計を改良してマシンサ
イクルタイムを少なくすることであった。もう一つのア
プローチはマシンサイクルあたり一命令を処理するよう
に設計されたアーキテクチャと命令集合を開発すること
であった０以上のアプローチは共に順次サイクルあたり
せいぜいｌ命令しか発しないとういう基本的な処理方法
のために、マシンサイクルあたりの最大処理能力が１命
令という論理的処理能力に限定されている。
セッサの処理能力、即ち単位時間あたりに処理される命
令数を高めることである。そのための一つのアプローチ
は、プロセッサのハードウェア設計を改良してマシンサ
イクルタイムを少なくすることであった。もう一つのア
プローチはマシンサイクルあたり一命令を処理するよう
に設計されたアーキテクチャと命令集合を開発すること
であった０以上のアプローチは共に順次サイクルあたり
せいぜいｌ命令しか発しないとういう基本的な処理方法
のために、マシンサイクルあたりの最大処理能力が１命
令という論理的処理能力に限定されている。
サイクルあたり１命令以上の命令を発する方式がｒＣＲ
ＩＳＰマイクロプロセッサのハードウエアアーキテクチ
ャ」と題するディーラエル他の論文（１０９８ＡＣＭＯ
Ｏ８４−７４９５８７゜ρｐ３０−３１９）と「多重機
能ユニットプロセッサの性能改善させるための発令方法
」と題するアコスタ他の論文（Ｉ ＥＥＥコンピュータ
紀要、Ｃ−３５巻、Ｎｏ、 ９．９月８６ 、ｐｐ、
８１５−８２８）中に記述されている。
ＩＳＰマイクロプロセッサのハードウエアアーキテクチ
ャ」と題するディーラエル他の論文（１０９８ＡＣＭＯ
Ｏ８４−７４９５８７゜ρｐ３０−３１９）と「多重機
能ユニットプロセッサの性能改善させるための発令方法
」と題するアコスタ他の論文（Ｉ ＥＥＥコンピュータ
紀要、Ｃ−３５巻、Ｎｏ、 ９．９月８６ 、ｐｐ、
８１５−８２８）中に記述されている。
命令を並行して発することに対する制約は命令群が同一
のマシンサイクル中に同一機能のプロセッサ装置の使用
を要求してはならないという点である。この制約はプロ
セッサアーキテクチャ内に含まれる資源に関係し、頻繁
に使用される機能単位の追加的なコピーを設けることに
よって幾分除去することができる。
のマシンサイクル中に同一機能のプロセッサ装置の使用
を要求してはならないという点である。この制約はプロ
セッサアーキテクチャ内に含まれる資源に関係し、頻繁
に使用される機能単位の追加的なコピーを設けることに
よって幾分除去することができる。
上記のアコスタ他による論文は多重機能単位の存在を利
用するための益金発令方法を提示している。更に、上記
論文中に述べられたＣＲＩＳＰアーキテクチャによれば
、もう一つの命令と並行して分岐命令を実行することが
できる。更に、メインフレームにより、整数と浮動小数
点命令を種々の機能単位に並行して発送することが可能
であった。
用するための益金発令方法を提示している。更に、上記
論文中に述べられたＣＲＩＳＰアーキテクチャによれば
、もう一つの命令と並行して分岐命令を実行することが
できる。更に、メインフレームにより、整数と浮動小数
点命令を種々の機能単位に並行して発送することが可能
であった。
然しなから、これら方式では全て、同時発令された命令
が互いに依存関係にないことが必要である。依存関係の
種類は以下に詳説するが、一対の命令間の基本的依存関
係は、その対命令中の第２の命令が対命令中の第１の命
令の実行によって生するデータを処理することである。
が互いに依存関係にないことが必要である。依存関係の
種類は以下に詳説するが、一対の命令間の基本的依存関
係は、その対命令中の第２の命令が対命令中の第１の命
令の実行によって生するデータを処理することである。
従って、第１の命令は第２の命令に先立って処理する必
要がある。
要がある。
かくして、これら現存のプロセッサはすこぶる少数の命
令の組合せしか同時に発することはできず、また実行す
ることもできない。分岐命令はメモリ照会が不要で新た
な１アドレスだけしか計算する必要のない特殊なケース
である。同様にして、浮動小数点と整数命令はＡＬＵ資
源しか必要とせず、メモリ照会を要しない。かくして、
命令相互間のデータ依存関係は存在しない。
令の組合せしか同時に発することはできず、また実行す
ることもできない。分岐命令はメモリ照会が不要で新た
な１アドレスだけしか計算する必要のない特殊なケース
である。同様にして、浮動小数点と整数命令はＡＬＵ資
源しか必要とせず、メモリ照会を要しない。かくして、
命令相互間のデータ依存関係は存在しない。
上記制約に鑑みて、これらシステム中で並行発令される
命令の種類は極度に制限され、一定の限定された状況で
は２個の命令を１クロックで発することが可能だとはい
え、その平均処理能力は１命令あたり１クロックを大き
く土建ることは不可能である。
命令の種類は極度に制限され、一定の限定された状況で
は２個の命令を１クロックで発することが可能だとはい
え、その平均処理能力は１命令あたり１クロックを大き
く土建ることは不可能である。
本発明においては、命令のファミリーは１クロック内で
並行して発することの可能なプログラム中の順次命令の
集合である。ｌファミリー内に含ませることの可能な命
令の種類の数は従来技術によるプロセッサ内に可能なも
のよりも大きい。
並行して発することの可能なプログラム中の順次命令の
集合である。ｌファミリー内に含ませることの可能な命
令の種類の数は従来技術によるプロセッサ内に可能なも
のよりも大きい。
本発明の場合、ｌクロック中に、例えばＡＬＵとメモリ
に照会する形式の命令を含む命令のファミリーを発する
ことができる。特殊なパイプラインはその発された命令
ファミリーの受領と処理を容易にする資源を含む。その
ため、本発明はｌクロックあたり１命令以上の命令処理
能力を考慮するものである。
に照会する形式の命令を含む命令のファミリーを発する
ことができる。特殊なパイプラインはその発された命令
ファミリーの受領と処理を容易にする資源を含む。その
ため、本発明はｌクロックあたり１命令以上の命令処理
能力を考慮するものである。
本発明を一面から見ると、命令ファミリーが取出され解
説される。各命令についての解説情報は、その命令を実
行するためにどの資源が必要とされるかを表示するステ
ータス情報を含む。もしそのステータス情報が実行中資
源の競合が何ら生じないことを表示するならばその命令
ファミリーは１クロックで発せられる。
説される。各命令についての解説情報は、その命令を実
行するためにどの資源が必要とされるかを表示するステ
ータス情報を含む。もしそのステータス情報が実行中資
源の競合が何ら生じないことを表示するならばその命令
ファミリーは１クロックで発せられる。
本発明のもう一つの面によれば、命令実行装置がデータ
依存関係を有する命令ファミリーを第２の命令のオペラ
ンドとして必要とされる第１の命令の生成データを設け
ることによって実行し、その後にその生成データをレジ
スタに書込むようになっている。
依存関係を有する命令ファミリーを第２の命令のオペラ
ンドとして必要とされる第１の命令の生成データを設け
ることによって実行し、その後にその生成データをレジ
スタに書込むようになっている。
本発明の更にもう一つの面によれば、選択された命令集
合の命令の部分集合が並行処理用の候補として指名され
る。ファミリー内の各命令の解読結果のステータス情報
はその命令が並行処理の候補であるかどうかを示す。も
しステータス情報がファミリー内の全命令が候補であっ
て資源の競合が何ら生じないこを示すならば、そのファ
ミリーは並行して実行される。
合の命令の部分集合が並行処理用の候補として指名され
る。ファミリー内の各命令の解読結果のステータス情報
はその命令が並行処理の候補であるかどうかを示す。も
しステータス情報がファミリー内の全命令が候補であっ
て資源の競合が何ら生じないこを示すならば、そのファ
ミリーは並行して実行される。
本発明のもう一つの面によれば、ユニークな例外処理プ
ロシージャによって単一の命令用に開発された例外プロ
シージャを活用してシステムを単純化することができる
。システムはファミリーの実行中に例外の存在をテスト
する。もし例外が発見されるならば、そのファミリーと
関連するデ・−タの書込みは禁止されてシステムのマク
ロ状態を保存するようになっている。その場合、ファミ
リー内の命令は単独に実行されることによって現存の例
外処理プロシージャを利用できるようになっている。
ロシージャによって単一の命令用に開発された例外プロ
シージャを活用してシステムを単純化することができる
。システムはファミリーの実行中に例外の存在をテスト
する。もし例外が発見されるならば、そのファミリーと
関連するデ・−タの書込みは禁止されてシステムのマク
ロ状態を保存するようになっている。その場合、ファミ
リー内の命令は単独に実行されることによって現存の例
外処理プロシージャを利用できるようになっている。
本発明のもう一つの面によれば、分岐予測の誤りから回
復するための分岐復帰機構は分岐予測ビットと分岐条件
ビットを比較することによって予測の誤りをテストする
。予測が誤りの場合には、ファミリー内の分岐命令の位
置に応じて上記機構は異なる。もし分岐命令がファミリ
ー内の最後の命令であれば、パイプラインはフラッシさ
れ、正確な次の命令がパイプライン内に取出される。も
し分岐命令がファミリー内の最後の命令でなくて、分岐
に続くファミリー内の全命令と関連するデータの書込み
は禁止される必要がある場合には、パイプラインはフラ
ッシされ、正確な次の命令がパイブライン内に取出され
る。
復するための分岐復帰機構は分岐予測ビットと分岐条件
ビットを比較することによって予測の誤りをテストする
。予測が誤りの場合には、ファミリー内の分岐命令の位
置に応じて上記機構は異なる。もし分岐命令がファミリ
ー内の最後の命令であれば、パイプラインはフラッシさ
れ、正確な次の命令がパイプライン内に取出される。も
し分岐命令がファミリー内の最後の命令でなくて、分岐
に続くファミリー内の全命令と関連するデータの書込み
は禁止される必要がある場合には、パイプラインはフラ
ッシされ、正確な次の命令がパイブライン内に取出され
る。
本発明のその他の特徴と利点は図面と以下の詳細な解説
により明らかとなろう。
により明らかとなろう。
実施例はサイクルあたり１命令以上を発するようには設
計されていない現存プロセッサによって使用される目的
命令の集合を実行する。かくして、本実施例は現存シス
テムと下部方向に互換性をもち、システム用に書込まれ
たプログラムを実行することができる。然しなから、以
下に示すように、本システムの命令ファミリーの並行処
理能力によって処理能は劇的に向上する。
計されていない現存プロセッサによって使用される目的
命令の集合を実行する。かくして、本実施例は現存シス
テムと下部方向に互換性をもち、システム用に書込まれ
たプログラムを実行することができる。然しなから、以
下に示すように、本システムの命令ファミリーの並行処
理能力によって処理能は劇的に向上する。
実施例は、各目的コードもしくはマクロ命令を実行する
制御信号がその命令にとって唯一のマイクロコードルー
チンによって提供されるようなマイクロプログラミング
された機械であることが望ましい。
制御信号がその命令にとって唯一のマイクロコードルー
チンによって提供されるようなマイクロプログラミング
された機械であることが望ましい。
目的命令集合からの対候補（ＰＣ）命令の部分集合が選
択され、２個のＰＣのファミリーを並行実行するための
特殊マイクロコードルーチンが制御メモリ内にストアさ
れる。何れの命令がＰＣの部分集合内に含まれるかの選
択は、アプリケーションプログラム中の命令の発生頻度
、命令の並行処理の困難さ、命令の並行処理に必要とさ
れる資源を含む種々の要素に依存する。これら特殊ルー
チンは以下に述べる如く、プロセッサ内の特殊資源に依
存する。
択され、２個のＰＣのファミリーを並行実行するための
特殊マイクロコードルーチンが制御メモリ内にストアさ
れる。何れの命令がＰＣの部分集合内に含まれるかの選
択は、アプリケーションプログラム中の命令の発生頻度
、命令の並行処理の困難さ、命令の並行処理に必要とさ
れる資源を含む種々の要素に依存する。これら特殊ルー
チンは以下に述べる如く、プロセッサ内の特殊資源に依
存する。
然しながら、ただＰＣのみから成るファミリーの場合で
さえ、もし資源の競合が発生する場合には、並行処理は
可能でない。従って、システムはこれらの場合には並行
処理を取消すことになる。
さえ、もし資源の競合が発生する場合には、並行処理は
可能でない。従って、システムはこれらの場合には並行
処理を取消すことになる。
実行装置はかかる場合が頻繁に発生せず、また処理能力
を大きく低下させないように構成する。
を大きく低下させないように構成する。
本システムは目的命令集合を実行する非対プロセッサと
互換可能な目的コードである。このため、非対マシーン
により実行される目的コード命令の順列より成る目的コ
ードプログラムもまたプログラムに何ら変更を加えずに
対マシーンによって実行する必要がある。
互換可能な目的コードである。このため、非対マシーン
により実行される目的コード命令の順列より成る目的コ
ードプログラムもまたプログラムに何ら変更を加えずに
対マシーンによって実行する必要がある。
かくして、本システムでは、プログラム内に発生ずる順
序立てられた対命令群は所定の条件が満たされた場合、
同時に発せられる。こらの条件の発生は命令解読時に発
生させられるステータスビットにより指示されることが
望ましい。
序立てられた対命令群は所定の条件が満たされた場合、
同時に発せられる。こらの条件の発生は命令解読時に発
生させられるステータスビットにより指示されることが
望ましい。
さて、図面について述べると、第１図は実施例のハイレ
ベルブロックダイアグラムである。（同様の参照番号は
敗因を通して同一もしくはそれに対応する部分を示す。
ベルブロックダイアグラムである。（同様の参照番号は
敗因を通して同一もしくはそれに対応する部分を示す。
）
第１図において、読出し装置（ＦＵ）１０は命令キャシ
ュ（ＩＣ）１２と接続される。ＦＵ１２は、正規のシー
ランス動作中にアドレスを増分し条件分岐・飛躍命令の
分岐目的（ＢＲＡＮＣＨ−ＴＡＲＧ）アドレスを計算す
るアドレス状態マシーンにより制御されるアドレス計算
ハードウェアを含む、ＩＣ１２の出力は命令待ち行列レ
ジスタ（ＩＱＲ）１４．１６に接続される。ＩＱＲ１４
，１６と第１と第２の階位の０パイプラインレジスタ（
ＲＯ５とＲＯＦ）１Ｂ、２０は直列に接続され命令待ち
行列２１を形成する。ＲＯ３とＲＯＦ１８．２０の出力
は、それぞれ、第１と第２０階別のルジスタの入力と、
第２のデコード装置と第１のデコード装置（ＤＣ３とＤ
ＣＦ）２２．２４の入力に接続される。２個のデコード
装置２２．２４の出力は第１と第２のＤＣＯバス２８．
３０により対比論理装置（ＰＬＵ）２６のデータ入力に
接続される。これらバス上のステータスビットは第１と
第２のステータスバス３２．３４によりＰＬＵ２６の制
御人力に接続される。ＰＬＵ１６は併合デコードバス（
ＭＤＢ）３６により実行装置（ＥＵ）２６に接続される
データ出力と、ＦＵＣバス４０によりＰＯ２６に接続さ
れるＦＵ制御出力と、ＰＵＣバス４２によりＰＯ２５に
接続されたＰＵ接続出力を備える。また、ＥＵ３６はま
た以下に述べるＦ ｌ５ｓｕｅ 信号をアサートする
。
ュ（ＩＣ）１２と接続される。ＦＵ１２は、正規のシー
ランス動作中にアドレスを増分し条件分岐・飛躍命令の
分岐目的（ＢＲＡＮＣＨ−ＴＡＲＧ）アドレスを計算す
るアドレス状態マシーンにより制御されるアドレス計算
ハードウェアを含む、ＩＣ１２の出力は命令待ち行列レ
ジスタ（ＩＱＲ）１４．１６に接続される。ＩＱＲ１４
，１６と第１と第２の階位の０パイプラインレジスタ（
ＲＯ５とＲＯＦ）１Ｂ、２０は直列に接続され命令待ち
行列２１を形成する。ＲＯ３とＲＯＦ１８．２０の出力
は、それぞれ、第１と第２０階別のルジスタの入力と、
第２のデコード装置と第１のデコード装置（ＤＣ３とＤ
ＣＦ）２２．２４の入力に接続される。２個のデコード
装置２２．２４の出力は第１と第２のＤＣＯバス２８．
３０により対比論理装置（ＰＬＵ）２６のデータ入力に
接続される。これらバス上のステータスビットは第１と
第２のステータスバス３２．３４によりＰＬＵ２６の制
御人力に接続される。ＰＬＵ１６は併合デコードバス（
ＭＤＢ）３６により実行装置（ＥＵ）２６に接続される
データ出力と、ＦＵＣバス４０によりＰＯ２６に接続さ
れるＦＵ制御出力と、ＰＵＣバス４２によりＰＯ２５に
接続されたＰＵ接続出力を備える。また、ＥＵ３６はま
た以下に述べるＦ ｌ５ｓｕｅ 信号をアサートする
。
さて、以下に第１図のシステムの動作を説明する。命令
ファミリー内の第１と第２の命令はそれぞれＲＯＦとＲ
Ｏ３２０，１８内にストアされる。
ファミリー内の第１と第２の命令はそれぞれＲＯＦとＲ
Ｏ３２０，１８内にストアされる。
これらの命令はそれぞれのデコード装置２２．２４で解
読され、解読結果はそれぞれのＤＣＯバス２８．３０上
に出力される。第１の解読結果は第１の入口点フィール
ド（ＥＰＴ−Ｆ）と第１のステータスビット集合を含み
、第２の解読結果は、第２の入口点フィールド（ＥＰＴ
−３）と第２のステータスビット集合を含む。各解読結
果におけるステータスビットは、それぞれの命令がＰＣ
であるかどうか、またどの資源が命令を実行するに必要
であるかを示す。両方の解読結果からのステータス情報
はステータスバス３２と３４上のＰＬＵ制御ポートにま
わされる。
読され、解読結果はそれぞれのＤＣＯバス２８．３０上
に出力される。第１の解読結果は第１の入口点フィール
ド（ＥＰＴ−Ｆ）と第１のステータスビット集合を含み
、第２の解読結果は、第２の入口点フィールド（ＥＰＴ
−３）と第２のステータスビット集合を含む。各解読結
果におけるステータスビットは、それぞれの命令がＰＣ
であるかどうか、またどの資源が命令を実行するに必要
であるかを示す。両方の解読結果からのステータス情報
はステータスバス３２と３４上のＰＬＵ制御ポートにま
わされる。
第１のステータスビットはＰＣと命名され、命令が一対
の候補であるかどうかを示す、第２のステータスビット
はＥ Ｐｙ＋ｓｍｕｅと命名されマクロ命令が１クロッ
クだけしか必要としなかそれとも多数のクロックを必要
とするかを示す。もしそうであれば、次のクロック中に
次の命令が発せられる。
の候補であるかどうかを示す、第２のステータスビット
はＥ Ｐｙ＋ｓｍｕｅと命名されマクロ命令が１クロッ
クだけしか必要としなかそれとも多数のクロックを必要
とするかを示す。もしそうであれば、次のクロック中に
次の命令が発せられる。
もし否であれば、ＦＯＦとＲＯ５２０，１８内のデータ
はＦ！の発信が生ずるまで変化しない。この信号はＦＵ
ＩＯにより受信され予備読出しが再開される。他のステ
ータスビットは命令がＡＬＵもしくはメモリアドレス指
定論理に対して実行を要求するかどうかを示す。
はＦ！の発信が生ずるまで変化しない。この信号はＦＵ
ＩＯにより受信され予備読出しが再開される。他のステ
ータスビットは命令がＡＬＵもしくはメモリアドレス指
定論理に対して実行を要求するかどうかを示す。
ＰＬＵ２６の出力はステータス情報に依存し、次の３つ
の可能性のうちの一つである。まづ、もし第１の命令が
ＰＣでなければ、第１の命令の解読結果はＭＤ８３８上
に出力されマイクロコードルーチンをアクセスし第１の
命令だけを単独に実行する。更に、ＦＵＣライン４０と
ＰＵＣライン４２上に発せられた信号によって次の単独
の命令がＩＣ１２から読出され第１の命令（ＲＯＦ２０
内にストア）だけがＰＯ２５の次段に発せられる。
の可能性のうちの一つである。まづ、もし第１の命令が
ＰＣでなければ、第１の命令の解読結果はＭＤ８３８上
に出力されマイクロコードルーチンをアクセスし第１の
命令だけを単独に実行する。更に、ＦＵＣライン４０と
ＰＵＣライン４２上に発せられた信号によって次の単独
の命令がＩＣ１２から読出され第１の命令（ＲＯＦ２０
内にストア）だけがＰＯ２５の次段に発せられる。
そのため、プロセッサの並行発令能力は使用されない。
第２に、もし第１と第２の命令が共にＰＣであって対比
可能であれば、即ち、資源の競合が存在しなければ、第
１と第２の命令の解読結果は併合されてＭＤＢ ３ Ｂ
上に出力される。併合された解読結果はマイクロコード
にアクセスして第１と第２の命令をペアにして実行する
。更に、ＦＵＣライン４０とＰＵＣライン４２上に発せ
られた信号によってプログラム内の次の２つの命令がＩ
Ｃ１２から読出され、階位Ｏレジスタ１８．２０内にス
トアされた一対の命令がＰＯ２５の次段に発せられる。
可能であれば、即ち、資源の競合が存在しなければ、第
１と第２の命令の解読結果は併合されてＭＤＢ ３ Ｂ
上に出力される。併合された解読結果はマイクロコード
にアクセスして第１と第２の命令をペアにして実行する
。更に、ＦＵＣライン４０とＰＵＣライン４２上に発せ
られた信号によってプログラム内の次の２つの命令がＩ
Ｃ１２から読出され、階位Ｏレジスタ１８．２０内にス
トアされた一対の命令がＰＯ２５の次段に発せられる。
第３に、もし、第１の命令がＰＣであるが第１と第２の
命令は対比不可能である場合、例えば資源競合の場合に
は、第１の命令の解読結果のサブフィールドがＭＣ８３
８上に出力され、マイクロコードルーチンにアクセスし
て第１の命令を単独に実行する。更に、ＦＵＣライン４
０とＰＯＣライン４２上に発せられた信号によって次の
単独命令がＩＣ１２から読取られ、第１の命令のみがＲ
ＯＦレジスタ２０からＰＯ２５の次段に発せられる。か
くして、プロセッサの並行発信能力は使用されない。
命令は対比不可能である場合、例えば資源競合の場合に
は、第１の命令の解読結果のサブフィールドがＭＣ８３
８上に出力され、マイクロコードルーチンにアクセスし
て第１の命令を単独に実行する。更に、ＦＵＣライン４
０とＰＯＣライン４２上に発せられた信号によって次の
単独命令がＩＣ１２から読取られ、第１の命令のみがＲ
ＯＦレジスタ２０からＰＯ２５の次段に発せられる。か
くして、プロセッサの並行発信能力は使用されない。
本システムの動作は具体例を考察することによって最も
よく理解することができる。これらの具体例はｌスタッ
クをＡＬＵ処理のデータソースとデータシンクとして活
用するプロセッサについてのものである。データはロー
ド／ストア処理によってメモリとスタック間で転送され
る。上記スタックは８個の物理的レジスタ（ＲＯ−Ｒ７
）と、スタックのトップに論理的に割りふられた物理レ
ジスタを指示するレジスタポインタ（ＲＰ）を含む。ス
タックレジスタは、スタックのトップのレジスタをＡと
命名して、ＲＰ値によって明らかにされる論理的命名Ａ
−Ｈを付与される。このタイプのプロセッサでは、デー
タの依存関係をスタックレジスタの競合による特徴をも
つ。もう一つのタイプの依存関係はＲＰ競合である。命
令は全体としてＲＰを増分したり減分したりする。かく
して、命令のファミリーはＲＰの変化に対して競合する
要求条件をもつことになる。
よく理解することができる。これらの具体例はｌスタッ
クをＡＬＵ処理のデータソースとデータシンクとして活
用するプロセッサについてのものである。データはロー
ド／ストア処理によってメモリとスタック間で転送され
る。上記スタックは８個の物理的レジスタ（ＲＯ−Ｒ７
）と、スタックのトップに論理的に割りふられた物理レ
ジスタを指示するレジスタポインタ（ＲＰ）を含む。ス
タックレジスタは、スタックのトップのレジスタをＡと
命名して、ＲＰ値によって明らかにされる論理的命名Ａ
−Ｈを付与される。このタイプのプロセッサでは、デー
タの依存関係をスタックレジスタの競合による特徴をも
つ。もう一つのタイプの依存関係はＲＰ競合である。命
令は全体としてＲＰを増分したり減分したりする。かく
して、命令のファミリーはＲＰの変化に対して競合する
要求条件をもつことになる。
第２図と第３図は、２個の命令のファミリーを標準的な
やり方で実行し１−ルーチンをリスティングして本発明
の並行命令実行を行う際に生ずるスタック形を示す環路
線図である。
やり方で実行し１−ルーチンをリスティングして本発明
の並行命令実行を行う際に生ずるスタック形を示す環路
線図である。
第２図について述べると、２個の命令のＬＤＩ−ＬＯＡ
Ｄファミリーを順次単独実行する際のスタック形が示さ
れている。これら命令は共にＲＰに対して定義されるＨ
レジスタにデータを書込む。
Ｄファミリーを順次単独実行する際のスタック形が示さ
れている。これら命令は共にＲＰに対して定義されるＨ
レジスタにデータを書込む。
ＬＤＩ実行中に、即値データがＨ（ＲＯ）に書込まれ、
ＲＰは増分されてＨがＲ１に変化する。その後、ＬＯＡ
Ｄの実行中にキャッシュデータがＨに書込まれ、ＲＰは
再び増分されてＨはＲ２に変化する。
ＲＰは増分されてＨがＲ１に変化する。その後、ＬＯＡ
Ｄの実行中にキャッシュデータがＨに書込まれ、ＲＰは
再び増分されてＨはＲ２に変化する。
第４図に示す標準的な３段パイプライン１２について述
べると、Ｒ３バイブ９４７段中にこれら命令はそれぞれ
データをＨレジスタに書込み、ＲＰを増分する。かくし
て、並行処理はこれらレジスタとＲＰの競合の影響を除
去するための何ら特別の資源や手法がなくとも可能とな
ろう。
べると、Ｒ３バイブ９４７段中にこれら命令はそれぞれ
データをＨレジスタに書込み、ＲＰを増分する。かくし
て、並行処理はこれらレジスタとＲＰの競合の影響を除
去するための何ら特別の資源や手法がなくとも可能とな
ろう。
第５図に示す実施例で使用される比較的深度の高い６段
バイブラインについて対の並行処理方法を解説する。対
命令を並行処理するには、ロード命令のデータキャッシ
ュアドレスが階位２中に発生させられ、オペランドが取
出され、キャッシュデータがＧ（Ｒ１）に書込まれ、階
位３中に即値データが）Ｉ（ＲＯ）に書込まれる０階位
４中にＲＰは２だけ増分されることによってＲ１はＡと
、Ｒ２はＨと定義される。かくして、本発明のマイクロ
コードと資源によって一対の命令が並行して発せられ実
行することが可能になる。
バイブラインについて対の並行処理方法を解説する。対
命令を並行処理するには、ロード命令のデータキャッシ
ュアドレスが階位２中に発生させられ、オペランドが取
出され、キャッシュデータがＧ（Ｒ１）に書込まれ、階
位３中に即値データが）Ｉ（ＲＯ）に書込まれる０階位
４中にＲＰは２だけ増分されることによってＲ１はＡと
、Ｒ２はＨと定義される。かくして、本発明のマイクロ
コードと資源によって一対の命令が並行して発せられ実
行することが可能になる。
第３図について述べると、２個の命令のＬＤＤ−ＤＡＤ
Ｄファミリーを順次単独実行するためのスタック形が描
かれている。更に、第４図の３段バイブラインについて
述べると、ＬＤＤの実行中に、ＲＰは増分されてＡはＲ
２と定義されて０Ｐ−２データの高次フィールドがＡ（
Ｒ２）に書込まれ、０Ｒ−２データの低次フィールドが
階位２中にＨ（Ｒ３）に書込まれる。最後に、ＲＰは再
び増分されて、階位３中にＡはＲ３と定義される。
Ｄファミリーを順次単独実行するためのスタック形が描
かれている。更に、第４図の３段バイブラインについて
述べると、ＬＤＤの実行中に、ＲＰは増分されてＡはＲ
２と定義されて０Ｐ−２データの高次フィールドがＡ（
Ｒ２）に書込まれ、０Ｒ−２データの低次フィールドが
階位２中にＨ（Ｒ３）に書込まれる。最後に、ＲＰは再
び増分されて、階位３中にＡはＲ３と定義される。
その後、ＤＡＤＤの実行中、Ｃ（Ｒ１）とＡ（Ｒ３）中
のデータは合計されてＣ（Ｒ１）に書込まれ、Ｄ（ＲＯ
）とＢ（Ｒ２）中のデータは階位２中に合計されてＤ（
ＲＯ）に書込まれ、ＲＰは階位３中に２だけ減分される
。
のデータは合計されてＣ（Ｒ１）に書込まれ、Ｄ（ＲＯ
）とＢ（Ｒ２）中のデータは階位２中に合計されてＤ（
ＲＯ）に書込まれ、ＲＰは階位３中に２だけ減分される
。
第４図の３段パイプラインについて述べると、もし対命
令が並行して実行される場合には、データの書込みと合
計は階位３中に行われるため、解決不能なデータの競合
が生ずることになろう。
令が並行して実行される場合には、データの書込みと合
計は階位３中に行われるため、解決不能なデータの競合
が生ずることになろう。
ＲＰの変更に対する要求条件が競合するため、階位３中
に更なる競合が生ずることになろう。
に更なる競合が生ずることになろう。
第５図の６段パイプラインについて述べると、対命令を
並行実行するために、階位３中にｏｐ−２データが、階
位３中にデータキャシュから読出され、贈位４中にレジ
スタＡ（Ｒ１）とＢ（ＲＯ）の内容と、Ａ（Ｒ１）とＢ
（ＲＯ）に書込まれた和と、贈位５中にＨ（Ｒ２）とＧ
（Ｒ３）に書込まれた原始０Ｐ−２データと合計される
。かくして、解決不能なレジスタもしくはＲＰの競合は
何ら生じない。
並行実行するために、階位３中にｏｐ−２データが、階
位３中にデータキャシュから読出され、贈位４中にレジ
スタＡ（Ｒ１）とＢ（ＲＯ）の内容と、Ａ（Ｒ１）とＢ
（ＲＯ）に書込まれた和と、贈位５中にＨ（Ｒ２）とＧ
（Ｒ３）に書込まれた原始０Ｐ−２データと合計される
。かくして、解決不能なレジスタもしくはＲＰの競合は
何ら生じない。
上記より、並行処理のためにはデータをスタック内のレ
ジスタに書込む前にデータにアクセスする必要があるこ
とが明らかである。第６図はその必要とされるアクセス
を容易にするレジスタ形を示した図である。第６図にお
いて、レジスタファイル６０は４個の書込みボートと４
個の読出しボートを備えることによってダブルワードを
同時に転送することができるようになっている。更に、
バイパス回路６２、バイパスバス６４、キャシュデータ
、即値データおよびＡＬＵ入力バス、マルチプレクサお
よびＳＢ、、間の交叉接続によってレジスタファイル６
０に書込む前にデータに対して直接アクセスすることが
可能になる。そのため、深度パイプラインと多重ポート
レジスタファイルによって、マイクロコードは命令の多
くの組合せをファミリーとして実行することができる。
ジスタに書込む前にデータにアクセスする必要があるこ
とが明らかである。第６図はその必要とされるアクセス
を容易にするレジスタ形を示した図である。第６図にお
いて、レジスタファイル６０は４個の書込みボートと４
個の読出しボートを備えることによってダブルワードを
同時に転送することができるようになっている。更に、
バイパス回路６２、バイパスバス６４、キャシュデータ
、即値データおよびＡＬＵ入力バス、マルチプレクサお
よびＳＢ、、間の交叉接続によってレジスタファイル６
０に書込む前にデータに対して直接アクセスすることが
可能になる。そのため、深度パイプラインと多重ポート
レジスタファイルによって、マイクロコードは命令の多
くの組合せをファミリーとして実行することができる。
例えば、第３図に示すＬＤＤ−ＤＡＤＤの対を実行する
際、贈位３中にキャシュデータは直接データキャシュか
らＣＤＨｉ ｃ！：ＣＤＬｏへ転送されその後にレジス
タファイアルへ書込まれる一方、０Ｐ−ＩＨはＲｅｇＡ
からＫＨＲｅｇへ転送され、０Ｐ−ＩＬはＲｅｇＢから
ＫＬＲｅｇへ転送される。
際、贈位３中にキャシュデータは直接データキャシュか
らＣＤＨｉ ｃ！：ＣＤＬｏへ転送されその後にレジス
タファイアルへ書込まれる一方、０Ｐ−ＩＨはＲｅｇＡ
からＫＨＲｅｇへ転送され、０Ｐ−ＩＬはＲｅｇＢから
ＫＬＲｅｇへ転送される。
転送データの和は贈位４中にＡＬＵにより計算され、贈
位５中にＲｅｇＡとＲｅｇＢへ書込まれる。更に、ＣＤ
Ｈｉ とＣＤＬｏ内のデータは贈位５中にＲｅｇＨとＲ
ｅｇＧへ書込まれる。
位５中にＲｅｇＡとＲｅｇＢへ書込まれる。更に、ＣＤ
Ｈｉ とＣＤＬｏ内のデータは贈位５中にＲｅｇＨとＲ
ｅｇＧへ書込まれる。
例えば、ロード命令とロード即値命令を含むファミリー
はｌクロック中に発せられ処理することが可能である。
はｌクロック中に発せられ処理することが可能である。
同様にロードと加算命令を含むファミリーを１クロック
中に発し処理することができる。
中に発し処理することができる。
第７図は本発明の実施例のアーキテクチャを示す詳細な
ブロックダイアグラムである。デコード装置はＲＯＦと
ＲＯ３２０，１８の命令に応答し第１と第２の入口点Ｅ
ＰＦとＥＰＳを発生する入口点テーブル（ＥＰＴ）２２
．２４である。
ブロックダイアグラムである。デコード装置はＲＯＦと
ＲＯ３２０，１８の命令に応答し第１と第２の入口点Ｅ
ＰＦとＥＰＳを発生する入口点テーブル（ＥＰＴ）２２
．２４である。
ＥＰＴ２３，２４の出力は、第１と第２のＤＣＯバス２
８．３０にそれぞれ接続される。第１のＥＰビットフィ
ールドＦ＜０：１５＞はＥＰＴＦ２３から第１のＤＣＯ
バス２８へ転送され、第２のＥＰビットフィールドＳ＜
４：１５＞はＥＰＴＳ２４から第２のＤＣＯバス３０へ
転送される。ビットフィールドＦ＜１．２．１４．１５
＞は第１のステータスバス３２により耐化論理７２へ転
送れ、ビットフィールドＳ＜５．６，７．８＞は第２の
ステータスバス３４により転送される。
８．３０にそれぞれ接続される。第１のＥＰビットフィ
ールドＦ＜０：１５＞はＥＰＴＦ２３から第１のＤＣＯ
バス２８へ転送され、第２のＥＰビットフィールドＳ＜
４：１５＞はＥＰＴＳ２４から第２のＤＣＯバス３０へ
転送される。ビットフィールドＦ＜１．２．１４．１５
＞は第１のステータスバス３２により耐化論理７２へ転
送れ、ビットフィールドＳ＜５．６，７．８＞は第２の
ステータスバス３４により転送される。
ビットフィールドＦ＜９：１５＞はＦＬＳＢバス７６に
よってＭＵＸ／論理装置（ＭＬＵ）７４の０人力へ転送
され、ビットフィールドＳ〈９：１５〉は５ＬＳＢバス
７８によりＭＬＵ７４の１人力へ転送される。
よってＭＵＸ／論理装置（ＭＬＵ）７４の０人力へ転送
され、ビットフィールドＳ〈９：１５〉は５ＬＳＢバス
７８によりＭＬＵ７４の１人力へ転送される。
ビットフィールドＦ＜２：８＞はＭＭＳＢバス８０上に
転送され、ＭＬＵ７４出力はＭＬＳＢバス８２に転送さ
れる。ＭＭＳＢとＭＬＳＢバス８０．８２は併合されて
併合ＥＰＴ （ＭＥＰＴ）バス３８のＭＳＢとＬＳＢ部
分を形成する。ＭＥＰＴはマイクロメモリ３９からのマ
イクロコードをアクセスするために使用される。
転送され、ＭＬＵ７４出力はＭＬＳＢバス８２に転送さ
れる。ＭＭＳＢとＭＬＳＢバス８０．８２は併合されて
併合ＥＰＴ （ＭＥＰＴ）バス３８のＭＳＢとＬＳＢ部
分を形成する。ＭＥＰＴはマイクロメモリ３９からのマ
イクロコードをアクセスするために使用される。
耐化論理は、ＦＵＣバス４０上を転送されパイプライン
に対命令もしくは単一命令を発するように指令するｐｃ
とＥＰＴｌ、、、、信号を発生する。
に対命令もしくは単一命令を発するように指令するｐｃ
とＥＰＴｌ、、、、信号を発生する。
更に、相対ｐｃ信号がＭＬＵ７４の０９人力に接続され
たＰＣＮＰライン８４上に転送され、ビットＦく２〉は
多重制御ライン８６上をＭＬＵ７４の制御人力へ転送さ
れる。
たＰＣＮＰライン８４上に転送され、ビットＦく２〉は
多重制御ライン８６上をＭＬＵ７４の制御人力へ転送さ
れる。
第８図はＭＥＰＴ＜２ ： １５＞によりアドレス指定
されるマイクロメモリ３９のメモリマツプである。ＭＥ
ＰＴのＭＳＢフィールドは、Ｆ〈２〉がＭＳＢである場
合、常にＦ＜２：８＞に等しい。
されるマイクロメモリ３９のメモリマツプである。ＭＥ
ＰＴのＭＳＢフィールドは、Ｆ〈２〉がＭＳＢである場
合、常にＦ＜２：８＞に等しい。
ＭＥＰＴのＬＳＢフィールドはＭＬＵ７４の出力に等し
く、ＮＰＰＣと多重制御ライン８４．８６上の信号に依
存する。全ＰＣのＭＳＢ、Ｆ＜２＞は、１の値を有し、
非ＰＣ全体についてＯの値を有する。
く、ＮＰＰＣと多重制御ライン８４．８６上の信号に依
存する。全ＰＣのＭＳＢ、Ｆ＜２＞は、１の値を有し、
非ＰＣ全体についてＯの値を有する。
対候補ではない第１の命令の場合、ＭＳＢ、Ｆく２〉は
０であり、÷イクロコードアドレス（Ｍ Ｅ Ｐ Ｔ）
はアドレス空間９２の下半分９０内に配置される。対候
補の第１の命令の場合、ＭＳＢ。
０であり、÷イクロコードアドレス（Ｍ Ｅ Ｐ Ｔ）
はアドレス空間９２の下半分９０内に配置される。対候
補の第１の命令の場合、ＭＳＢ。
Ｆく２〉は１であり、マイクロコードアドレス（ＭＥＰ
Ｔ）はアドレス空間の上半分９４である。
Ｔ）はアドレス空間の上半分９４である。
ＭＥＰＴを発生させるための第７図に示すシステムの動
作を第１の命令が対候補でない場合、対候補であるが対
化されていない場合、および対候補であって対化されて
いる場合について次に説明する。
作を第１の命令が対候補でない場合、対候補であるが対
化されていない場合、および対候補であって対化されて
いる場合について次に説明する。
第１の命令が対候補でない場合、Ｆ〈２〉は０で、ＭＬ
Ｕ７４のＯ入力はＭＬＳＢバス８２に接続されるため、
フィールドＦ＜９：１５＞はＭＬＳＢバス８２上を転送
され、ＭＥＰＴは、 ＭＥＰＴ＜２７１５ ＞＝ Ｆ＜２ ： ８＞： Ｆ＜９ ： １５＞ 弐ｌそ
のためｉＭＥＰＴはＥＰＴＦフィールドに等しくなる。
Ｕ７４のＯ入力はＭＬＳＢバス８２に接続されるため、
フィールドＦ＜９：１５＞はＭＬＳＢバス８２上を転送
され、ＭＥＰＴは、 ＭＥＰＴ＜２７１５ ＞＝ Ｆ＜２ ： ８＞： Ｆ＜９ ： １５＞ 弐ｌそ
のためｉＭＥＰＴはＥＰＴＦフィールドに等しくなる。
このアドレスは第８図に示すアドレス空間９２の下半分
９０内にある。かくして、ＭＥＰＴはこの場合マイクロ
コードにアクセスし、第１の命令を単独命令として実行
する。
９０内にある。かくして、ＭＥＰＴはこの場合マイクロ
コードにアクセスし、第１の命令を単独命令として実行
する。
もし第１の命令が対候補であるが第２の命令と耐化可能
でない場合には、Ｆ〈２〉は１で、ＮＰＰＣライン８４
上の信号がセットされる。この場合、ＭＬＵ７４はフィ
ールド＜０００００００＞をＭＬＳＢバス８２に転送し
、ＭＥＰＴはＭＥＰＴ＜２７１５＞＝ Ｆ＜２：８＞：＜０００００００＞ 式２となる。そ
のため、ＭＥＰＴはゼロ７個のストリングによって伴わ
れるＥＰＴＦのＭＳＢフィールドに等しくなる。かくし
て、相対化対候補を実行するためのマイクロコードのア
ドレスは第８図に示すアドレス空間９２の上半分９４内
に配置される。
でない場合には、Ｆ〈２〉は１で、ＮＰＰＣライン８４
上の信号がセットされる。この場合、ＭＬＵ７４はフィ
ールド＜０００００００＞をＭＬＳＢバス８２に転送し
、ＭＥＰＴはＭＥＰＴ＜２７１５＞＝ Ｆ＜２：８＞：＜０００００００＞ 式２となる。そ
のため、ＭＥＰＴはゼロ７個のストリングによって伴わ
れるＥＰＴＦのＭＳＢフィールドに等しくなる。かくし
て、相対化対候補を実行するためのマイクロコードのア
ドレスは第８図に示すアドレス空間９２の上半分９４内
に配置される。
もし第１の命令が対候補であって対化される場合には、
Ｆく２〉は１で、ＮＰＰＣライン８４上の信号はセット
されない。この場合、ＭＬＵ７４フィールドＳ＜９：１
５＞をＭＬＳＢバス８２に転送し、ＭＥＰＴは ＭＥＰＴ＜２ ： １５＞＝ Ｆ＜２１＞：Ｓ＜９：１５＞ 式３となり、そのた
めＭＥＰＴはＥＰＴＳのＬＳＢフィールドとＥＰＴＦの
ＭＳＢフィールドに等しくなる。第８図に示すように、
これらのアドレスはアドレス空間内の非対化指令のアド
レスの後に来る。
Ｆく２〉は１で、ＮＰＰＣライン８４上の信号はセット
されない。この場合、ＭＬＵ７４フィールドＳ＜９：１
５＞をＭＬＳＢバス８２に転送し、ＭＥＰＴは ＭＥＰＴ＜２ ： １５＞＝ Ｆ＜２１＞：Ｓ＜９：１５＞ 式３となり、そのた
めＭＥＰＴはＥＰＴＳのＬＳＢフィールドとＥＰＴＦの
ＭＳＢフィールドに等しくなる。第８図に示すように、
これらのアドレスはアドレス空間内の非対化指令のアド
レスの後に来る。
対命令が発せられるに続いて、例外や分岐予測の誤りの
如き事実が発生し、発せられた対命令の首尾良い実行や
退避を防止する。以下はこれら事実の発生と効率良く取
組むためのユニークな例外処理と分岐手段を説明したも
のである。
如き事実が発生し、発せられた対命令の首尾良い実行や
退避を防止する。以下はこれら事実の発生と効率良く取
組むためのユニークな例外処理と分岐手段を説明したも
のである。
まづ例外処理に戻ると、例外はプロセッサ内部の条件に
よって惹起こされ命令の実行を防止する。
よって惹起こされ命令の実行を防止する。
かかる条件の例は、ＡＬＵタイプの命令についての演算
オーバフローとメモリ照会形式の命令についてのページ
障害を含むものである。
オーバフローとメモリ照会形式の命令についてのページ
障害を含むものである。
例外に遭遇する命令につきそれぞれ、ソフトウェアと／
又はマイクロコードを含む特殊例外処理プロシージャが
単独で発せられる命令について開発されている。全体と
して、例外処理マイクロコードは例外が存在しない場合
に同一命令を実行するに必要なマイクロコードよりもず
っと複雑である。
又はマイクロコードを含む特殊例外処理プロシージャが
単独で発せられる命令について開発されている。全体と
して、例外処理マイクロコードは例外が存在しない場合
に同一命令を実行するに必要なマイクロコードよりもず
っと複雑である。
第５図の６段パイプラインについて説明すると、例外条
件はパイプラインの贈位４中で発生する。
件はパイプラインの贈位４中で発生する。
命令が対化される時に例外が発生するために、例外処理
に対するアプローチの一つはそれぞれの可能な対命令に
ついて例外を処理するための特殊マイクロコードをスト
アすることであろう。
に対するアプローチの一つはそれぞれの可能な対命令に
ついて例外を処理するための特殊マイクロコードをスト
アすることであろう。
然しなから、かかるアプローチは幾つかの欠点をもって
いる。例外に遭遇する命令に先立つ命令は完遂を許され
なければならないために、第１の命令と関連するメモリ
を完了させるために複雑な調整コードが必要となり、そ
の一方で対内の第２の命令と関連するメモリを防止する
ことが必要とされる場合もあろう。更に、１つ以上の例
外に遭遇することもあり得る。例えば、対（ＬＯＡＤと
ＡＤＤ）はＬＯＡＤにつきページ障害に、ＡＤＤにつき
オーバフロー例外に遭遇することもあろう。
いる。例外に遭遇する命令に先立つ命令は完遂を許され
なければならないために、第１の命令と関連するメモリ
を完了させるために複雑な調整コードが必要となり、そ
の一方で対内の第２の命令と関連するメモリを防止する
ことが必要とされる場合もあろう。更に、１つ以上の例
外に遭遇することもあり得る。例えば、対（ＬＯＡＤと
ＡＤＤ）はＬＯＡＤにつきページ障害に、ＡＤＤにつき
オーバフロー例外に遭遇することもあろう。
更に、例外の組の数は非常に大きくなり、対の例外プロ
シージャをデバッグすることが極度に困難になる。
シージャをデバッグすることが極度に困難になる。
本発明の解決手段は単独で発せられる命令の例外処理に
つき既に存在する例外処理プロシージャを活用するもの
である。対命令を実行するためのマイクロコードはパイ
プラインの贈位４中に例外条件の存在をテストすること
によって例外を発見する。このプロシージャは第９図の
フローチャート内に示す。もし例外が発見された場合に
は、非対化再始動プロシージャが呼出され対命令を打切
り対内の第１命令を単独で発しなおす。
つき既に存在する例外処理プロシージャを活用するもの
である。対命令を実行するためのマイクロコードはパイ
プラインの贈位４中に例外条件の存在をテストすること
によって例外を発見する。このプロシージャは第９図の
フローチャート内に示す。もし例外が発見された場合に
は、非対化再始動プロシージャが呼出され対命令を打切
り対内の第１命令を単独で発しなおす。
現存する例外処理プロシージャを活用するには、もしプ
ログラムが非対化命令マシーンにより実行中の場合には
発生したであろうマクロ状態と一致する単独命令例外処
理プロシージャに対して内部マクロ状態を提供する必要
がある。
ログラムが非対化命令マシーンにより実行中の場合には
発生したであろうマクロ状態と一致する単独命令例外処
理プロシージャに対して内部マクロ状態を提供する必要
がある。
この一致したマクロ状態は、例外が贈位４内で発見され
た時に贈位５中に発生するロードとストアを禁止する段
階を含む第１０図のフローチャートに描かれた相対化再
始動プロシージャによって提供される。かくして、スタ
ックレジスタの内容は変化せず、内部マクロ状態は打切
られた対の直前に位置するプログラム内の命令の実行に
よって発生する状態である。このマクロ状態は、プログ
ラムが非対化命令マシーンにより実行される場合に例外
処理プロシージャに提示される状態と一致する。
た時に贈位５中に発生するロードとストアを禁止する段
階を含む第１０図のフローチャートに描かれた相対化再
始動プロシージャによって提供される。かくして、スタ
ックレジスタの内容は変化せず、内部マクロ状態は打切
られた対の直前に位置するプログラム内の命令の実行に
よって発生する状態である。このマクロ状態は、プログ
ラムが非対化命令マシーンにより実行される場合に例外
処理プロシージャに提示される状態と一致する。
贈位５のロードとストアを禁止する他に、非対化再始動
はパイプラインをフラッシしその対の第１命令を単独命
令として発しなおす。もし例外が第１の命令と関連した
ものであれば、その単独マイクロコードは再び同じ例外
に遭遇し、非対化命令マシーンの場合の如（例外を処理
することができる。
はパイプラインをフラッシしその対の第１命令を単独命
令として発しなおす。もし例外が第１の命令と関連した
ものであれば、その単独マイクロコードは再び同じ例外
に遭遇し、非対化命令マシーンの場合の如（例外を処理
することができる。
もしその例外が第２の命令と関連したものであれば、第
１の命令は事件なしに完了し、また第２の命令は再び例
外に遭遇することになろう。もし第２の命令がこの時対
になっていなければ、単独のマイクロコードが例外を処
理することになろう。
１の命令は事件なしに完了し、また第２の命令は再び例
外に遭遇することになろう。もし第２の命令がこの時対
になっていなければ、単独のマイクロコードが例外を処
理することになろう。
もし対になっていれば、もう一つの対になっていない再
始動が行われることになろう。
始動が行われることになろう。
対になっていない再始動プロシージャは処理能力を低め
るが、例外発生の頻度が比較的少ないため、この不利益
は複雑度が著しく軽減されることに鑑みて受は容れるこ
とができる。
るが、例外発生の頻度が比較的少ないため、この不利益
は複雑度が著しく軽減されることに鑑みて受は容れるこ
とができる。
第１１Ａ〜ＩＩＧ図は一対の命令が実行中に例外を処理
するための種々のパイプライン段とプロシージャを示す
ものである。
するための種々のパイプライン段とプロシージャを示す
ものである。
第１１Ａ図において、パイプライン２５は、命令とアド
レスの待ち行列２１１と２１Ａ１および命令とアドレス
贈位レジスタ集合２５１と２５Ａを備える命令とアドレ
スの側に分割される。更に、命令マルチプレクサ９０１
とアドレスマルチプレクサ９０Ａは命令とアドレスサイ
ドのＩＱ２とＩＱ３レジスタとランクレジスタの出力を
、それぞれＦＵＩＯのアドレス計算ハードウェアに選択
的に接続する。第１１Ｂ−１００図において、イネーブ
ルとなったバスとレジスタは太線で示しである。
レスの待ち行列２１１と２１Ａ１および命令とアドレス
贈位レジスタ集合２５１と２５Ａを備える命令とアドレ
スの側に分割される。更に、命令マルチプレクサ９０１
とアドレスマルチプレクサ９０Ａは命令とアドレスサイ
ドのＩＱ２とＩＱ３レジスタとランクレジスタの出力を
、それぞれＦＵＩＯのアドレス計算ハードウェアに選択
的に接続する。第１１Ｂ−１００図において、イネーブ
ルとなったバスとレジスタは太線で示しである。
第１１Ｂ図において、対命令Ａ＋Ｂは発令態勢にあり、
命令サイドの階位Ｏレジスタ１８１と２０１から出力さ
れ、ＡとＢのアドレスはアドレスサイドの贈位０レジス
タ１８Ａと２ＯＡから出力される。命令のビットはＤＣ
Ｏバス２８．３０上のＥＰＴへ転送される。
命令サイドの階位Ｏレジスタ１８１と２０１から出力さ
れ、ＡとＢのアドレスはアドレスサイドの贈位０レジス
タ１８Ａと２ＯＡから出力される。命令のビットはＤＣ
Ｏバス２８．３０上のＥＰＴへ転送される。
第１１０〜ＩＩＦ図は贈位１から贈位４の対命令の進行
を描いたものである０階位４で、マイクロコードは演算
オーバーフロービットもしくはページ障害のセットの如
き例外をテストする。もし何ら例外が発見されなければ
、対命令は贈位５を通って継続し退避する。このテスト
は例外ステータスビットを分岐条件ビットとして活用す
るマイクロコード内の条件付分岐によって実行すること
ができる０例えば、ビットを示す例外は条件コードレジ
スタ内にストアされる演算オーバーフロービットとする
ことができよう。
を描いたものである０階位４で、マイクロコードは演算
オーバーフロービットもしくはページ障害のセットの如
き例外をテストする。もし何ら例外が発見されなければ
、対命令は贈位５を通って継続し退避する。このテスト
は例外ステータスビットを分岐条件ビットとして活用す
るマイクロコード内の条件付分岐によって実行すること
ができる０例えば、ビットを示す例外は条件コードレジ
スタ内にストアされる演算オーバーフロービットとする
ことができよう。
第１１Ｇ図は対比されていない再始動プロシージャを示
す。マイクロコードはアドレスマルチプレクサ９０Ａを
制御して命令Ａのアドレスをアドレス計算ハードウェア
に転送する。更に、対Ａ＋Ｂとそれらのアドレスはそれ
ぞれ命令側とアドレス側の５個のレジスタを介して贈位
ｌ内ヘロードされパイプラインのフラッシを開始する。
す。マイクロコードはアドレスマルチプレクサ９０Ａを
制御して命令Ａのアドレスをアドレス計算ハードウェア
に転送する。更に、対Ａ＋Ｂとそれらのアドレスはそれ
ぞれ命令側とアドレス側の５個のレジスタを介して贈位
ｌ内ヘロードされパイプラインのフラッシを開始する。
第１１Ｈ図において、命令計算ハードウェアはＩＣ１２
から命令をアクセスし、マイクロコードはＩＱマルチプ
レクサを制御して命令を命令ＲＯレジスタ２０１に、命
令アドレスをアドレスＲＯレジスタ２０Ａに経路選択す
る。
から命令をアクセスし、マイクロコードはＩＱマルチプ
レクサを制御して命令を命令ＲＯレジスタ２０１に、命
令アドレスをアドレスＲＯレジスタ２０Ａに経路選択す
る。
第１１！図において、命令Ａとそのアドレスがそれぞれ
命令ＲＯＦとアドレスＲＯＦ２０１と２０Ａに転送され
たところである。
命令ＲＯＦとアドレスＲＯＦ２０１と２０Ａに転送され
たところである。
第１１Ｊ図において、命令Ａは単独に発しなおされたと
ころである。
ころである。
第１１に図は非対化再始動プロシージャを実行するため
の制御システムのブロックダイヤグラムである。第１１
に図について述べると、制御メモリの出力はＭＣＲ３レ
ジスタ１００に接続され、それらはＭＣＲ４とＭＣＲ５
のレジスタ１０２．１０４の他に、マイクロコードパイ
プラインを形成し、同パイプラインは命令パイプライン
２５と同期して動作し、パイプライン内の命令ファミリ
ーを実行するに必要な制御信号を提供する。贈位４のマ
イクロコードはＡＮＤゲート１０６の第１の入力ボート
に接続されるｍビットフィールドを含む。ＥＵ３６のＡ
ＬＵにより発生させられた例外表示テストビットフィー
ルドはラッチされたＭＵＸ １１０の入力に接続される
。ＭＵＸＩＩＯの制御ボートは贈位５のマイクロコード
の制御フィールドに接続され、出力はＡＮＤゲート１０
６の第２人力ボートへ接続される。ＡＮＤゲート１０６
の出力は第１デコーダ（ＤＥＣり１１２０入カへ接続さ
れる。ＤＥＣＩの出力は例外条件が発見された場合にパ
イプラインをフラッシさせ贈位５の書込み操作を禁止す
る制御信号である。
の制御システムのブロックダイヤグラムである。第１１
に図について述べると、制御メモリの出力はＭＣＲ３レ
ジスタ１００に接続され、それらはＭＣＲ４とＭＣＲ５
のレジスタ１０２．１０４の他に、マイクロコードパイ
プラインを形成し、同パイプラインは命令パイプライン
２５と同期して動作し、パイプライン内の命令ファミリ
ーを実行するに必要な制御信号を提供する。贈位４のマ
イクロコードはＡＮＤゲート１０６の第１の入力ボート
に接続されるｍビットフィールドを含む。ＥＵ３６のＡ
ＬＵにより発生させられた例外表示テストビットフィー
ルドはラッチされたＭＵＸ １１０の入力に接続される
。ＭＵＸＩＩＯの制御ボートは贈位５のマイクロコード
の制御フィールドに接続され、出力はＡＮＤゲート１０
６の第２人力ボートへ接続される。ＡＮＤゲート１０６
の出力は第１デコーダ（ＤＥＣり１１２０入カへ接続さ
れる。ＤＥＣＩの出力は例外条件が発見された場合にパ
イプラインをフラッシさせ贈位５の書込み操作を禁止す
る制御信号である。
さて、第１１に図に示すシステムの動作を説明する。贈
位５のマイクロコードの制御フィールドによってＭＵＸ
ＩＩＯは実行中の命令ファミリーについてテストされる
特定の例外表示ステトビットを伝送することになる。も
し例外条件が発生したならば、伝送されるテストビット
は論理“ｌ”となり、ＡＮＤゲート１０６は開き、ｍビ
ットの贈位５のマイクロコードフィールルドは解読され
て非対化再始動プロシージャ実行のための制御信号が発
生する。
位５のマイクロコードの制御フィールドによってＭＵＸ
ＩＩＯは実行中の命令ファミリーについてテストされる
特定の例外表示ステトビットを伝送することになる。も
し例外条件が発生したならば、伝送されるテストビット
は論理“ｌ”となり、ＡＮＤゲート１０６は開き、ｍビ
ットの贈位５のマイクロコードフィールルドは解読され
て非対化再始動プロシージャ実行のための制御信号が発
生する。
もし例外条件が発生していなければ、伝送されるテスト
ビットは論理“０”であり、ＡＮＤゲート１０６は閉じ
、デコーダの出力によって非対化再始動プロシージャは
実行されない。
ビットは論理“０”であり、ＡＮＤゲート１０６は閉じ
、デコーダの出力によって非対化再始動プロシージャは
実行されない。
分岐命令処理のプロシージャを以下に第１２図と第１３
図のフローチャートについて解説する。
図のフローチャートについて解説する。
多くのパイプライン化されたシステムの如く、分岐予測
ラム（Ｂ Ｐ Ｒ）が含まれている。それぞれの分岐命
令についてＢＰＲ内の分岐予測ビット（Ｂ Ｐ Ｂ）の
状態は、それと関連する分岐命令が実行された最終時に
おける分岐条件の値を示す。
ラム（Ｂ Ｐ Ｒ）が含まれている。それぞれの分岐命
令についてＢＰＲ内の分岐予測ビット（Ｂ Ｐ Ｂ）の
状態は、それと関連する分岐命令が実行された最終時に
おける分岐条件の値を示す。
分岐条件ビットは再び同一値を有するものと仮定する。
第１２図について述べると、もし分岐が行われないであ
ろうとＢＰＢが予測すると、アドレスの昇順に予備読出
しが続けられる。もし分岐が行われると予測されると、
目的アドレスのアドレスが形成される間、予備読出しが
停止される。いったんこの目的アドレスが形成されると
、目的ロケーションにおいて予備読出しが再開される。
ろうとＢＰＢが予測すると、アドレスの昇順に予備読出
しが続けられる。もし分岐が行われると予測されると、
目的アドレスのアドレスが形成される間、予備読出しが
停止される。いったんこの目的アドレスが形成されると
、目的ロケーションにおいて予備読出しが再開される。
第７図について上記したように、ＭＥＰＴは１対内の第
１と第２の命令のビットにより一義的に決定され、命令
の順序を反映する、即ち、ＭＳＢフィールドは第１命令
のＥＰからのビットを含み、ＬＳＢフィールドは第２命
令のＥＰからのビットを含む。この一義的なＭＥＰＴは
第１もしくは第２の命令が分岐命令であるかどうかを表
示するマイクロコードにアクセスする。
１と第２の命令のビットにより一義的に決定され、命令
の順序を反映する、即ち、ＭＳＢフィールドは第１命令
のＥＰからのビットを含み、ＬＳＢフィールドは第２命
令のＥＰからのビットを含む。この一義的なＭＥＰＴは
第１もしくは第２の命令が分岐命令であるかどうかを表
示するマイクロコードにアクセスする。
分岐条件は贈位４で求められる。ＢＰＢは一対の命令と
共にパイプ！Ｄビットとしてパイプライン内を移動し、
先に実行された命令によって設定された分岐条件ビット
（ＢＣＢ）と比較される。
共にパイプ！Ｄビットとしてパイプライン内を移動し、
先に実行された命令によって設定された分岐条件ビット
（ＢＣＢ）と比較される。
もしＢＰＢと分岐条件ビットがマツチすれば、パイプラ
インの内容は正しく、正規の処理が続けられ、対命令は
退避する。もしＢＰＢとＢＣＢがマツチしなければ、パ
イプライン中の以下の命令は正しくなく分岐回復が起こ
らなければならない。
インの内容は正しく、正規の処理が続けられ、対命令は
退避する。もしＢＰＢとＢＣＢがマツチしなければ、パ
イプライン中の以下の命令は正しくなく分岐回復が起こ
らなければならない。
さて、第１０図について述べると、分岐回復の第１ステ
ツプは分岐命令が対内の第１命令であるか第２命令であ
るかどうかに依存する。上述の如く、マイクロコードル
ーチンは２つの場合について異なっている。もし予測誤
りした分岐命令が対の第１命令であれば、第２命令の贈
位５の蓄積は当該命令が第１の命令に次いで実行される
べき命令ではないから禁止されるべきである。更に、続
く命令は全てパイプラインからフラッシされ、分岐に必
要とされる更新は全てやり直される。もし予測を誤った
分岐命令が対の第２命令である場合には、贈位５の対命
令と関連する記憶が完了する。
ツプは分岐命令が対内の第１命令であるか第２命令であ
るかどうかに依存する。上述の如く、マイクロコードル
ーチンは２つの場合について異なっている。もし予測誤
りした分岐命令が対の第１命令であれば、第２命令の贈
位５の蓄積は当該命令が第１の命令に次いで実行される
べき命令ではないから禁止されるべきである。更に、続
く命令は全てパイプラインからフラッシされ、分岐に必
要とされる更新は全てやり直される。もし予測を誤った
分岐命令が対の第２命令である場合には、贈位５の対命
令と関連する記憶が完了する。
パイプラインの残りの段と先取り待ち行列は以前通すフ
ラッシされる。
ラッシされる。
分岐の予測誤りの場合には、新たなアドレスを形成して
プログラム内の分岐命令に続く正確な次の命令のロケー
ションで先取りを再開する。
プログラム内の分岐命令に続く正確な次の命令のロケー
ションで先取りを再開する。
テーブル１
第１ イエス Ｒ５ＰＥ＋１第１
ノー Ｒ５ＰＦのＴＡＲＧ第２
イエス Ｒ５ＰＳ＋１第２ ノ
ー Ｒ５・ＰＳのＴＡＲＧアドレスの計算し直しは
ＢＰＢがＢＣＢとマツチしない場合しか必要でない。分
岐予測は不正確であったため、分岐命令に続くパイプラ
イン内の命令は不正確である。そのため、もしＢＰＢが
分岐が行われたということを表示すれば、分岐命令に続
くパイプライン内の命令のアドレスはＢＲＡＮＣＩＩＴ
ＡＲＧである。然しなから、次の命令アドレスはＢＲＡ
ＮＣＨ＋１でなければならない、同様にして、もしＢＰ
Ｂが分岐が行われないことを示せば、分岐命令に続くパ
イプライン内の命令のアドレスはＢＲＡＮＣｆ（＋１と
なる。然しなから、次の命令アドレスはＢＲＡＮＣＨ−
ＴＡＲＧでなければならない。
ノー Ｒ５ＰＦのＴＡＲＧ第２
イエス Ｒ５ＰＳ＋１第２ ノ
ー Ｒ５・ＰＳのＴＡＲＧアドレスの計算し直しは
ＢＰＢがＢＣＢとマツチしない場合しか必要でない。分
岐予測は不正確であったため、分岐命令に続くパイプラ
イン内の命令は不正確である。そのため、もしＢＰＢが
分岐が行われたということを表示すれば、分岐命令に続
くパイプライン内の命令のアドレスはＢＲＡＮＣＩＩＴ
ＡＲＧである。然しなから、次の命令アドレスはＢＲＡ
ＮＣＨ＋１でなければならない、同様にして、もしＢＰ
Ｂが分岐が行われないことを示せば、分岐命令に続くパ
イプライン内の命令のアドレスはＢＲＡＮＣｆ（＋１と
なる。然しなから、次の命令アドレスはＢＲＡＮＣＨ−
ＴＡＲＧでなければならない。
テーブル１について述べると、第１列において、マイク
ロコードは現在、パイプラインのレジスタＲ５１−Ｆ内
に常駐する対内の第１命令が分岐命令であることを示す
。ＢＰＢは分岐が行われるであろうと予測誤りしたため
、次の命令のアドレスしＢ ＲＡ Ｎ ＣＨ−Ｔ Ａ
ＲＧの代わりにＢＲＡＮＣＨ＋１となるはづである。
ロコードは現在、パイプラインのレジスタＲ５１−Ｆ内
に常駐する対内の第１命令が分岐命令であることを示す
。ＢＰＢは分岐が行われるであろうと予測誤りしたため
、次の命令のアドレスしＢ ＲＡ Ｎ ＣＨ−Ｔ Ａ
ＲＧの代わりにＢＲＡＮＣＨ＋１となるはづである。
第１１Ａ図に戻ると、今やＲ５Ｐ−Ｆ内に常駐する分岐
命令のアドレスはアドレス側ＭＵＸ９０Ａを介してＦＵ
ＩＯのアドレス計算ハードウェアへ転送される。このア
ドレスは増分されて取出される次の命令のアドレス、Ｂ
ＲＡＮＣＨ＋１を形成する。
命令のアドレスはアドレス側ＭＵＸ９０Ａを介してＦＵ
ＩＯのアドレス計算ハードウェアへ転送される。このア
ドレスは増分されて取出される次の命令のアドレス、Ｂ
ＲＡＮＣＨ＋１を形成する。
テーブル１の第２列では、マイクロコードは第１の命令
が分岐命令であることを示す、ＢＰＢは分岐が行われな
いであろうと予測誤りしたために、次の命令のアドレス
はＢＲＡＮＣＨ＋１の代わりにＢＲＡＮＣＨ−ＴＡＲＧ
とならなければならない。
が分岐命令であることを示す、ＢＰＢは分岐が行われな
いであろうと予測誤りしたために、次の命令のアドレス
はＢＲＡＮＣＨ＋１の代わりにＢＲＡＮＣＨ−ＴＡＲＧ
とならなければならない。
第１１Ａ図について述べると、現在、レジスタＲ５１−
ＦとＲ５Ｐ−Ｆ内に常駐する分岐命令とそのアドレスは
、それぞれ命令サイドとアドレスサイドのＭＵＸ９０１
と９０Ｂを介してＦＵＩＯのアドレス計算ハードウェア
へ回送される。その後、アドレス計算ハードウェアは取
出される次の命令のアドレス、ＢＲＡＮＣＨ−ＴＡＲＧ
を計算する。
ＦとＲ５Ｐ−Ｆ内に常駐する分岐命令とそのアドレスは
、それぞれ命令サイドとアドレスサイドのＭＵＸ９０１
と９０Ｂを介してＦＵＩＯのアドレス計算ハードウェア
へ回送される。その後、アドレス計算ハードウェアは取
出される次の命令のアドレス、ＢＲＡＮＣＨ−ＴＡＲＧ
を計算する。
第１４図は分岐予測機構を製作する制御システムのブロ
ックダイアグラムである。制御メモリ３９とＭＣＲ３、
ＭＣＲ４、ＭＣＲ５のレジスタ１００．１０２．１０４
は第１１に図について上記した如く接続される。更に、
制御パイプラインの各贈位は実行される命令に関する一
定の情輯をストアするパイプＩＤ（ＰＩＤ）レジスタ１
２０を含んでいる。分岐予測ＲＡＭ （ＢＰＲ）１２２
は出力がＰＩＤレジスタ１２０に接続されることによっ
て、分岐予測ビット（ＢＰＢ）がパイプライン内を伝播
し分岐命令が実行されるようになっている０階位ＰＩＤ
レジスタ１２０内にストアされたＢＰＢはコンパレータ
１２４の第１人力に接続され、条件コードレジスタ１２
６内にストアされるかＡＬＵから転送される分岐条件ビ
ットはコンパレータ１２４の第２人力に接続される。贈
位４のマイクロコードのｎビットフィールドは第１人力
に接続され、コンパレータ１２４の出力はＭＵＸ １２
７を介してＡＮＤゲート１２８の第２人力へ接続される
。ＭＵＸ １２７は贈位４のマイクロコードの制御フィ
ールドにより制御される。
ックダイアグラムである。制御メモリ３９とＭＣＲ３、
ＭＣＲ４、ＭＣＲ５のレジスタ１００．１０２．１０４
は第１１に図について上記した如く接続される。更に、
制御パイプラインの各贈位は実行される命令に関する一
定の情輯をストアするパイプＩＤ（ＰＩＤ）レジスタ１
２０を含んでいる。分岐予測ＲＡＭ （ＢＰＲ）１２２
は出力がＰＩＤレジスタ１２０に接続されることによっ
て、分岐予測ビット（ＢＰＢ）がパイプライン内を伝播
し分岐命令が実行されるようになっている０階位ＰＩＤ
レジスタ１２０内にストアされたＢＰＢはコンパレータ
１２４の第１人力に接続され、条件コードレジスタ１２
６内にストアされるかＡＬＵから転送される分岐条件ビ
ットはコンパレータ１２４の第２人力に接続される。贈
位４のマイクロコードのｎビットフィールドは第１人力
に接続され、コンパレータ１２４の出力はＭＵＸ １２
７を介してＡＮＤゲート１２８の第２人力へ接続される
。ＭＵＸ １２７は贈位４のマイクロコードの制御フィ
ールドにより制御される。
ＡＮＤゲートの出力はデコーダ（ＤＥＣＡ）１３０の入
力に接続される。ＤＥＣＡ１３０の出力は分岐予測機構
を実行させる制御信号である。
力に接続される。ＤＥＣＡ１３０の出力は分岐予測機構
を実行させる制御信号である。
次に第１４図に示すシステムの動作を４つの別々のケー
スについて説明する。最初の２つのケースは、ＢＣＢが
先に実行された命令によって条件コードレジスタ１２６
内にセットされる１ビツトである場合の条件分岐命令に
関するものである。
スについて説明する。最初の２つのケースは、ＢＣＢが
先に実行された命令によって条件コードレジスタ１２６
内にセットされる１ビツトである場合の条件分岐命令に
関するものである。
上記の２ケースは先に実行されたファミリーもしくは分
岐命令を含む現在のファミリー内に先の命令が含まれて
いたがどうかによって区別される。
岐命令を含む現在のファミリー内に先の命令が含まれて
いたがどうかによって区別される。
第２のケースは、ＢＣＢが先に実行された命令によりレ
ジスタファイル、例えばＲｅｇＡ内にストアされたデー
タを用いてＡＬＵによって計算される場合の条件分岐命
令に関する。更に、上記２ケースは先の命令が現在ファ
ミリー内に含まれるかどうかによって識別される。第１
のケースでは、条件コードレジスタ１２６内のＢＣＢは
既に先の命令の実行中にセットされている。もしＢＣＢ
とＰＩＤ１２０からのＢＰＢがマツチしなければ、分岐
は予測誤りされたものであり、コンパレータ１２４の出
力がＡＮＤゲート１２８を開く、その後、ｎビット贈位
４マイクロコードフィールドはＤＥＣＡ１３０へ移され
分岐予測機構を実行するに必要な制御信号を発生する。
ジスタファイル、例えばＲｅｇＡ内にストアされたデー
タを用いてＡＬＵによって計算される場合の条件分岐命
令に関する。更に、上記２ケースは先の命令が現在ファ
ミリー内に含まれるかどうかによって識別される。第１
のケースでは、条件コードレジスタ１２６内のＢＣＢは
既に先の命令の実行中にセットされている。もしＢＣＢ
とＰＩＤ１２０からのＢＰＢがマツチしなければ、分岐
は予測誤りされたものであり、コンパレータ１２４の出
力がＡＮＤゲート１２８を開く、その後、ｎビット贈位
４マイクロコードフィールドはＤＥＣＡ１３０へ移され
分岐予測機構を実行するに必要な制御信号を発生する。
上記の如く、ｎビットフィールドはファミリー内の分岐
命令の位置を示し、従って、デコーダの出力はこのロケ
−シランによって異なることになろう。
命令の位置を示し、従って、デコーダの出力はこのロケ
−シランによって異なることになろう。
もしＢＣＢとＢＰＢがマツチすれば、コンパレータ１２
４の出力はＡＮＤゲート１２８閉じ、パイプラインの内
容は正確であるから、分岐回復機構を実行させる制御信
号は発生しない。
４の出力はＡＮＤゲート１２８閉じ、パイプラインの内
容は正確であるから、分岐回復機構を実行させる制御信
号は発生しない。
もし、ＢＣＢが現在ファミリー内の一命令により書込ま
れる条件コードレジスタ１２６からの１ビツトであれば
、ＢＣＢビットはレジスタファイルに書込まれる前にコ
ンパレータ１２４にｋｌされなければならない。ＭＵＸ
１２７は贈位４中にＡＬＵの出力を直接コンパレータ
１２４へ提供するように制御された後、ＢＣＢは贈位４
中で条件コードレジスタに書込まれる。
れる条件コードレジスタ１２６からの１ビツトであれば
、ＢＣＢビットはレジスタファイルに書込まれる前にコ
ンパレータ１２４にｋｌされなければならない。ＭＵＸ
１２７は贈位４中にＡＬＵの出力を直接コンパレータ
１２４へ提供するように制御された後、ＢＣＢは贈位４
中で条件コードレジスタに書込まれる。
もしＢＣＢがＡＬＵにより計算されレジスタデータが先
のファミリー内の１命令により書込まれたならば、レジ
スタデータはＡＬＵに転送され、ＡＬＵ出力はＭＵＸ
１２７を介してコンパレータ１２４へ転送される。もし
レジスタデータが現在ファミリー内の一命令によって発
生させられたら、データはレジスタファイルに書込まれ
る前に第６図について述べたハードウェアを利用してＡ
ＬＵに提供され、ＡＬＵ出力は贈位４中にＭＵＸを介し
てコンパレータ１２４へ転送される。その後同データは
贈位５中にレジスタファイルに書込まれる。
のファミリー内の１命令により書込まれたならば、レジ
スタデータはＡＬＵに転送され、ＡＬＵ出力はＭＵＸ
１２７を介してコンパレータ１２４へ転送される。もし
レジスタデータが現在ファミリー内の一命令によって発
生させられたら、データはレジスタファイルに書込まれ
る前に第６図について述べたハードウェアを利用してＡ
ＬＵに提供され、ＡＬＵ出力は贈位４中にＭＵＸを介し
てコンパレータ１２４へ転送される。その後同データは
贈位５中にレジスタファイルに書込まれる。
以上、本発明を２個の命令ファミリーを並行実行するシ
ステムについて述べてきたが、本発明の原理は２個以上
の命令ファミリーについても等しく適用可能である。そ
の場合、対論理は２個以上のステータスフィールドに応
するように修正され、そのファミリを並行実行するため
に特別のマイクロコードルーチンが書込まれることにな
ろう。
ステムについて述べてきたが、本発明の原理は２個以上
の命令ファミリーについても等しく適用可能である。そ
の場合、対論理は２個以上のステータスフィールドに応
するように修正され、そのファミリを並行実行するため
に特別のマイクロコードルーチンが書込まれることにな
ろう。
更に、マイクロコードプロセッサについて説明してきた
が、同システムは論理アレイを用いて制御信号を発生さ
せる機械にも適用することができる。両システムとも一
定状況において利点をもち、その選択は本発明の実施に
とって重要な問題ではない、更に、レジスタスタック以
外の形のレジスタを使用することもできる。
が、同システムは論理アレイを用いて制御信号を発生さ
せる機械にも適用することができる。両システムとも一
定状況において利点をもち、その選択は本発明の実施に
とって重要な問題ではない、更に、レジスタスタック以
外の形のレジスタを使用することもできる。
第１７図について説明したステータスビットは対論理に
よって命令ファミリーのＥＰを併合すべきかどうかを判
断するために使用する。その代わり、ＥＰは常に併合可
能とし、それと関連するマイクロコードは命令ファミリ
ーが並行して発せられかを制御することになろう。
よって命令ファミリーのＥＰを併合すべきかどうかを判
断するために使用する。その代わり、ＥＰは常に併合可
能とし、それと関連するマイクロコードは命令ファミリ
ーが並行して発せられかを制御することになろう。
更に、並行に発せられる目的命令部分集合の選択は必要
でない、マイクロコードルーチンは目標命令の集合から
の全ての可能な対命令について設けることができる。
でない、マイクロコードルーチンは目標命令の集合から
の全ての可能な対命令について設けることができる。
かくして、本発明は望ましい実施例について解説したが
、その置換、変形は当業者にとって明らかであろう、従
ってそれは請求範囲に提示されるものを除いては本発明
を限定するものと考えるべきではない。
、その置換、変形は当業者にとって明らかであろう、従
ってそれは請求範囲に提示されるものを除いては本発明
を限定するものと考えるべきではない。
第１図は本発明のハイレベルブロックダイアグラム、
第２図は第１の対命令を順次並行処理する特殊例を示す
概略 図、 第３図は第２の対命令を順次並行処理する特殊例を示す
概略 図、 第４図は従来技術による３段パイプラインのブロック線
図、 第５図は本発明の実施例に使用される６段パイプライン
の概略線図、 第６図はバイパス回路を備えるマルチボートレジスタフ
ァイルの概略線図、 第７図は本発明の実施例に使用される対論理を示す概略
線図、 第８図は本発明の実施例に使用されるマイクロメモリの
メモリマツプのブロック 図、第９図は本発明の例外処
理プロシージャ例のフローチャート図、 第１０図は本発明の非対再開始プロシージャの例のフロ
ーチャート図、 第１１Ａ図〜ＩＩＪ図は本発明の例外・分岐処理プロシ
ージャに関するパイプライン段を示す詳細概略線図、 第１１に図は例外処理制御システムのブロックダイアグ
ラム、 第１２図は本発明の分岐プロシージャ例のフローチャー
ト図、 第１３図は分岐予測誤りを処理するプロシージャ例のフ
ローチャート図、 第１４図は分岐予測機構制御システムのブロックダイア
グラム。 １０・・・・・・読出し装置、 ＦＵ１２・・・・・・アドレス計算ハードウェア、１４
．１６・・・・・・命令待ち行列レジスタ、１８．１９
・・・・・・パイプラインレジスタ、２２．２４・・・
・・・デコード装置、２６・・・・・・対論理装置、 ２８．３０・・・・・・バス。
概略 図、 第３図は第２の対命令を順次並行処理する特殊例を示す
概略 図、 第４図は従来技術による３段パイプラインのブロック線
図、 第５図は本発明の実施例に使用される６段パイプライン
の概略線図、 第６図はバイパス回路を備えるマルチボートレジスタフ
ァイルの概略線図、 第７図は本発明の実施例に使用される対論理を示す概略
線図、 第８図は本発明の実施例に使用されるマイクロメモリの
メモリマツプのブロック 図、第９図は本発明の例外処
理プロシージャ例のフローチャート図、 第１０図は本発明の非対再開始プロシージャの例のフロ
ーチャート図、 第１１Ａ図〜ＩＩＪ図は本発明の例外・分岐処理プロシ
ージャに関するパイプライン段を示す詳細概略線図、 第１１に図は例外処理制御システムのブロックダイアグ
ラム、 第１２図は本発明の分岐プロシージャ例のフローチャー
ト図、 第１３図は分岐予測誤りを処理するプロシージャ例のフ
ローチャート図、 第１４図は分岐予測機構制御システムのブロックダイア
グラム。 １０・・・・・・読出し装置、 ＦＵ１２・・・・・・アドレス計算ハードウェア、１４
．１６・・・・・・命令待ち行列レジスタ、１８．１９
・・・・・・パイプラインレジスタ、２２．２４・・・
・・・デコード装置、２６・・・・・・対論理装置、 ２８．３０・・・・・・バス。
Claims (8)
- （１）１クロック中に命令ファミリーを発し、命令を数
段で実行するパイプラインを備えるデータプロセッサで
、同パイプラインがメモリ基準値を計算しＡＬＵ演算を
実行する第１の所定段と、データを書込む第２の所定段
を備え、その際、データプロセッサが単一命令の実行と
関連する例外を処理する例外処理プロシージャを備える
方法において、１クロック内に発せられる所定命令ファ
ミリーの実行中に発生する例外処理用の例外処理プロシ
ージャが以下のステップ、即ち、 第１の所定パイプライン段中に、所定ファミリー内の命
令と関連する例外が所定ファミリーの実行中に発生した
ことを示す表示を発生し、上記表示の存在をテストし例
外の発生を検出し、 第２の所定パイプライン段中に、所定ファミリーの実行
と関連するデータ書込みを禁止し、パイプラインの全段
から命令をフラッシし、単独で実行されべき所定ファミ
リー内の第１命令を再発令して現在の例外処理プロシー
ジャを活用して、その例外が上記第１の命令と関連する
場合に例外を処理できるようにする、ステップより成る
前記プロシージャ方法。 - （２）上記テストステップが、 オーバフロービットがセットされたかどうかを判断し、
ＡＬＵ命令と関連する演算オーバフロー例外を表示する
ステップを含む請求項１の方法。 - （３）上記テストステップが、ページ障害ビットがセッ
トされたかどうかを判断し、メモリ参照命令と関連する
ページ障害例外を表示するステップを含む請求項１の方
法。 - （４）上記再発令ステップが、 ファミリー内の各命令のアドレスをストアし、上記第１
命令のストアされたアドレスによってファミリー内の上
記第１命令を単独でアクセスし、 上記第１命令を再発令する、ステップを有する請求項１
のプロシージャ。 - （５）１クロック中に命令ファミリーを発し命令を数段
で実行しるパイプラインを備える形式のデータプロセッ
サで、同プロセッサがメモリ基準値を計算しＡＬＵ演算
を実行する第１の所定段とデータ書込み用の第２の所定
段と、を備え、その際、データプロセッサが単一命令の
例外と関連する例外処理用の例外処理プロシージャを備
えるようになったものにおいて、１クロック中に発せら
れる所定命令ファミリーの実行中に発生する例外処理用
の例外処理システムが、第１の所定パイプライン段中に
、所定ファミリー内の命令と関連する例外が所定ファミ
リーの実行中に発生したことを示す表示を発生する手段
と、 上記実行の存在をテストして例外の発生を検出する手段
と、 第２の所定パイプライン段中に、所定ファミリーの例外
と関連するデータ書込みを禁止する手段と、 パイプラインの全段から命令をフラッシする手段と、 単独で実行されるべき所定ファミリー内の第１命令を再
発令して現存の例外処理プロシージャを活用して、例外
が上記第１の命令と関連する場合にその例外を処理でき
るようにした手段と、 から成る前記システム。 - （６）上記テスト手段が、 オーバーフロービットがセットされたかどうかをテスト
してＡＬＵ命令と関連する演算オーバーフロー例外を表
示する手段を含む請求項５のシステム。 - （７）上記テスト手段が、ページ障害ビットがセットさ
れたかどうかをテストしてメモリ参照命令と関連するペ
ージ障害例外を表示する手段を備える請求項５のシステ
ム。 - （８）上記再発令手段が、更に、 ファミリー内の各命令のアドレスをストアする手段と、 ファミリー内の上記第１命令を上記第１命令のストアア
ドレスにより単独でアクセスする手段と、 上記第１の命令を再発令する手段と、 を備える請求項５のシステム。
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-
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