JPH09138748A - 浮動小数点命令の早期完了方法および装置 - Google Patents
浮動小数点命令の早期完了方法および装置Info
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- JPH09138748A JPH09138748A JP8221086A JP22108696A JPH09138748A JP H09138748 A JPH09138748 A JP H09138748A JP 8221086 A JP8221086 A JP 8221086A JP 22108696 A JP22108696 A JP 22108696A JP H09138748 A JPH09138748 A JP H09138748A
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- 230000015654 memory Effects 0.000 claims abstract description 25
- 230000001419 dependent effect Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 6
- 101100236201 Arabidopsis thaliana LSU2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【課題】 前に発行されたロード多重命令またはストア
多重命令の終了前に浮動小数点命令を早期に完了するた
めのスーパースカラ・マイクロプロセッサ。 【解決手段】 この方法には、ストア多重やロード多重
など、複数の汎用レジスタのうちの複数からメモリへデ
ータをストアまたはロードする多重レジスタ命令をロー
ド／ストア実行ユニットにディスパッチして多重レジス
タ命令の実行を開始するディスパッチ・ユニット２０が
含まれ、さらに、ロード／ストア・ユニット内で多重レ
ジスタ命令が実行を終了する前に、ディスパッチ・ユニ
ットは、複数の浮動小数点レジスタ３６のうちの１つま
たは複数の浮動小数点レジスタに格納されたソース・オ
ペランド・データに依存する浮動小数点命令を浮動小数
点ユニット３０にディスパッチし、ディスパッチされた
浮動小数点命令は、多重レジスタ命令が実行を終了する
前に実行を完了する。
多重命令の終了前に浮動小数点命令を早期に完了するた
めのスーパースカラ・マイクロプロセッサ。 【解決手段】 この方法には、ストア多重やロード多重
など、複数の汎用レジスタのうちの複数からメモリへデ
ータをストアまたはロードする多重レジスタ命令をロー
ド／ストア実行ユニットにディスパッチして多重レジス
タ命令の実行を開始するディスパッチ・ユニット２０が
含まれ、さらに、ロード／ストア・ユニット内で多重レ
ジスタ命令が実行を終了する前に、ディスパッチ・ユニ
ットは、複数の浮動小数点レジスタ３６のうちの１つま
たは複数の浮動小数点レジスタに格納されたソース・オ
ペランド・データに依存する浮動小数点命令を浮動小数
点ユニット３０にディスパッチし、ディスパッチされた
浮動小数点命令は、多重レジスタ命令が実行を終了する
前に実行を完了する。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的にはマイク
ロプロセッサで命令を実行する方法およびシステムに関
し、具体的には、ロード多重またはストア多重命令の実
行中に浮動小数点命令を実行し、完了するための方法お
よび装置に関する。
ロプロセッサで命令を実行する方法およびシステムに関
し、具体的には、ロード多重またはストア多重命令の実
行中に浮動小数点命令を実行し、完了するための方法お
よび装置に関する。
【０００２】
【従来の技術】現代のマイクロプロセッサでは、多重レ
ジスタ・ロード／ストア命令またはロード／ストア多重
命令によって、マイクロプロセッサの汎用レジスタ（Ｇ
ＰＲ）と、キャッシュやＲＡＭなどのメモリとの間でデ
ータのブロックを移動する。従来の技術では、多重レジ
スタ命令でマイクロプロセッサ内に含まれる汎用レジス
タのすべて（通常は３２個）が変更または使用されるの
で、多重レジスタ・ロード／ストア命令は、後続の命令
との完全な直列化を必要とする。複数のレジスタの読み
書きを実行するには複数のサイクルが必要なので、浮動
小数点演算を含む、命令シーケンス内の後続命令は、非
整順実行によるレジスタ・データの破壊を防ぐために、
多重レジスタ命令が完了するまで命令バッファに保持さ
れる。このようなシステムでは、多重レジスタ命令が完
了するまで命令パイプラインを停止させることによっ
て、実質的にマイクロプロセッサ性能が制限される。
ジスタ・ロード／ストア命令またはロード／ストア多重
命令によって、マイクロプロセッサの汎用レジスタ（Ｇ
ＰＲ）と、キャッシュやＲＡＭなどのメモリとの間でデ
ータのブロックを移動する。従来の技術では、多重レジ
スタ命令でマイクロプロセッサ内に含まれる汎用レジス
タのすべて（通常は３２個）が変更または使用されるの
で、多重レジスタ・ロード／ストア命令は、後続の命令
との完全な直列化を必要とする。複数のレジスタの読み
書きを実行するには複数のサイクルが必要なので、浮動
小数点演算を含む、命令シーケンス内の後続命令は、非
整順実行によるレジスタ・データの破壊を防ぐために、
多重レジスタ命令が完了するまで命令バッファに保持さ
れる。このようなシステムでは、多重レジスタ命令が完
了するまで命令パイプラインを停止させることによっ
て、実質的にマイクロプロセッサ性能が制限される。
【０００３】
【発明が解決しようとする課題】多重レジスタ命令を実
行している間に後続の浮動小数点命令の実行を開始で
き、おそらくは実行を完了できるようにする方法および
システムが必要である。このような機構があれば、複数
のレジスタを利用する命令を後続の浮動小数点命令と並
列に実行できるので、スーパースカラ設計を有するマイ
クロプロセッサの性能がかなり改善されるはずである。
行している間に後続の浮動小数点命令の実行を開始で
き、おそらくは実行を完了できるようにする方法および
システムが必要である。このような機構があれば、複数
のレジスタを利用する命令を後続の浮動小数点命令と並
列に実行できるので、スーパースカラ設計を有するマイ
クロプロセッサの性能がかなり改善されるはずである。
【０００４】
【課題を解決するための手段】本発明によれば、前のロ
ード多重命令またはストア多重命令の前に浮動小数点命
令を早期に完了するためのスーパースカラ・マイクロプ
ロセッサ内の方法および装置が提供される。このマイク
ロプロセッサのロード／ストア実行ユニットは、データ
を汎用レジスタに対してロードまたはストアし、このマ
イクロプロセッサのディスパッチ・ユニットは、ロード
／ストア実行ユニットと浮動小数点実行ユニットを含む
複数の実行ユニットに命令をディスパッチする。この方
法には、ストア多重やロード多重など、複数の汎用レジ
スタのうちの複数からメモリへデータをストアまたはロ
ードする多重レジスタ命令をロード／ストア命令にディ
スパッチして多重レジスタ命令の実行を開始するディス
パッチ・ユニットが含まれ、さらに、ロード／ストア・
ユニット内で多重レジスタ命令が実行を終了する前に、
ディスパッチ・ユニットは、複数の浮動小数点レジスタ
のうちの１つまたは複数の浮動小数点レジスタに格納さ
れたソース・オペランド・データに依存する浮動小数点
データに依存する浮動小数点命令を浮動小数点ユニット
にディスパッチし、ディスパッチされた浮動小数点命令
は、多重レジスタ命令が実行を終了する前に実行を完了
する。
ード多重命令またはストア多重命令の前に浮動小数点命
令を早期に完了するためのスーパースカラ・マイクロプ
ロセッサ内の方法および装置が提供される。このマイク
ロプロセッサのロード／ストア実行ユニットは、データ
を汎用レジスタに対してロードまたはストアし、このマ
イクロプロセッサのディスパッチ・ユニットは、ロード
／ストア実行ユニットと浮動小数点実行ユニットを含む
複数の実行ユニットに命令をディスパッチする。この方
法には、ストア多重やロード多重など、複数の汎用レジ
スタのうちの複数からメモリへデータをストアまたはロ
ードする多重レジスタ命令をロード／ストア命令にディ
スパッチして多重レジスタ命令の実行を開始するディス
パッチ・ユニットが含まれ、さらに、ロード／ストア・
ユニット内で多重レジスタ命令が実行を終了する前に、
ディスパッチ・ユニットは、複数の浮動小数点レジスタ
のうちの１つまたは複数の浮動小数点レジスタに格納さ
れたソース・オペランド・データに依存する浮動小数点
データに依存する浮動小数点命令を浮動小数点ユニット
にディスパッチし、ディスパッチされた浮動小数点命令
は、多重レジスタ命令が実行を終了する前に実行を完了
する。
【０００５】本発明の上記ならびに他の目的、特徴およ
び長所は、以下の詳細な説明で明らかになる。
び長所は、以下の詳細な説明で明らかになる。
【０００６】
【発明の実施の形態】ここで図面、具体的には図１を参
照すると、本発明の好ましい実施例による、情報を処理
するための、全体として符号１０で示されるプロセッサ
のブロック図が示されている。図示の例では、プロセッ
サ１０に、単一の集積回路スーパースカラ・マイクロプ
ロセッサが含まれる。したがって、下でさらに説明する
ように、プロセッサ１０には、さまざまな実行ユニッ
ト、レジスタ、バッファ、メモリおよび他の機能ユニッ
トが含まれ、これらのすべてが集積回路によって形成さ
れる。本発明の好ましい実施例では、プロセッサ１０
に、縮小命令セット・コンピュータ（ＲＩＳＣ）技術に
よって動作する、International Business Machines,In
c.社製造のＰｏｗｅｒＰＣ（商標）系列のマイクロプロ
セッサのうちの１つが含まれる。
照すると、本発明の好ましい実施例による、情報を処理
するための、全体として符号１０で示されるプロセッサ
のブロック図が示されている。図示の例では、プロセッ
サ１０に、単一の集積回路スーパースカラ・マイクロプ
ロセッサが含まれる。したがって、下でさらに説明する
ように、プロセッサ１０には、さまざまな実行ユニッ
ト、レジスタ、バッファ、メモリおよび他の機能ユニッ
トが含まれ、これらのすべてが集積回路によって形成さ
れる。本発明の好ましい実施例では、プロセッサ１０
に、縮小命令セット・コンピュータ（ＲＩＳＣ）技術に
よって動作する、International Business Machines,In
c.社製造のＰｏｗｅｒＰＣ（商標）系列のマイクロプロ
セッサのうちの１つが含まれる。
【０００７】図１からわかるように、プロセッサ１０
は、プロセッサ１０内のバス・インターフェース・ユニ
ット（ＢＩＵ）１２を介してシステム・バス１１に結合
される。ＢＩＵ１２は、主記憶（図示せず）などのシス
テム・バス１１に結合された他のデバイスとプロセッサ
１０との間での情報の転送を制御する。プロセッサ１
０、システム・バス１１およびシステム・バス１１に結
合された他のデバイスが、ホスト・データ処理システム
を形成する。ＢＩＵ１２は、プロセッサ１０内の命令キ
ャッシュ１４およびデータ・キャッシュ１６に接続され
る。命令キャッシュ１４やデータ・キャッシュ１６など
の高速キャッシュがあると、前に主記憶から高速キャッ
シュに転送されたデータまたは命令のサブセットへの比
較的高速なアクセス・タイムをプロセッサ１０が達成で
きるようになり、したがって、ホスト・データ処理シス
テムの動作速度が向上する。命令キャッシュ１４は、さ
らに、シーケンシャル・フェッチャ１７に結合され、こ
のシーケンシャル・フェッチャ１７は、実行の各サイク
ルの間に命令キャッシュ１４から命令を取り出す。シー
ケンシャル・フェッチャ１７は、実行のために分岐命令
を分岐処理ユニット（ＢＰＵ）１８に転送し、プロセッ
サ１０内の他の実行回路によって実行される前の一時的
な記憶のために順次命令を命令キュー１９に転送する。
は、プロセッサ１０内のバス・インターフェース・ユニ
ット（ＢＩＵ）１２を介してシステム・バス１１に結合
される。ＢＩＵ１２は、主記憶（図示せず）などのシス
テム・バス１１に結合された他のデバイスとプロセッサ
１０との間での情報の転送を制御する。プロセッサ１
０、システム・バス１１およびシステム・バス１１に結
合された他のデバイスが、ホスト・データ処理システム
を形成する。ＢＩＵ１２は、プロセッサ１０内の命令キ
ャッシュ１４およびデータ・キャッシュ１６に接続され
る。命令キャッシュ１４やデータ・キャッシュ１６など
の高速キャッシュがあると、前に主記憶から高速キャッ
シュに転送されたデータまたは命令のサブセットへの比
較的高速なアクセス・タイムをプロセッサ１０が達成で
きるようになり、したがって、ホスト・データ処理シス
テムの動作速度が向上する。命令キャッシュ１４は、さ
らに、シーケンシャル・フェッチャ１７に結合され、こ
のシーケンシャル・フェッチャ１７は、実行の各サイク
ルの間に命令キャッシュ１４から命令を取り出す。シー
ケンシャル・フェッチャ１７は、実行のために分岐命令
を分岐処理ユニット（ＢＰＵ）１８に転送し、プロセッ
サ１０内の他の実行回路によって実行される前の一時的
な記憶のために順次命令を命令キュー１９に転送する。
【０００８】図示の実施例では、ＢＰＵ１８の他に、プ
ロセッサ１０の実行回路に、固定小数点ユニット（ＦＸ
Ｕ）２２、ロード／ストア・ユニット（ＬＳＵ）２８お
よび浮動小数点ユニット（ＦＰＵ）３０を含む複数の実
行ユニットが含まれる。コンピュータ技術の当業者に周
知の通り、ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０の
それぞれは、各プロセッサ・サイクル中に特定の種類の
順次命令内の１つまたは複数の命令を実行する。たとえ
ば、ＦＸＵ２２は、指定された汎用レジスタ（ＧＰＲ）
３２またはＧＰＲリネーム・バッファ３３から受け取る
ソース・オペランドを利用して、加算、減算、ＡＮＤ、
ＯＲ、ＸＯＲなどの固定小数点算術演算を実行する。固
定小数点命令の実行に続いて、ＦＸＵ２２は、その命令
の結果データをＧＰＲリネーム・バッファ３３に出力
し、ＧＰＲリネーム・バッファ３３は、ＧＰＲリネーム
・バッファ３３から１つまたは複数のＧＰＲ３２へ結果
データを転送することによって命令が完了するまで、結
果データの一時記憶となる。逆に、ＦＰＵ３０は、浮動
小数点レジスタ（ＦＰＲ）３６またはＦＰＲリネーム・
バッファ３７から受け取るソース・オペランドに対し
て、浮動小数点の乗算や除算などの浮動小数点演算を実
行する。ＦＰＵ３０は、浮動小数点命令の実行から生じ
るデータを、選択されたＦＰＲリネーム・バッファ３７
に出力し、このＦＰＲリネーム・バッファ３７は、ＦＰ
Ｒリネーム・バッファ３７から選択されたＦＰＲ３６へ
結果データを転送することによって命令が完了するま
で、結果データを一時的にロードまたはストアする。Ｌ
ＳＵ２８は、浮動小数点命令および固定小数点命令を実
行し、メモリ（すなわち、データ・キャッシュ１６また
は主記憶のいずれか）から選択されたＧＰＲ３２または
ＦＰＲ３６へデータをロードするか、ＧＰＲ３２、ＧＰ
Ｒリネーム・バッファ３３、ＦＰＲ３６またはＦＰＲリ
ネーム・バッファ３７のうちの選択された１つからメモ
リへデータをロードまたはストアするかのいずれかを行
う。
ロセッサ１０の実行回路に、固定小数点ユニット（ＦＸ
Ｕ）２２、ロード／ストア・ユニット（ＬＳＵ）２８お
よび浮動小数点ユニット（ＦＰＵ）３０を含む複数の実
行ユニットが含まれる。コンピュータ技術の当業者に周
知の通り、ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０の
それぞれは、各プロセッサ・サイクル中に特定の種類の
順次命令内の１つまたは複数の命令を実行する。たとえ
ば、ＦＸＵ２２は、指定された汎用レジスタ（ＧＰＲ）
３２またはＧＰＲリネーム・バッファ３３から受け取る
ソース・オペランドを利用して、加算、減算、ＡＮＤ、
ＯＲ、ＸＯＲなどの固定小数点算術演算を実行する。固
定小数点命令の実行に続いて、ＦＸＵ２２は、その命令
の結果データをＧＰＲリネーム・バッファ３３に出力
し、ＧＰＲリネーム・バッファ３３は、ＧＰＲリネーム
・バッファ３３から１つまたは複数のＧＰＲ３２へ結果
データを転送することによって命令が完了するまで、結
果データの一時記憶となる。逆に、ＦＰＵ３０は、浮動
小数点レジスタ（ＦＰＲ）３６またはＦＰＲリネーム・
バッファ３７から受け取るソース・オペランドに対し
て、浮動小数点の乗算や除算などの浮動小数点演算を実
行する。ＦＰＵ３０は、浮動小数点命令の実行から生じ
るデータを、選択されたＦＰＲリネーム・バッファ３７
に出力し、このＦＰＲリネーム・バッファ３７は、ＦＰ
Ｒリネーム・バッファ３７から選択されたＦＰＲ３６へ
結果データを転送することによって命令が完了するま
で、結果データを一時的にロードまたはストアする。Ｌ
ＳＵ２８は、浮動小数点命令および固定小数点命令を実
行し、メモリ（すなわち、データ・キャッシュ１６また
は主記憶のいずれか）から選択されたＧＰＲ３２または
ＦＰＲ３６へデータをロードするか、ＧＰＲ３２、ＧＰ
Ｒリネーム・バッファ３３、ＦＰＲ３６またはＦＰＲリ
ネーム・バッファ３７のうちの選択された１つからメモ
リへデータをロードまたはストアするかのいずれかを行
う。
【０００９】プロセッサ１０では、命令のパイプライン
化と非整順実行の両方を利用して、スーパースカラ・ア
ーキテクチャの性能をさらに向上させる。したがって、
命令は、データ依存性が監視される限り、任意の順序で
ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０によって実行
できる。さらに、命令は、一連のパイプライン・ステー
ジでＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０のそれぞ
れによって処理される。高性能プロセッサで典型的なと
おり、各命令は、５つの別個のパイプライン・ステー
ジ、すなわち、フェッチ、復号／ディスパッチ、実行、
終了および完了の各ステージで処理される。
化と非整順実行の両方を利用して、スーパースカラ・ア
ーキテクチャの性能をさらに向上させる。したがって、
命令は、データ依存性が監視される限り、任意の順序で
ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０によって実行
できる。さらに、命令は、一連のパイプライン・ステー
ジでＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０のそれぞ
れによって処理される。高性能プロセッサで典型的なと
おり、各命令は、５つの別個のパイプライン・ステー
ジ、すなわち、フェッチ、復号／ディスパッチ、実行、
終了および完了の各ステージで処理される。
【００１０】フェッチ・ステージの間に、シーケンシャ
ル・フェッチャ１７が、１つまたは複数のメモリ・アド
レスに関連する１つまたは複数の命令を命令キャッシュ
１４から取り出す。命令キャッシュ１４から取り出され
た順次命令は、シーケンシャル・フェッチャ１７によっ
て命令キュー１９に格納される。取り出された分岐命令
は、命令ストリームから除去され、実行のためＢＰＵ１
８に転送される。ＢＰＵ１８には、分岐履歴テーブルな
ど、その分岐が行われるかどうかを予測することによっ
てＢＰＵ１８が未解決の条件分岐命令を投機実行できる
ようにする分岐予測機構が含まれる。
ル・フェッチャ１７が、１つまたは複数のメモリ・アド
レスに関連する１つまたは複数の命令を命令キャッシュ
１４から取り出す。命令キャッシュ１４から取り出され
た順次命令は、シーケンシャル・フェッチャ１７によっ
て命令キュー１９に格納される。取り出された分岐命令
は、命令ストリームから除去され、実行のためＢＰＵ１
８に転送される。ＢＰＵ１８には、分岐履歴テーブルな
ど、その分岐が行われるかどうかを予測することによっ
てＢＰＵ１８が未解決の条件分岐命令を投機実行できる
ようにする分岐予測機構が含まれる。
【００１１】復号／ディスパッチ・ステージの間に、デ
ィスパッチ・ユニット２０が、命令キュー１９からの１
つまたは複数の命令を復号し、ＦＸＵ２２、ＬＳＵ２８
およびＦＰＵ３０のうちの適切な１つにディスパッチす
る。また、復号／ディスパッチ・ステージの間に、ディ
スパッチ・ユニット２０は、ディスパッチされた命令の
結果データのそれぞれについて、ＧＰＲリネーム・バッ
ファ３３またはＦＰＲリネーム・バッファ３７内で１つ
のリネーム・バッファを割り振る。本発明の好ましい実
施例によれば、プロセッサ１０は、プログラム順で命令
をディスパッチし、ディスパッチされた命令のプログラ
ム順序を非整順実行中に独自の命令識別子を使用して追
跡する。命令識別子のほかに、プロセッサ１０の実行パ
イプライン内の各命令は、その命令のオペランドＡおよ
びＢのソースを示すｒＡタグおよびｒＢタグと、その命
令の結果データ用のＧＰＲリネーム・バッファ３３また
はＦＰＲリネーム・バッファ３７内の宛先リネーム・バ
ッファを示すｒＤタグを有する。
ィスパッチ・ユニット２０が、命令キュー１９からの１
つまたは複数の命令を復号し、ＦＸＵ２２、ＬＳＵ２８
およびＦＰＵ３０のうちの適切な１つにディスパッチす
る。また、復号／ディスパッチ・ステージの間に、ディ
スパッチ・ユニット２０は、ディスパッチされた命令の
結果データのそれぞれについて、ＧＰＲリネーム・バッ
ファ３３またはＦＰＲリネーム・バッファ３７内で１つ
のリネーム・バッファを割り振る。本発明の好ましい実
施例によれば、プロセッサ１０は、プログラム順で命令
をディスパッチし、ディスパッチされた命令のプログラ
ム順序を非整順実行中に独自の命令識別子を使用して追
跡する。命令識別子のほかに、プロセッサ１０の実行パ
イプライン内の各命令は、その命令のオペランドＡおよ
びＢのソースを示すｒＡタグおよびｒＢタグと、その命
令の結果データ用のＧＰＲリネーム・バッファ３３また
はＦＰＲリネーム・バッファ３７内の宛先リネーム・バ
ッファを示すｒＤタグを有する。
【００１２】実行ステージの間に、ＦＸＵ２２、ＬＳＵ
２８およびＦＰＵ３０は、指示された演算のオペランド
と実行リソースが使用可能である時に、ディスパッチ・
ユニット２０から受け取った命令を実行する。実行が終
了した後に、ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０
は、命令のタイプに応じてＧＰＲリネーム・バッファ３
３またはＦＰＲリネーム・バッファ３７のいずれかに結
果データをロードまたはストアする。その後、ＦＸＵ２
２、ＬＳＵ２８およびＦＰＵ３０は、どの命令の実行を
終了したかを完了ユニット４０に通知する。最後に、命
令は、結果データをＧＰＲリネーム・バッファ３３から
ＧＰＲ３２へまたはＦＰＲリネーム・バッファ３７から
ＦＰＲ３６へ転送することによって、完了ユニット４０
によってプログラム順で完了する。
２８およびＦＰＵ３０は、指示された演算のオペランド
と実行リソースが使用可能である時に、ディスパッチ・
ユニット２０から受け取った命令を実行する。実行が終
了した後に、ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０
は、命令のタイプに応じてＧＰＲリネーム・バッファ３
３またはＦＰＲリネーム・バッファ３７のいずれかに結
果データをロードまたはストアする。その後、ＦＸＵ２
２、ＬＳＵ２８およびＦＰＵ３０は、どの命令の実行を
終了したかを完了ユニット４０に通知する。最後に、命
令は、結果データをＧＰＲリネーム・バッファ３３から
ＧＰＲ３２へまたはＦＰＲリネーム・バッファ３７から
ＦＰＲ３６へ転送することによって、完了ユニット４０
によってプログラム順で完了する。
【００１３】本発明の好ましい実施例では、プロセッサ
１０は、複数の汎用レジスタとメモリとの間でデータの
ロードおよびまたはストアを行う、多重レジスタ命令を
実行することができる。具体的に言うと、ＰｏｗｅｒＰ
Ｃ（商標）マイクロプロセッサの好ましい実施例では、
マイクロプロセッサ１０は、複数ワードをメモリから汎
用レジスタ（ＧＰＲ）にロードするロード多重命令（ｌ
ｍｗ）と、複数ワードをＧＰＲからメモリにストアする
ストア多重命令（ｓｔｍｗ）を実行する。
１０は、複数の汎用レジスタとメモリとの間でデータの
ロードおよびまたはストアを行う、多重レジスタ命令を
実行することができる。具体的に言うと、ＰｏｗｅｒＰ
Ｃ（商標）マイクロプロセッサの好ましい実施例では、
マイクロプロセッサ１０は、複数ワードをメモリから汎
用レジスタ（ＧＰＲ）にロードするロード多重命令（ｌ
ｍｗ）と、複数ワードをＧＰＲからメモリにストアする
ストア多重命令（ｓｔｍｗ）を実行する。
【００１４】これらの多重レジスタ命令は、シーケンシ
ャル・フェッチャ１７によって命令キャッシュ１４から
取り出され、命令キュー１９にロードされる。ディスパ
ッチ・ユニット２０による多重レジスタ命令のディスパ
ッチの際に、ＬＳＵ２８は、多重レジスタ命令の実行を
開始する。また、その命令のディスパッチの際には、多
重レジスタ命令で識別された、ＧＰＲ３２のうちの複数
のレジスタが、その命令に割り振られる。
ャル・フェッチャ１７によって命令キャッシュ１４から
取り出され、命令キュー１９にロードされる。ディスパ
ッチ・ユニット２０による多重レジスタ命令のディスパ
ッチの際に、ＬＳＵ２８は、多重レジスタ命令の実行を
開始する。また、その命令のディスパッチの際には、多
重レジスタ命令で識別された、ＧＰＲ３２のうちの複数
のレジスタが、その命令に割り振られる。
【００１５】好ましい実施例では、ロード多重命令また
はストア多重命令が、３２個までの連続したレジスタ
に、３２個までの連続したワードをメモリからストアさ
れることを必要とする。たとえば、ストア多重命令stmw
r3, r2, r1では、レジスタ３ないしレジスタ３１の内
容が、＜ｒ２ ＋ ｒ１＞にあるメモリにロードまたは
ストアされる。したがって、この例では、最初に格納さ
れるレジスタはレジスタ３（ｒ３）である。ＬＳＵ２８
は、レジスタ４のロードまたはストアに進行し、その
後、レジスタ５、レジスタ６など、レジスタ３１を含む
レジスタ３１までのすべてのレジスタがストアされるま
でこの処理を続ける。その時点で、ストア多重命令の実
行が終了する。これは、完了ユニット４０に報告され、
完了ユニット４０は、システム内のアーキテクチャ・レ
ジスタにコミットすることによってこの命令を完了す
る。
はストア多重命令が、３２個までの連続したレジスタ
に、３２個までの連続したワードをメモリからストアさ
れることを必要とする。たとえば、ストア多重命令stmw
r3, r2, r1では、レジスタ３ないしレジスタ３１の内
容が、＜ｒ２ ＋ ｒ１＞にあるメモリにロードまたは
ストアされる。したがって、この例では、最初に格納さ
れるレジスタはレジスタ３（ｒ３）である。ＬＳＵ２８
は、レジスタ４のロードまたはストアに進行し、その
後、レジスタ５、レジスタ６など、レジスタ３１を含む
レジスタ３１までのすべてのレジスタがストアされるま
でこの処理を続ける。その時点で、ストア多重命令の実
行が終了する。これは、完了ユニット４０に報告され、
完了ユニット４０は、システム内のアーキテクチャ・レ
ジスタにコミットすることによってこの命令を完了す
る。
【００１６】図２を参照すると、従来技術のマイクロプ
ロセッサでストア多重命令と後続の浮動小数点命令を処
理するのに必要なプロセッサ・サイクルのタイミング図
が示されている。ストア多重命令（store Mult）は、サ
イクル１の間にシーケンシャル・フェッチャ１７によっ
て命令キャッシュ１４から取り出される（Ｆ）。この命
令は、サイクル２の間に復号（Ｄｅｃ）され、サイクル
３の間にディスパッチ・ユニット２０によってＬＳＵ２
８にディスパッチ（Ｄｉｓｐ）される。ＬＳＵ２８は、
サイクル４ないしサイクル７の間にこのストア多重命令
を実行（Ｅ）し、この命令は、完了ユニット４０によっ
てサイクル８の間に完了（Ｃ）する。
ロセッサでストア多重命令と後続の浮動小数点命令を処
理するのに必要なプロセッサ・サイクルのタイミング図
が示されている。ストア多重命令（store Mult）は、サ
イクル１の間にシーケンシャル・フェッチャ１７によっ
て命令キャッシュ１４から取り出される（Ｆ）。この命
令は、サイクル２の間に復号（Ｄｅｃ）され、サイクル
３の間にディスパッチ・ユニット２０によってＬＳＵ２
８にディスパッチ（Ｄｉｓｐ）される。ＬＳＵ２８は、
サイクル４ないしサイクル７の間にこのストア多重命令
を実行（Ｅ）し、この命令は、完了ユニット４０によっ
てサイクル８の間に完了（Ｃ）する。
【００１７】従来技術では、ロード多重命令またはスト
ア多重命令に続く浮動小数点命令は、必ず直列化され、
その結果、ロード多重命令またはストア多重命令が完了
するまで取り出されないようになる。これによって、格
納されたオペランド・データの保全性が保証される。し
たがって、図２の従来技術の例では、後続の浮動小数点
命令は、サイクル９まで取り出されない。このようなシ
ステムでは、多重レジスタ命令が完了するまで命令パイ
プラインを停止させることによって、実質的にマイクロ
プロセッサ性能が制限される。
ア多重命令に続く浮動小数点命令は、必ず直列化され、
その結果、ロード多重命令またはストア多重命令が完了
するまで取り出されないようになる。これによって、格
納されたオペランド・データの保全性が保証される。し
たがって、図２の従来技術の例では、後続の浮動小数点
命令は、サイクル９まで取り出されない。このようなシ
ステムでは、多重レジスタ命令が完了するまで命令パイ
プラインを停止させることによって、実質的にマイクロ
プロセッサ性能が制限される。
【００１８】本発明によれば、ロード多重命令またはス
トア多重命令の実行中に後続の浮動小数点命令を非整順
に完了することができる。たとえば、好ましい実施例で
は、ストア多重動作で、３２個までの連続したレジスタ
を３２ワードまでのメモリ内の位置にストアすることが
必要である。たとえば、ストア多重命令stmw r3, r2,r1
では、レジスタ３ないしレジスタ３１の内容が、位置＜
ｒ２＋ｒ１＞にあるメモリにストアされる。本発明によ
れば、ストア多重命令のディスパッチの直後に、無条件
に後続の浮動小数点命令をマイクロプロセッサ内の浮動
小数点実行ユニットにディスパッチすることができる。
さらに、これらの浮動小数点命令は、プログラミング・
シーケンスから外れて、ストア多重命令の前に完了す
る。
トア多重命令の実行中に後続の浮動小数点命令を非整順
に完了することができる。たとえば、好ましい実施例で
は、ストア多重動作で、３２個までの連続したレジスタ
を３２ワードまでのメモリ内の位置にストアすることが
必要である。たとえば、ストア多重命令stmw r3, r2,r1
では、レジスタ３ないしレジスタ３１の内容が、位置＜
ｒ２＋ｒ１＞にあるメモリにストアされる。本発明によ
れば、ストア多重命令のディスパッチの直後に、無条件
に後続の浮動小数点命令をマイクロプロセッサ内の浮動
小数点実行ユニットにディスパッチすることができる。
さらに、これらの浮動小数点命令は、プログラミング・
シーケンスから外れて、ストア多重命令の前に完了す
る。
【００１９】本発明では、浮動小数点演算からの結果デ
ータが浮動小数点レジスタに格納されるのに対して、ロ
ード多重またはストア多重命令が汎用レジスタからスト
アを行うので、多重レジスタ命令を後続の浮動小数点命
令と直列化する必要がないことが認識される。その結
果、ロード多重命令またはストア多重命令に必要なレジ
スタの連続した組の全体が、浮動小数点命令の実行によ
って破壊される可能性がない。この種の早期完了は、例
外をもたらす命令が整順に完了しない場合であっても、
すべての事象がプログラム順で発生することの見通しを
プログラマが有しなければならないという要件に違反し
ない。浮動小数点演算の実行が例外をもたらすが、多重
レジスタ命令がまだ実行中の場合には、その例外はこの
多重レジスタ命令が完了するまで採用されない。
ータが浮動小数点レジスタに格納されるのに対して、ロ
ード多重またはストア多重命令が汎用レジスタからスト
アを行うので、多重レジスタ命令を後続の浮動小数点命
令と直列化する必要がないことが認識される。その結
果、ロード多重命令またはストア多重命令に必要なレジ
スタの連続した組の全体が、浮動小数点命令の実行によ
って破壊される可能性がない。この種の早期完了は、例
外をもたらす命令が整順に完了しない場合であっても、
すべての事象がプログラム順で発生することの見通しを
プログラマが有しなければならないという要件に違反し
ない。浮動小数点演算の実行が例外をもたらすが、多重
レジスタ命令がまだ実行中の場合には、その例外はこの
多重レジスタ命令が完了するまで採用されない。
【００２０】ここで図３を参照すると、本発明の好まし
い実施例による、本発明のマイクロプロセッサ内で１つ
のストア多重命令（Store Mult）と２つの浮動小数点命
令（FP Inst1およびFP Inst2）を処理するサイクルのタ
イミング図が示されている。１例として、下記の命令シ
ーケンスの処理を検討する。 stmw r28, r2, r1 fp-add r2, r2, r28 fp-add r3, r3, r30
い実施例による、本発明のマイクロプロセッサ内で１つ
のストア多重命令（Store Mult）と２つの浮動小数点命
令（FP Inst1およびFP Inst2）を処理するサイクルのタ
イミング図が示されている。１例として、下記の命令シ
ーケンスの処理を検討する。 stmw r28, r2, r1 fp-add r2, r2, r28 fp-add r3, r3, r30
【００２１】図３からわかるように、ストア多重命令は
サイクル１の間に取り出され、サイクル２で復号され、
サイクル３でディスパッチされ、サイクル４ないしサイ
クル７の間にＬＳＵ２８によって実行され、サイクル８
で完了する。本発明によれば、FP Inst1およびFP Inst2
を、ストア多重命令のディスパッチの前または後の任意
の時刻にディスパッチできるようにすることによって、
非整順完了がサポートされる。この例では、浮動小数点
命令は、先行するストア多重命令がサイクル３でディス
パッチされた後に、プログラム・シーケンス内でできる
限り早くディスパッチされる。FP Inst1はサイクル４の
間にディスパッチされ、１サイクルあたり１命令しか取
り出すことができないので、FP Inst2はサイクル５の間
にディスパッチされる。これらの浮動小数点命令は、ス
トア多重命令実行の進行に無関係に、ＦＰＵ３０内でサ
イクル５およびサイクル６に即座に実行することができ
る。浮動小数点命令１および２の結果は、それぞれサイ
クル６またはサイクル７までＦＰＲリネーム・バッファ
３７内に保持され、その時点で、結果のオペランドがそ
れぞれレジスタ２またはレジスタ３にストアされる。し
たがって、前に説明したように、浮動小数点命令は、プ
ログラム・シーケンス上で先行するストア多重命令が完
了する前に完了することができる。
サイクル１の間に取り出され、サイクル２で復号され、
サイクル３でディスパッチされ、サイクル４ないしサイ
クル７の間にＬＳＵ２８によって実行され、サイクル８
で完了する。本発明によれば、FP Inst1およびFP Inst2
を、ストア多重命令のディスパッチの前または後の任意
の時刻にディスパッチできるようにすることによって、
非整順完了がサポートされる。この例では、浮動小数点
命令は、先行するストア多重命令がサイクル３でディス
パッチされた後に、プログラム・シーケンス内でできる
限り早くディスパッチされる。FP Inst1はサイクル４の
間にディスパッチされ、１サイクルあたり１命令しか取
り出すことができないので、FP Inst2はサイクル５の間
にディスパッチされる。これらの浮動小数点命令は、ス
トア多重命令実行の進行に無関係に、ＦＰＵ３０内でサ
イクル５およびサイクル６に即座に実行することができ
る。浮動小数点命令１および２の結果は、それぞれサイ
クル６またはサイクル７までＦＰＲリネーム・バッファ
３７内に保持され、その時点で、結果のオペランドがそ
れぞれレジスタ２またはレジスタ３にストアされる。し
たがって、前に説明したように、浮動小数点命令は、プ
ログラム・シーケンス上で先行するストア多重命令が完
了する前に完了することができる。
【００２２】要約すると、本発明は、先行するロード多
重命令またはストア多重命令の実行中の浮動小数点演算
の早期完了のための方法および装置を提供する。本発明
によれば、直列化が不要になり、追加の後続命令をロー
ド多重命令またはストア多重命令と同時に実行できるよ
うになるので、マイクロプロセッサ性能が実質的に向上
する。マイクロプロセッサの完了バッファに応じて、か
なりの量の追加命令を、多重レジスタ命令の実行中にマ
イクロプロセッサによって実行し、完了することができ
る。たとえば、５レジスタの完了バッファ深さを有する
好ましい実施例では、パイプライン・ストールなしで４
つまでの追加命令を完了させる潜在能力がある。ロード
多重命令またはストア多重命令の完了には最大３６サイ
クルを要するので、本発明は、マイクロプロセッサの速
度と効率を強化する実質的な時間の節約をもたらす。
重命令またはストア多重命令の実行中の浮動小数点演算
の早期完了のための方法および装置を提供する。本発明
によれば、直列化が不要になり、追加の後続命令をロー
ド多重命令またはストア多重命令と同時に実行できるよ
うになるので、マイクロプロセッサ性能が実質的に向上
する。マイクロプロセッサの完了バッファに応じて、か
なりの量の追加命令を、多重レジスタ命令の実行中にマ
イクロプロセッサによって実行し、完了することができ
る。たとえば、５レジスタの完了バッファ深さを有する
好ましい実施例では、パイプライン・ストールなしで４
つまでの追加命令を完了させる潜在能力がある。ロード
多重命令またはストア多重命令の完了には最大３６サイ
クルを要するので、本発明は、マイクロプロセッサの速
度と効率を強化する実質的な時間の節約をもたらす。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２４】（１）複数の汎用レジスタのうちの複数の
レジスタからメモリへデータをストアまたはロードする
多重レジスタ命令を少なくとも１つ含み、ディスパッチ
ャと、複数の汎用レジスタと、複数の浮動小数点レジス
タと、ロード／ストア・ユニットおよび浮動小数点実行
ユニットを含む複数の実行ユニットとを含むスーパース
カラ・マイクロプロセッサにおいて、多重レジスタ命令
のディスパッチ時にその多重レジスタ命令の実行を開始
するロード／ストア・ユニットへ、ディスパッチャから
多重レジスタ命令をディスパッチするステップと、プロ
グラム順ではディスパッチされた多重レジスタ命令の後
に続き、複数の浮動小数点レジスタのうちの１つまたは
複数の浮動小数点レジスタに格納されたソース・オペラ
ンド・データに依存する浮動小数点命令を、浮動小数点
命令を実行する浮動小数点ユニットへ、ディスパッチャ
からディスパッチするステップと、多重レジスタ命令が
ロード／ストア・ユニットにディスパッチされた後で、
多重レジスタ命令の実行が終了する前に、浮動小数点命
令を完了するステップとを含む、スーパースカラ・マイ
クロプロセッサ内で複数の命令の非整順完了をサポート
する方法。 （２）多重レジスタ命令が、複数の汎用レジスタからメ
モリにデータをストアすることを特徴とする、上記
（１）に記載の方法。 （３）多重レジスタ命令が、メモリから複数の汎用レジ
スタにデータをロードすることを特徴とする、上記
（１）に記載の方法。 （４）整数データを選択的に格納する複数の汎用レジス
タと、浮動小数点データを選択的に格納する複数の浮動
小数点レジスタと、複数の汎用レジスタにデータをロー
ドするロード多重命令およびストアするストア多重命令
を実行する、ロード／ストア実行ユニットと、複数の浮
動小数点レジスタに格納されたオペランド・データに対
して浮動小数点演算を実行する浮動小数点実行ユニット
と、ロード／ストア実行ユニットおよび浮動小数点実行
ユニットを含む複数の実行ユニットに命令をディスパッ
チするディスパッチ・ユニットであって、多重レジスタ
命令の実行を開始するためにロード／ストア・ユニット
に多重レジスタ命令をディスパッチし、ロード／ストア
・ユニットで多重レジスタ命令が実行を終了する前に、
複数の浮動小数点レジスタのうちの１つまたは複数の浮
動小数点レジスタに格納されたソース・オペランド・デ
ータに依存する浮動小数点命令を、浮動小数点実行ユニ
ットにディスパッチするディスパッチ・ユニットとを含
み、ディスパッチされた浮動小数点命令が、多重レジス
タ命令が実行を終了する前に完了することを特徴とする
メモリに接続された、前のロード多重命令またはストア
多重命令から非整順に浮動小数点命令を完了することが
できるスーパースカラ・マイクロプロセッサ。
レジスタからメモリへデータをストアまたはロードする
多重レジスタ命令を少なくとも１つ含み、ディスパッチ
ャと、複数の汎用レジスタと、複数の浮動小数点レジス
タと、ロード／ストア・ユニットおよび浮動小数点実行
ユニットを含む複数の実行ユニットとを含むスーパース
カラ・マイクロプロセッサにおいて、多重レジスタ命令
のディスパッチ時にその多重レジスタ命令の実行を開始
するロード／ストア・ユニットへ、ディスパッチャから
多重レジスタ命令をディスパッチするステップと、プロ
グラム順ではディスパッチされた多重レジスタ命令の後
に続き、複数の浮動小数点レジスタのうちの１つまたは
複数の浮動小数点レジスタに格納されたソース・オペラ
ンド・データに依存する浮動小数点命令を、浮動小数点
命令を実行する浮動小数点ユニットへ、ディスパッチャ
からディスパッチするステップと、多重レジスタ命令が
ロード／ストア・ユニットにディスパッチされた後で、
多重レジスタ命令の実行が終了する前に、浮動小数点命
令を完了するステップとを含む、スーパースカラ・マイ
クロプロセッサ内で複数の命令の非整順完了をサポート
する方法。 （２）多重レジスタ命令が、複数の汎用レジスタからメ
モリにデータをストアすることを特徴とする、上記
（１）に記載の方法。 （３）多重レジスタ命令が、メモリから複数の汎用レジ
スタにデータをロードすることを特徴とする、上記
（１）に記載の方法。 （４）整数データを選択的に格納する複数の汎用レジス
タと、浮動小数点データを選択的に格納する複数の浮動
小数点レジスタと、複数の汎用レジスタにデータをロー
ドするロード多重命令およびストアするストア多重命令
を実行する、ロード／ストア実行ユニットと、複数の浮
動小数点レジスタに格納されたオペランド・データに対
して浮動小数点演算を実行する浮動小数点実行ユニット
と、ロード／ストア実行ユニットおよび浮動小数点実行
ユニットを含む複数の実行ユニットに命令をディスパッ
チするディスパッチ・ユニットであって、多重レジスタ
命令の実行を開始するためにロード／ストア・ユニット
に多重レジスタ命令をディスパッチし、ロード／ストア
・ユニットで多重レジスタ命令が実行を終了する前に、
複数の浮動小数点レジスタのうちの１つまたは複数の浮
動小数点レジスタに格納されたソース・オペランド・デ
ータに依存する浮動小数点命令を、浮動小数点実行ユニ
ットにディスパッチするディスパッチ・ユニットとを含
み、ディスパッチされた浮動小数点命令が、多重レジス
タ命令が実行を終了する前に完了することを特徴とする
メモリに接続された、前のロード多重命令またはストア
多重命令から非整順に浮動小数点命令を完了することが
できるスーパースカラ・マイクロプロセッサ。
【図１】本発明の好ましい実施例による、情報を処理す
るためのプロセッサのブロック図である。
るためのプロセッサのブロック図である。
【図２】従来技術でロード多重命令またはストア多重命
令と後続の浮動小数点命令を処理するのに必要なサイク
ルのタイミング図である。
令と後続の浮動小数点命令を処理するのに必要なサイク
ルのタイミング図である。
【図３】本発明の好ましい実施例による、本発明のマイ
クロプロセッサでロード多重命令またはストア多重命令
と後続の２つの浮動小数点命令とを処理するのに必要な
サイクルのタイミング図である。
クロプロセッサでロード多重命令またはストア多重命令
と後続の２つの浮動小数点命令とを処理するのに必要な
サイクルのタイミング図である。
１０ プロセッサ １１ システム・バス １２ バス・インターフェース・ユニット（ＢＩＵ） １４ 命令キャッシュ １６ データ・キャッシュ １７ シーケンシャル・フェッチャ １８ 分岐処理ユニット（ＢＰＵ） １９ 命令キュー ２０ ディスパッチ・ユニット ２２ 固定小数点ユニット（ＦＸＵ） ２８ ロード／ストア・ユニット（ＬＳＵ） ３０ 浮動小数点ユニット（ＦＰＵ） ３２ 汎用レジスタ（ＧＰＲ） ３３ ＧＰＲリネーム・バッファ ３６ 浮動小数点レジスタ（ＦＰＲ） ３７ ＦＰＲリネーム・バッファ ４０ 完了ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ソウンミヤ・マリック アメリカ合衆国78729 テキサス州オース チン パートリッジ・ベンド・ドライブ 13032
Claims (4)
- 【請求項１】複数の汎用レジスタのうちの複数のレジス
タからメモリへデータをストアまたはロードする多重レ
ジスタ命令を少なくとも１つ含み、ディスパッチャと、
複数の汎用レジスタと、複数の浮動小数点レジスタと、
ロード／ストア・ユニットおよび浮動小数点実行ユニッ
トを含む複数の実行ユニットとを含むスーパースカラ・
マイクロプロセッサにおいて、 多重レジスタ命令のディスパッチ時にその多重レジスタ
命令の実行を開始するロード／ストア・ユニットへ、デ
ィスパッチャから多重レジスタ命令をディスパッチする
ステップと、 プログラム順ではディスパッチされた多重レジスタ命令
の後に続き、複数の浮動小数点レジスタのうちの１つま
たは複数の浮動小数点レジスタに格納されたソース・オ
ペランド・データに依存する浮動小数点命令を、浮動小
数点命令を実行する浮動小数点ユニットへ、ディスパッ
チャからディスパッチするステップと、 多重レジスタ命令がロード／ストア・ユニットにディス
パッチされた後で、多重レジスタ命令の実行が終了する
前に、浮動小数点命令を完了するステップとを含む、ス
ーパースカラ・マイクロプロセッサ内で複数の命令の非
整順完了をサポートする方法。 - 【請求項２】多重レジスタ命令が、複数の汎用レジスタ
からメモリにデータをストアすることを特徴とする、請
求項１に記載の方法。 - 【請求項３】多重レジスタ命令が、メモリから複数の汎
用レジスタにデータをロードすることを特徴とする、請
求項１に記載の方法。 - 【請求項４】整数データを選択的に格納する複数の汎用
レジスタと、 浮動小数点データを選択的に格納する複数の浮動小数点
レジスタと、 複数の汎用レジスタにデータをロードするロード多重命
令およびストアするストア多重命令を実行する、ロード
／ストア実行ユニットと、 複数の浮動小数点レジスタに格納されたオペランド・デ
ータに対して浮動小数点演算を実行する浮動小数点実行
ユニットと、 ロード／ストア実行ユニットおよび浮動小数点実行ユニ
ットを含む複数の実行ユニットに命令をディスパッチす
るディスパッチ・ユニットであって、多重レジスタ命令
の実行を開始するためにロード／ストア・ユニットに多
重レジスタ命令をディスパッチし、ロード／ストア・ユ
ニットで多重レジスタ命令が実行を終了する前に、複数
の浮動小数点レジスタのうちの１つまたは複数の浮動小
数点レジスタに格納されたソース・オペランド・データ
に依存する浮動小数点命令を、浮動小数点実行ユニット
にディスパッチするディスパッチ・ユニットとを含み、 ディスパッチされた浮動小数点命令が、多重レジスタ命
令が実行を終了する前に完了することを特徴とするメモ
リに接続された、前のロード多重命令またはストア多重
命令から非整順に浮動小数点命令を完了することができ
るスーパースカラ・マイクロプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/526,610 US5850563A (en) | 1995-09-11 | 1995-09-11 | Processor and method for out-of-order completion of floating-point operations during load/store multiple operations |
| US08/526610 | 1995-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09138748A true JPH09138748A (ja) | 1997-05-27 |
| JP3096429B2 JP3096429B2 (ja) | 2000-10-10 |
Family
ID=24098036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08221086A Expired - Fee Related JP3096429B2 (ja) | 1995-09-11 | 1996-08-22 | 複数の命令の非整順完了をサポートする方法およびスーパースカラ・マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5850563A (ja) |
| EP (1) | EP0762271A3 (ja) |
| JP (1) | JP3096429B2 (ja) |
| KR (1) | KR100260680B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322149B1 (ko) * | 1998-02-17 | 2002-02-04 | 포만 제프리 엘 | 고성능 추론적 스트링/다중 연산 방법 |
| JP2015201026A (ja) * | 2014-04-08 | 2015-11-12 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
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|---|---|---|---|---|
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| DE10210085B8 (de) * | 2002-03-08 | 2008-11-27 | Technische Universität Hamburg-Harburg | Verfahren und Prozessor zur Kombination von Daten- und Kontrollflußoperationen |
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| US20060179286A1 (en) * | 2005-02-09 | 2006-08-10 | International Business Machines Corporation | System and method for processing limited out-of-order execution of floating point loads |
| CH716218B1 (de) | 2019-05-24 | 2024-02-15 | Digitum Ag | System und Verfahren zur Autorisierung von Transaktionen. |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB8817911D0 (en) * | 1988-07-27 | 1988-09-01 | Int Computers Ltd | Data processing apparatus |
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