JPH09185506A - プロセッサ内で命令を実行する方法およびシステム - Google Patents
プロセッサ内で命令を実行する方法およびシステムInfo
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- JPH09185506A JPH09185506A JP8279749A JP27974996A JPH09185506A JP H09185506 A JPH09185506 A JP H09185506A JP 8279749 A JP8279749 A JP 8279749A JP 27974996 A JP27974996 A JP 27974996A JP H09185506 A JPH09185506 A JP H09185506A
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- 230000004044 response Effects 0.000 claims abstract description 48
- 230000015654 memory Effects 0.000 claims abstract description 29
- 230000007246 mechanism Effects 0.000 abstract description 9
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- 239000000284 extract Substances 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 5
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- 101100236201 Arabidopsis thaliana LSU2 gene Proteins 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【課題】 プロセッサが、各プロセッサ・サイクル中に
実行のためディスパッチできる命令の最大個数を有する
場合に、メモリに記憶された複数の命令の中から選択さ
れた命令を実行する。 【解決手段】 命令のサブセットが実行のためメモリか
ら取り出される。その命令の組に未解決の分岐命令が含
まれるなら、その分岐命令によって示される分岐が実行
されるか否かを予測し、予測される場合は、その分岐命
令によって示される非順次分岐先命令をメモリから取り
出し、順次実行経路内の命令をディスパッチせずに、分
岐予測の後のプロセッサ・サイクル中に最大個数の命令
を実行のためにディスパッチできるかどうかを判定す
る。最大個数未満で命令をディスパッチできる場合は順
次実行経路内の命令を投機的にディスパッチする。分岐
予測が覆されたときは、非順次分岐先命令の取出しを取
り消し、順次実行経路内の命令を実行する。
実行のためディスパッチできる命令の最大個数を有する
場合に、メモリに記憶された複数の命令の中から選択さ
れた命令を実行する。 【解決手段】 命令のサブセットが実行のためメモリか
ら取り出される。その命令の組に未解決の分岐命令が含
まれるなら、その分岐命令によって示される分岐が実行
されるか否かを予測し、予測される場合は、その分岐命
令によって示される非順次分岐先命令をメモリから取り
出し、順次実行経路内の命令をディスパッチせずに、分
岐予測の後のプロセッサ・サイクル中に最大個数の命令
を実行のためにディスパッチできるかどうかを判定す
る。最大個数未満で命令をディスパッチできる場合は順
次実行経路内の命令を投機的にディスパッチする。分岐
予測が覆されたときは、非順次分岐先命令の取出しを取
り消し、順次実行経路内の命令を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、全般的にはデータ
処理システムの方法およびシステムに関し、具体的に
は、プロセッサ内で命令を実行する方法およびシステム
に関する。さらに具体的に言うと、本発明は、分岐が行
われると誤って予測した時に被る分岐誤予測ペナルティ
を最小にする、プロセッサ内で命令を実行する方法およ
びシステムに関する。
処理システムの方法およびシステムに関し、具体的に
は、プロセッサ内で命令を実行する方法およびシステム
に関する。さらに具体的に言うと、本発明は、分岐が行
われると誤って予測した時に被る分岐誤予測ペナルティ
を最小にする、プロセッサ内で命令を実行する方法およ
びシステムに関する。
【０００２】
【従来の技術】通常の高性能プロセッサには、命令を記
憶するための命令キャッシュ、実行のため命令キャッシ
ュから取り出された命令を一時的に記憶するための命令
バッファ、順次命令を実行するための複数の実行ユニッ
ト、分岐命令を実行するための分岐処理ユニット、命令
バッファから実行ユニットのうちの特定の１つに順次命
令をディスパッチするためのディスパッチ・ユニット、
および、実行を終了したが完了していない命令を一時的
に記憶するための完了バッファが含まれる。
憶するための命令キャッシュ、実行のため命令キャッシ
ュから取り出された命令を一時的に記憶するための命令
バッファ、順次命令を実行するための複数の実行ユニッ
ト、分岐命令を実行するための分岐処理ユニット、命令
バッファから実行ユニットのうちの特定の１つに順次命
令をディスパッチするためのディスパッチ・ユニット、
および、実行を終了したが完了していない命令を一時的
に記憶するための完了バッファが含まれる。
【０００３】当技術分野で周知の通り、命令待ち行列か
ら取り出された順次命令は、命令バッファに記憶され、
実行ユニットへのディスパッチを保留される。対照的
に、命令キャッシュから取り出された分岐命令は、通常
は実行のため分岐処理ユニットに直接転送される。場合
によっては、条件分岐命令が依存する条件レジスタの値
を、分岐命令実行の前に確認することができる、すなわ
ち、実行の前に分岐を解決できる。実行の前に分岐が行
われるものとして解決される場合、分岐命令の分岐先ア
ドレスにある命令が、プロセッサによって取り出され、
実行される。さらに、事前取出しされた、分岐命令に続
く順次命令があれば、すべて破棄される。しかし、分岐
命令の結果は、条件レジスタ依存性が原因で、その分岐
命令を実行する前に判定できないことがしばしばであ
る。分岐命令が実行時に未解決のままである時には、分
岐処理ユニットは、分岐ヒストリ・テーブルなどの予測
機構を利用して、どの実行経路を通るかを予測する。通
常のプロセッサでは、実行されると予測された分岐に続
く順次命令のディスパッチは、停止され、次のプロセッ
サ・サイクルの間には、投機分岐先命令ストリーム内の
命令が取り出される。実行されると予測された分岐が誤
予測として解決される場合、その分岐命令に続く順次実
行ストリームを復元するのに必要なサイクル・タイムが
原因で、プロセッサが誤予測ペナルティを被る。
ら取り出された順次命令は、命令バッファに記憶され、
実行ユニットへのディスパッチを保留される。対照的
に、命令キャッシュから取り出された分岐命令は、通常
は実行のため分岐処理ユニットに直接転送される。場合
によっては、条件分岐命令が依存する条件レジスタの値
を、分岐命令実行の前に確認することができる、すなわ
ち、実行の前に分岐を解決できる。実行の前に分岐が行
われるものとして解決される場合、分岐命令の分岐先ア
ドレスにある命令が、プロセッサによって取り出され、
実行される。さらに、事前取出しされた、分岐命令に続
く順次命令があれば、すべて破棄される。しかし、分岐
命令の結果は、条件レジスタ依存性が原因で、その分岐
命令を実行する前に判定できないことがしばしばであ
る。分岐命令が実行時に未解決のままである時には、分
岐処理ユニットは、分岐ヒストリ・テーブルなどの予測
機構を利用して、どの実行経路を通るかを予測する。通
常のプロセッサでは、実行されると予測された分岐に続
く順次命令のディスパッチは、停止され、次のプロセッ
サ・サイクルの間には、投機分岐先命令ストリーム内の
命令が取り出される。実行されると予測された分岐が誤
予測として解決される場合、その分岐命令に続く順次実
行ストリームを復元するのに必要なサイクル・タイムが
原因で、プロセッサが誤予測ペナルティを被る。
【０００４】ここで図５および図６を参照すると、分岐
が行われるものとして分岐命令が誤って予測された時に
被る誤予測ペナルティを示す例が示されている。図５で
は、比較命令（ＣＭＰ）によって生成される条件レジス
タ値に基づいて分岐先命令（Ｔ０）へ分岐する条件分岐
命令（ＢＣ）を含む命令シーケンスが示されている。図
５に示された命令シーケンスには、４つの順次命令Ｓ０
ないしＳ３も含まれる。４命令の取出し帯域幅と２命令
のディスパッチ帯域幅を有する通常のプロセッサ内での
この命令シーケンスの実行を示すタイミング図を、図６
に示す。
が行われるものとして分岐命令が誤って予測された時に
被る誤予測ペナルティを示す例が示されている。図５で
は、比較命令（ＣＭＰ）によって生成される条件レジス
タ値に基づいて分岐先命令（Ｔ０）へ分岐する条件分岐
命令（ＢＣ）を含む命令シーケンスが示されている。図
５に示された命令シーケンスには、４つの順次命令Ｓ０
ないしＳ３も含まれる。４命令の取出し帯域幅と２命令
のディスパッチ帯域幅を有する通常のプロセッサ内での
この命令シーケンスの実行を示すタイミング図を、図６
に示す。
【０００５】図６のサイクル１では、命令Ｓ０、ＣＭ
Ｐ、Ｓ１およびＢＣが、命令キャッシュから取り出さ
れ、命令バッファ内に記憶される。サイクル２の間に、
４つの後続の順次命令（Ｓ２、Ｓ３、Ｓ４およびＳ５）
が取り出され、命令Ｓ０およびＣＭＰが、実行のため実
行ユニットにディスパッチされる。さらに、条件分岐Ｂ
Ｃは、サイクル２で実行されるものとして予測される。
その結果、サイクル３で分岐先命令Ｔ０およびＴ１が取
り出される。サイクル３の間に、ＣＭＰが実行を終了す
るので、この分岐命令は予測と違う形で解決される。Ｂ
Ｃは、サイクル２で実行されるものとして予測されたの
で、ＢＣに先行する順次命令だけがサイクル３でディス
パッチされる。現在の正しい取出しアドレスは、サイク
ル４まで復元されないので、正しい順次命令は、サイク
ル６になるまで実行ユニットによって実行することがで
きない。したがって、図６に示されているように、この
プロセッサは、順次命令Ｓ１の実行と順次命令Ｓ２およ
びＳ３の実行の間に誤予測ペナルティを被る。この誤予
測ペナルティは、実行ユニットが遊休状態であるか誤っ
て予測された経路内の命令を実行しているサイクル数と
して定義されるが、これによってＳ２の実行が２サイク
ル、Ｓ３の実行が１サイクル遅延し、１．５サイクルの
平均誤予測ペナルティがもたらされる。サイクル４の間
に２つの命令を実行できるはずなのに、そのうちの１つ
しか実行されないので、サイクル４では１／２サイクル
のペナルティを被る。
Ｐ、Ｓ１およびＢＣが、命令キャッシュから取り出さ
れ、命令バッファ内に記憶される。サイクル２の間に、
４つの後続の順次命令（Ｓ２、Ｓ３、Ｓ４およびＳ５）
が取り出され、命令Ｓ０およびＣＭＰが、実行のため実
行ユニットにディスパッチされる。さらに、条件分岐Ｂ
Ｃは、サイクル２で実行されるものとして予測される。
その結果、サイクル３で分岐先命令Ｔ０およびＴ１が取
り出される。サイクル３の間に、ＣＭＰが実行を終了す
るので、この分岐命令は予測と違う形で解決される。Ｂ
Ｃは、サイクル２で実行されるものとして予測されたの
で、ＢＣに先行する順次命令だけがサイクル３でディス
パッチされる。現在の正しい取出しアドレスは、サイク
ル４まで復元されないので、正しい順次命令は、サイク
ル６になるまで実行ユニットによって実行することがで
きない。したがって、図６に示されているように、この
プロセッサは、順次命令Ｓ１の実行と順次命令Ｓ２およ
びＳ３の実行の間に誤予測ペナルティを被る。この誤予
測ペナルティは、実行ユニットが遊休状態であるか誤っ
て予測された経路内の命令を実行しているサイクル数と
して定義されるが、これによってＳ２の実行が２サイク
ル、Ｓ３の実行が１サイクル遅延し、１．５サイクルの
平均誤予測ペナルティがもたらされる。サイクル４の間
に２つの命令を実行できるはずなのに、そのうちの１つ
しか実行されないので、サイクル４では１／２サイクル
のペナルティを被る。
【０００６】実行されるものとしての未解決分岐の誤予
測に関連する性能ペナルティがあるので、分岐が実行さ
れると誤って予測される場合に被る分岐誤予測ペナルテ
ィを最小にする、命令実行の改良された方法およびシス
テムを提供することが望ましい。
測に関連する性能ペナルティがあるので、分岐が実行さ
れると誤って予測される場合に被る分岐誤予測ペナルテ
ィを最小にする、命令実行の改良された方法およびシス
テムを提供することが望ましい。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、データ処理のための改良された方法およびシス
テムを提供することである。
目的は、データ処理のための改良された方法およびシス
テムを提供することである。
【０００８】本発明のもう１つの目的は、プロセッサ内
で命令を実行するための改良された方法およびシステム
を提供することである。
で命令を実行するための改良された方法およびシステム
を提供することである。
【０００９】本発明のもう１つの目的は、分岐が実行さ
れるものとして誤って予測された時に被る分岐誤予測ペ
ナルティが最小になる、命令を実行するための改良され
た方法およびシステムを提供することである。
れるものとして誤って予測された時に被る分岐誤予測ペ
ナルティが最小になる、命令を実行するための改良され
た方法およびシステムを提供することである。
【００１０】
【課題を解決するための手段】前述の目的は、これから
説明する形で達成される。プロセッサが、各プロセッサ
・サイクル中に実行のためディスパッチできる命令の最
大個数を有する場合に、メモリに記憶された複数の命令
の中から選択された命令を実行するための、プロセッサ
内の方法およびシステムを開示する。命令のサブセット
が、実行のためメモリから取り出される。その後、その
命令の組に未解決の分岐命令が含まれるかどうかを判定
する。命令の組に未解決の分岐命令が含まれると判定さ
れることに応答して、その分岐命令によって示される分
岐が実行されるか否かを予測する。分岐が実行されると
いう予測に応答して、その分岐命令によって示される非
順次分岐先命令が、メモリから取り出される。順次実行
経路内の命令をディスパッチせずに、分岐予測の後のプ
ロセッサ・サイクル中に最大個数の命令を実行のために
ディスパッチできるかどうかを判定する。順次実行経路
内の命令をディスパッチせずに分岐予測の後のプロセッ
サ・サイクルで最大個数未満の分岐先命令をディスパッ
チできるという判定に応答して、順次実行経路内の命令
を、実行のため投機的にディスパッチする。分岐予測が
覆されたことに応答して、非順次分岐先命令の取出しを
取り消し、順次実行経路内の命令を実行し、これによっ
て、誤って予測された分岐に起因する、プロセッサが被
る性能ペナルティを最小にする。
説明する形で達成される。プロセッサが、各プロセッサ
・サイクル中に実行のためディスパッチできる命令の最
大個数を有する場合に、メモリに記憶された複数の命令
の中から選択された命令を実行するための、プロセッサ
内の方法およびシステムを開示する。命令のサブセット
が、実行のためメモリから取り出される。その後、その
命令の組に未解決の分岐命令が含まれるかどうかを判定
する。命令の組に未解決の分岐命令が含まれると判定さ
れることに応答して、その分岐命令によって示される分
岐が実行されるか否かを予測する。分岐が実行されると
いう予測に応答して、その分岐命令によって示される非
順次分岐先命令が、メモリから取り出される。順次実行
経路内の命令をディスパッチせずに、分岐予測の後のプ
ロセッサ・サイクル中に最大個数の命令を実行のために
ディスパッチできるかどうかを判定する。順次実行経路
内の命令をディスパッチせずに分岐予測の後のプロセッ
サ・サイクルで最大個数未満の分岐先命令をディスパッ
チできるという判定に応答して、順次実行経路内の命令
を、実行のため投機的にディスパッチする。分岐予測が
覆されたことに応答して、非順次分岐先命令の取出しを
取り消し、順次実行経路内の命令を実行し、これによっ
て、誤って予測された分岐に起因する、プロセッサが被
る性能ペナルティを最小にする。
【００１１】本発明の上記ならびに追加の目的、特徴お
よび長所は、以下の詳細に記述された説明で明らかにな
ろう。
よび長所は、以下の詳細に記述された説明で明らかにな
ろう。
【００１２】
【発明の実施の形態】ここで図面、具体的には図１を参
照すると、全体として符号１０で示される、本発明の好
ましい実施例に従って情報を処理するためのプロセッサ
のブロック図が示されている。図示の実施例では、プロ
セッサ１０に、単一の集積回路スーパースカラー・マイ
クロプロセッサが含まれる。したがって、下でさらに述
べるように、プロセッサ１０には、さまざまな実行ユニ
ット、レジスタ、バッファ、メモリ、および他の機能ユ
ニットが含まれ、これらのすべてが集積回路によって形
成される。本発明の好ましい実施例では、プロセッサ１
０に、縮小命令セット・コンピュータ（ＲＩＳＣ）技法
に従って動作するＰｏｗｅｒＰＣ（商標）系列のマイク
ロプロセッサの１つが含まれる。図１に示されるよう
に、プロセッサ１０は、プロセッサ１０内のバス・イン
ターフェース・ユニット（ＢＩＵ）１２を介してシステ
ム・バス１１に結合される。ＢＩＵ１２は、プロセッサ
１０と、主記憶（図示せず）など、システム・バス１１
に結合された他の装置との間での情報の転送を制御す
る。プロセッサ１０、システム・バス１１およびシステ
ム・バス１１に結合された他の装置が、ホスト・データ
処理システムを形成する。
照すると、全体として符号１０で示される、本発明の好
ましい実施例に従って情報を処理するためのプロセッサ
のブロック図が示されている。図示の実施例では、プロ
セッサ１０に、単一の集積回路スーパースカラー・マイ
クロプロセッサが含まれる。したがって、下でさらに述
べるように、プロセッサ１０には、さまざまな実行ユニ
ット、レジスタ、バッファ、メモリ、および他の機能ユ
ニットが含まれ、これらのすべてが集積回路によって形
成される。本発明の好ましい実施例では、プロセッサ１
０に、縮小命令セット・コンピュータ（ＲＩＳＣ）技法
に従って動作するＰｏｗｅｒＰＣ（商標）系列のマイク
ロプロセッサの１つが含まれる。図１に示されるよう
に、プロセッサ１０は、プロセッサ１０内のバス・イン
ターフェース・ユニット（ＢＩＵ）１２を介してシステ
ム・バス１１に結合される。ＢＩＵ１２は、プロセッサ
１０と、主記憶（図示せず）など、システム・バス１１
に結合された他の装置との間での情報の転送を制御す
る。プロセッサ１０、システム・バス１１およびシステ
ム・バス１１に結合された他の装置が、ホスト・データ
処理システムを形成する。
【００１３】ＢＩＵ１２は、プロセッサ１０内の命令キ
ャッシュ１４およびデータ・キャッシュ１６に接続され
る。命令キャッシュ１４やデータ・キャッシュ１６など
の高速キャッシュを用いると、前に主記憶から命令キャ
ッシュ１４またはデータ・キャッシュ１６に転送された
データまたは命令のサブセットへの比較的高速のアクセ
ス時間をプロセッサ１０が達成できるようになり、した
がって、ホスト・データ処理システムの動作速度が向上
する。命令キャッシュ１４は、さらに、実行のため各サ
イクル中に命令キャッシュ１４から命令を取り出すシー
ケンシャル・フェッチャ１７に結合される。シーケンシ
ャル・フェッチャ１７は、命令キャッシュ１４から取り
出した分岐命令は実行のため分岐処理ユニット（ＢＰ
Ｕ）１８に送るが、順次命令は、プロセッサ１０内の他
の実行回路による実行のため命令待ち行列１９に記憶す
る。
ャッシュ１４およびデータ・キャッシュ１６に接続され
る。命令キャッシュ１４やデータ・キャッシュ１６など
の高速キャッシュを用いると、前に主記憶から命令キャ
ッシュ１４またはデータ・キャッシュ１６に転送された
データまたは命令のサブセットへの比較的高速のアクセ
ス時間をプロセッサ１０が達成できるようになり、した
がって、ホスト・データ処理システムの動作速度が向上
する。命令キャッシュ１４は、さらに、実行のため各サ
イクル中に命令キャッシュ１４から命令を取り出すシー
ケンシャル・フェッチャ１７に結合される。シーケンシ
ャル・フェッチャ１７は、命令キャッシュ１４から取り
出した分岐命令は実行のため分岐処理ユニット（ＢＰ
Ｕ）１８に送るが、順次命令は、プロセッサ１０内の他
の実行回路による実行のため命令待ち行列１９に記憶す
る。
【００１４】図示の実施例では、ＢＰＵ１８に加えて、
プロセッサ１０の実行回路に、固定小数点ユニット（Ｆ
ＸＵ）２２、ロード／ストア・ユニット（ＬＳＵ）２８
および浮動小数点ユニット（ＦＰＵ）３０が含まれる。
コンピュータ技術の当業者に周知の通り、ＦＸＵ２２、
ＬＳＵ２８およびＦＰＵ３０のそれぞれは、各プロセッ
サ・サイクル中に順次命令の特定の種類に含まれる１つ
または複数の命令を実行する。たとえば、ＦＸＵ２２
は、指定された汎用レジスタ（ＧＰＲ）３２から受け取
るソース・オペランドを使用して、加算、減算、ＡＮ
Ｄ、ＯＲ、ＸＯＲなどの固定小数点数学演算を実行す
る。固定小数点命令の実行の後に、ＦＸＵ２２は、その
命令のデータ結果をＧＰＲリネーム・バッファ３３に出
力する。ＧＰＲリネーム・バッファ３３は、結果データ
をＧＰＲリネーム・バッファ３３からＧＰＲ３２のうち
の１つまたは複数へ転送することによって命令が完了す
るまで、結果データの一時記憶域となる。逆に、ＦＰＵ
３０は、浮動小数点レジスタ（ＦＰＲ）３６から受け取
るソース・オペランドに対して、浮動小数点乗除算など
の浮動小数点演算を実行する。ＦＰＵ３０は、浮動小数
点命令の実行から生じるデータを、選択されたＦＰＲリ
ネーム・バッファ３７に出力し、このＦＰＲリネーム・
バッファ３７は、結果データをＦＰＲリネーム・バッフ
ァ３７から選択されたＦＰＲ３６に転送することによっ
て命令が完了するまで、結果データを一時的に記憶す
る。名前からわかるように、ＬＳＵ２８は、メモリ（す
なわちデータ・キャッシュ１６または主記憶）から選択
されたＧＰＲ３２またはＦＰＲ３６へデータをロードす
るか、選択されたＧＰＲ３２またはＦＰＲ３６からメモ
リへデータをストアする浮動小数点命令および固定小数
点命令を実行する。
プロセッサ１０の実行回路に、固定小数点ユニット（Ｆ
ＸＵ）２２、ロード／ストア・ユニット（ＬＳＵ）２８
および浮動小数点ユニット（ＦＰＵ）３０が含まれる。
コンピュータ技術の当業者に周知の通り、ＦＸＵ２２、
ＬＳＵ２８およびＦＰＵ３０のそれぞれは、各プロセッ
サ・サイクル中に順次命令の特定の種類に含まれる１つ
または複数の命令を実行する。たとえば、ＦＸＵ２２
は、指定された汎用レジスタ（ＧＰＲ）３２から受け取
るソース・オペランドを使用して、加算、減算、ＡＮ
Ｄ、ＯＲ、ＸＯＲなどの固定小数点数学演算を実行す
る。固定小数点命令の実行の後に、ＦＸＵ２２は、その
命令のデータ結果をＧＰＲリネーム・バッファ３３に出
力する。ＧＰＲリネーム・バッファ３３は、結果データ
をＧＰＲリネーム・バッファ３３からＧＰＲ３２のうち
の１つまたは複数へ転送することによって命令が完了す
るまで、結果データの一時記憶域となる。逆に、ＦＰＵ
３０は、浮動小数点レジスタ（ＦＰＲ）３６から受け取
るソース・オペランドに対して、浮動小数点乗除算など
の浮動小数点演算を実行する。ＦＰＵ３０は、浮動小数
点命令の実行から生じるデータを、選択されたＦＰＲリ
ネーム・バッファ３７に出力し、このＦＰＲリネーム・
バッファ３７は、結果データをＦＰＲリネーム・バッフ
ァ３７から選択されたＦＰＲ３６に転送することによっ
て命令が完了するまで、結果データを一時的に記憶す
る。名前からわかるように、ＬＳＵ２８は、メモリ（す
なわちデータ・キャッシュ１６または主記憶）から選択
されたＧＰＲ３２またはＦＰＲ３６へデータをロードす
るか、選択されたＧＰＲ３２またはＦＰＲ３６からメモ
リへデータをストアする浮動小数点命令および固定小数
点命令を実行する。
【００１５】プロセッサ１０は、命令のパイプライン化
と非整順実行の両方を使用して、そのスーパースカラー
・アーキテクチャの性能をさらに向上させる。したがっ
て、命令は、データ依存性が監視される限り、ＦＸＵ２
２、ＬＳＵ２８およびＦＰＵ３０によって任意の順序で
実行できる。さらに、命令は、ＦＸＵ２２、ＬＳＵ２８
およびＦＰＵ３０のそれぞれによって、パイプライン・
ステージのシーケンスで処理される。高性能プロセッサ
に典型的であるとおり、各命令は、５つの別個のステー
ジすなわち、取出し、復号／ディスパッチ、実行、終了
および完了の各ステージで処理される。
と非整順実行の両方を使用して、そのスーパースカラー
・アーキテクチャの性能をさらに向上させる。したがっ
て、命令は、データ依存性が監視される限り、ＦＸＵ２
２、ＬＳＵ２８およびＦＰＵ３０によって任意の順序で
実行できる。さらに、命令は、ＦＸＵ２２、ＬＳＵ２８
およびＦＰＵ３０のそれぞれによって、パイプライン・
ステージのシーケンスで処理される。高性能プロセッサ
に典型的であるとおり、各命令は、５つの別個のステー
ジすなわち、取出し、復号／ディスパッチ、実行、終了
および完了の各ステージで処理される。
【００１６】取出しステージの間に、シーケンシャル・
フェッチャ１７は、命令キャッシュ１４から１つまたは
複数のメモリ・アドレスに関連する１つまたは複数の命
令を取り出す。命令キャッシュ１４から取り出された順
次命令は、シーケンシャル・フェッチャ１７によって、
命令待ち行列１９に格納される。対照的に、分岐命令
は、シーケンシャル・フェッチャ１７によって命令スト
リームから除去され、実行のためＢＰＵ１８に転送され
る。本発明によれば、ＢＰＵ１８には分岐予測機構が含
まれ、この機構は、好ましい実施例では分岐ヒストリ・
テーブルなどの動的予測機構を含み、分岐が実行される
かどうかを予測することによって未解決の条件分岐命令
をＢＰＵ１８が投機的に実行できるようにする。その代
わりに、本発明の他の実施例では、静的なコンパイラ・
ベースの予測機構を実施することができる。下で詳細に
説明するように、本発明は、分岐が実行されると誤って
予測された場合にプロセッサ１０が被る分岐誤予測ペナ
ルティを最小にする。
フェッチャ１７は、命令キャッシュ１４から１つまたは
複数のメモリ・アドレスに関連する１つまたは複数の命
令を取り出す。命令キャッシュ１４から取り出された順
次命令は、シーケンシャル・フェッチャ１７によって、
命令待ち行列１９に格納される。対照的に、分岐命令
は、シーケンシャル・フェッチャ１７によって命令スト
リームから除去され、実行のためＢＰＵ１８に転送され
る。本発明によれば、ＢＰＵ１８には分岐予測機構が含
まれ、この機構は、好ましい実施例では分岐ヒストリ・
テーブルなどの動的予測機構を含み、分岐が実行される
かどうかを予測することによって未解決の条件分岐命令
をＢＰＵ１８が投機的に実行できるようにする。その代
わりに、本発明の他の実施例では、静的なコンパイラ・
ベースの予測機構を実施することができる。下で詳細に
説明するように、本発明は、分岐が実行されると誤って
予測された場合にプロセッサ１０が被る分岐誤予測ペナ
ルティを最小にする。
【００１７】復号／ディスパッチ・ステージの間に、デ
ィスパッチ・ユニット２０が、命令待ち行列１９からの
１つまたは複数の命令を復号し、ＦＸＵ２２、ＬＳＵ２
８およびＦＰＵ３０のうちの適当な１つにディスパッチ
する。また、復号／ディスパッチ・ステージの間に、デ
ィスパッチ・ユニット２０は、ディスパッチされた命令
のそれぞれの結果データのために、ＧＰＲリネーム・バ
ッファ３３またはＦＰＲリネーム・バッファ３７内のリ
ネーム・バッファを割り振る。本発明の好ましい実施例
によれば、プロセッサ１０は、プログラム順で命令をデ
ィスパッチし、独自の命令識別子を利用して、非整順実
行中にディスパッチされた命令のプログラム順を追跡す
る。命令識別子に加えて、プロセッサ１０の実行パイプ
ライン内の各命令には、その命令が有効であるかどうか
を示す有効ビットと、その命令が投機実行経路に含まれ
るかどうかを示す投機ビットが関連付けられる。投機実
行経路が不正として解決される場合、投機経路内の命令
は、セットされた投機ビットを有する命令に関連する有
効ビットをクリア（リセット）することによって、プロ
セッサ１０からフラッシュされる。
ィスパッチ・ユニット２０が、命令待ち行列１９からの
１つまたは複数の命令を復号し、ＦＸＵ２２、ＬＳＵ２
８およびＦＰＵ３０のうちの適当な１つにディスパッチ
する。また、復号／ディスパッチ・ステージの間に、デ
ィスパッチ・ユニット２０は、ディスパッチされた命令
のそれぞれの結果データのために、ＧＰＲリネーム・バ
ッファ３３またはＦＰＲリネーム・バッファ３７内のリ
ネーム・バッファを割り振る。本発明の好ましい実施例
によれば、プロセッサ１０は、プログラム順で命令をデ
ィスパッチし、独自の命令識別子を利用して、非整順実
行中にディスパッチされた命令のプログラム順を追跡す
る。命令識別子に加えて、プロセッサ１０の実行パイプ
ライン内の各命令には、その命令が有効であるかどうか
を示す有効ビットと、その命令が投機実行経路に含まれ
るかどうかを示す投機ビットが関連付けられる。投機実
行経路が不正として解決される場合、投機経路内の命令
は、セットされた投機ビットを有する命令に関連する有
効ビットをクリア（リセット）することによって、プロ
セッサ１０からフラッシュされる。
【００１８】実行ステージの間には、ＦＸＵ２２、ＬＳ
Ｕ２８およびＦＰＵ３０が、指示された動作のソース・
オペランドが使用可能になると同時に、ディスパッチ・
ユニット２０から受け取った命令を実行する。実行が終
了した後に、ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０
は、命令のタイプに応じてＧＰＲリネーム・バッファ３
３またはＦＰＲリネーム・バッファ３７のいずれかにデ
ータ結果を格納する。その後、ＦＸＵ２２、ＬＳＵ２８
およびＦＰＵ３０は、実行ユニットが命令を終了したこ
とを完了ユニット４０に伝える。最後に、結果データを
ＧＰＲリネーム・バッファ３３からＧＰＲ３２へまたは
ＦＰＲリネーム・バッファ３７からＦＰＲ３６へ転送す
ることによって、プログラム順で命令を完了する。
Ｕ２８およびＦＰＵ３０が、指示された動作のソース・
オペランドが使用可能になると同時に、ディスパッチ・
ユニット２０から受け取った命令を実行する。実行が終
了した後に、ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０
は、命令のタイプに応じてＧＰＲリネーム・バッファ３
３またはＦＰＲリネーム・バッファ３７のいずれかにデ
ータ結果を格納する。その後、ＦＸＵ２２、ＬＳＵ２８
およびＦＰＵ３０は、実行ユニットが命令を終了したこ
とを完了ユニット４０に伝える。最後に、結果データを
ＧＰＲリネーム・バッファ３３からＧＰＲ３２へまたは
ＦＰＲリネーム・バッファ３７からＦＰＲ３６へ転送す
ることによって、プログラム順で命令を完了する。
【００１９】ここで図２を参照すると、分岐が実行され
ると誤って予測された時に被る分岐誤予測ペナルティを
最小にする、本発明による命令実行の方法の流れ図が示
されている。図２に示された方法を、図３および図４を
参照して説明する。図３は命令のシーケンスの例を示す
図であり、図４はその命令の実行のタイミング図であ
る。図３に示された命令のシーケンスは、図５に示され
た従来技術の命令のシーケンスと同一であり、したがっ
て、この比較によって本発明の利益が例示される。
ると誤って予測された時に被る分岐誤予測ペナルティを
最小にする、本発明による命令実行の方法の流れ図が示
されている。図２に示された方法を、図３および図４を
参照して説明する。図３は命令のシーケンスの例を示す
図であり、図４はその命令の実行のタイミング図であ
る。図３に示された命令のシーケンスは、図５に示され
た従来技術の命令のシーケンスと同一であり、したがっ
て、この比較によって本発明の利益が例示される。
【００２０】まず図２を参照すると、処理は、ブロック
５０で開始され、その後、ブロック５２に進み、シーケ
ンシャル・フェッチャ１７が、命令キャッシュ１４から
命令の次のグループを取り出す。ブロック５２で行われ
る取出しは、図４のサイクル１に示されており、ここで
は、命令Ｓ０、ＣＭＰ、Ｓ１および分岐命令ＢＣが取り
出されている。次に、処理はブロック５４に進み、ブロ
ック５２で取り出された命令の組に未解決の分岐命令が
含まれるかどうかを判定する。そうでない場合には、ブ
ロック５６で、ブロック５２で取り出した命令の組に解
決済みの分岐命令が含まれるかどうかを判定する。命令
の組に未解決の分岐命令も解決済みの分岐命令も含まれ
ない場合には、処理はブロック７６に進み、順次命令の
取出し、ディスパッチおよび実行を継続する。しかし、
ブロック５６で、命令の組に解決済みの実行される分岐
命令が含まれると判定された場合には、処理はブロック
５８に進み、プロセッサ１０が、解決済みの分岐命令に
先行する順次命令を実行した後に、分岐先命令ストリー
ム内の命令を取り出し、実行する。その後、処理はブロ
ック７８で終了する。
５０で開始され、その後、ブロック５２に進み、シーケ
ンシャル・フェッチャ１７が、命令キャッシュ１４から
命令の次のグループを取り出す。ブロック５２で行われ
る取出しは、図４のサイクル１に示されており、ここで
は、命令Ｓ０、ＣＭＰ、Ｓ１および分岐命令ＢＣが取り
出されている。次に、処理はブロック５４に進み、ブロ
ック５２で取り出された命令の組に未解決の分岐命令が
含まれるかどうかを判定する。そうでない場合には、ブ
ロック５６で、ブロック５２で取り出した命令の組に解
決済みの分岐命令が含まれるかどうかを判定する。命令
の組に未解決の分岐命令も解決済みの分岐命令も含まれ
ない場合には、処理はブロック７６に進み、順次命令の
取出し、ディスパッチおよび実行を継続する。しかし、
ブロック５６で、命令の組に解決済みの実行される分岐
命令が含まれると判定された場合には、処理はブロック
５８に進み、プロセッサ１０が、解決済みの分岐命令に
先行する順次命令を実行した後に、分岐先命令ストリー
ム内の命令を取り出し、実行する。その後、処理はブロ
ック７８で終了する。
【００２１】ブロック５４に戻って、図４のサイクル１
の間に取り出される組のように命令キャッシュ１４から
取り出した命令の組に未解決の分岐命令が含まれる場
合、シーケンシャル・フェッチャ１７は、この未解決の
分岐命令をＢＰＵ１８に転送する。次に、処理はブロッ
ク６０に進み、ＢＰＵ１８が、その分岐が実行されるか
否かを予測する。図４に戻ると、この分岐命令は、実行
されるとサイクル２の間に予測される。サイクル２で
は、４つの後続順次命令（Ｓ２ないしＳ５）も取り出さ
れる。図２に戻って、分岐が実行されないと予測される
場合には、処理はブロック６０からブロック６２を介し
てブロック６４に進み、その分岐命令が後に不正として
解決されない限り、プロセッサ１０が、分岐に続く順次
命令を実行する。その後、処理はブロック７８で終了す
る。
の間に取り出される組のように命令キャッシュ１４から
取り出した命令の組に未解決の分岐命令が含まれる場
合、シーケンシャル・フェッチャ１７は、この未解決の
分岐命令をＢＰＵ１８に転送する。次に、処理はブロッ
ク６０に進み、ＢＰＵ１８が、その分岐が実行されるか
否かを予測する。図４に戻ると、この分岐命令は、実行
されるとサイクル２の間に予測される。サイクル２で
は、４つの後続順次命令（Ｓ２ないしＳ５）も取り出さ
れる。図２に戻って、分岐が実行されないと予測される
場合には、処理はブロック６０からブロック６２を介し
てブロック６４に進み、その分岐命令が後に不正として
解決されない限り、プロセッサ１０が、分岐に続く順次
命令を実行する。その後、処理はブロック７８で終了す
る。
【００２２】しかし、図３および図４に示されるよう
に、分岐が実行されると予測される場合、処理は、ブロ
ック６０からブロック６２を介してブロック６６に進
み、分岐命令によって指示される分岐先命令を取り出
し、前に取り出した順次命令をＦＸＵ２２、ＬＳＵ２８
およびＦＰＵ３０にディスパッチしなければこれらが遊
休状態になる場合には、前に取り出した順次命令を投機
的にディスパッチする。通常、図１のプロセッサ１０な
どの高性能プロセッサは、８０％ないし９０％の精度で
分岐予測を達成する。予測された分岐が正しく解決され
る確度が非常に高いので、従来技術のプロセッサは、実
行ユニットが遊休状態になる場合であっても、図５およ
び図６に示されるように、予測された分岐の後の、取り
出された順次命令をフラッシュする。対照的に、本発明
によれば、分岐命令に続く、既に取り出されている順次
命令は、投機的にディスパッチしなければ実行ユニット
が遊休状態になる場合には、実行ユニットに投機的にデ
ィスパッチされる。したがって、本発明では、成功裡に
実行される確率が１０％ないし２０％の命令を、分岐の
解決を保留されたままでディスパッチすることができ、
これによって、遊休状態の実行ユニット・サイクルを削
除することができる。当業者に了解されるとおり、命令
待ち行列１９が大きくなるにつれて、命令待ち行列１９
の先頭付近で予測される分岐の比率が高まる。命令待ち
行列１９の先頭付近の分岐を予測すると、プロセッサ１
０が、命令待ち行列１９から分岐の後の順次命令を取り
除き、その順次命令を分岐先命令に置換するのに十分な
サイクル・タイムがもたらされる。したがって、大きな
命令待ち行列を使用するプロセッサでは、実行ユニット
が命令キャッシュ１４から分岐先命令が取り出されるの
を待つ間遊休状態になることがなくなるので、本発明に
従って投機的にディスパッチされる順次命令の数が少な
くなる。
に、分岐が実行されると予測される場合、処理は、ブロ
ック６０からブロック６２を介してブロック６６に進
み、分岐命令によって指示される分岐先命令を取り出
し、前に取り出した順次命令をＦＸＵ２２、ＬＳＵ２８
およびＦＰＵ３０にディスパッチしなければこれらが遊
休状態になる場合には、前に取り出した順次命令を投機
的にディスパッチする。通常、図１のプロセッサ１０な
どの高性能プロセッサは、８０％ないし９０％の精度で
分岐予測を達成する。予測された分岐が正しく解決され
る確度が非常に高いので、従来技術のプロセッサは、実
行ユニットが遊休状態になる場合であっても、図５およ
び図６に示されるように、予測された分岐の後の、取り
出された順次命令をフラッシュする。対照的に、本発明
によれば、分岐命令に続く、既に取り出されている順次
命令は、投機的にディスパッチしなければ実行ユニット
が遊休状態になる場合には、実行ユニットに投機的にデ
ィスパッチされる。したがって、本発明では、成功裡に
実行される確率が１０％ないし２０％の命令を、分岐の
解決を保留されたままでディスパッチすることができ、
これによって、遊休状態の実行ユニット・サイクルを削
除することができる。当業者に了解されるとおり、命令
待ち行列１９が大きくなるにつれて、命令待ち行列１９
の先頭付近で予測される分岐の比率が高まる。命令待ち
行列１９の先頭付近の分岐を予測すると、プロセッサ１
０が、命令待ち行列１９から分岐の後の順次命令を取り
除き、その順次命令を分岐先命令に置換するのに十分な
サイクル・タイムがもたらされる。したがって、大きな
命令待ち行列を使用するプロセッサでは、実行ユニット
が命令キャッシュ１４から分岐先命令が取り出されるの
を待つ間遊休状態になることがなくなるので、本発明に
従って投機的にディスパッチされる順次命令の数が少な
くなる。
【００２３】図４のサイクル３を参照すると、分岐先命
令はまだ取り出されていないので、順次命令Ｓ２が、Ｆ
ＸＵ２２、ＬＳＵ２８およびＦＰＵ３０のうちの１つに
よる実行のために投機的にディスパッチされる。さら
に、分岐先命令Ｔ０およびＴ１が、命令キャッシュ１４
から取り出される。さらに、分岐命令ＢＣは、比較命令
ＣＭＰが実行を終了し、これによってＢＣの解決に使用
される条件レジスタ値が与えられるので、サイクル３の
間に誤予測として解決される。
令はまだ取り出されていないので、順次命令Ｓ２が、Ｆ
ＸＵ２２、ＬＳＵ２８およびＦＰＵ３０のうちの１つに
よる実行のために投機的にディスパッチされる。さら
に、分岐先命令Ｔ０およびＴ１が、命令キャッシュ１４
から取り出される。さらに、分岐命令ＢＣは、比較命令
ＣＭＰが実行を終了し、これによってＢＣの解決に使用
される条件レジスタ値が与えられるので、サイクル３の
間に誤予測として解決される。
【００２４】図２に戻って、処理は、ブロック６６から
ブロック６８に進み、分岐命令が正しく解決されたかど
うかを判定する。分岐命令が正しく解決された場合、処
理はブロック７０に進み、投機ビットをセットされた順
次命令に関連する有効ビットをクリアすることによって
ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０から投機順次
命令をフラッシュし、追加の順次命令のディスパッチを
停止させる。その後、処理はブロック７２に進み、ディ
スパッチ・ユニット２０が、次のサイクルに分岐先命令
ストリームをディスパッチする。その後、処理はブロッ
ク７８で終了する。
ブロック６８に進み、分岐命令が正しく解決されたかど
うかを判定する。分岐命令が正しく解決された場合、処
理はブロック７０に進み、投機ビットをセットされた順
次命令に関連する有効ビットをクリアすることによって
ＦＸＵ２２、ＬＳＵ２８およびＦＰＵ３０から投機順次
命令をフラッシュし、追加の順次命令のディスパッチを
停止させる。その後、処理はブロック７２に進み、ディ
スパッチ・ユニット２０が、次のサイクルに分岐先命令
ストリームをディスパッチする。その後、処理はブロッ
ク７８で終了する。
【００２５】ブロック６８に戻って、分岐命令が誤予測
として解決される場合、処理は、ブロック７４に進み、
分岐先命令の取出しを取り消し、投機的にディスパッチ
された順次命令を実行する。この順次命令は、もはや投
機実行経路に存在しないので、順次命令に関連する投機
ビットもブロック７４でクリアされる。その後、処理は
ブロック７６に進み、順次実行ストリームを継続する。
その後、処理はブロック７８で終了する。図４に戻る
と、ブロック６８ないしブロック７６に示されたステッ
プは、サイクル４ないしサイクル６に示されている。図
６と比較して、命令Ｓ１およびＳ２がサイクル４の間に
実行され、順次経路内の２つの命令が、後続サイクルの
それぞれで実行されることが重要であるので留意された
い。したがって、図４に示された例では、本発明によっ
て、分岐誤予測ペナルティが除去される。
として解決される場合、処理は、ブロック７４に進み、
分岐先命令の取出しを取り消し、投機的にディスパッチ
された順次命令を実行する。この順次命令は、もはや投
機実行経路に存在しないので、順次命令に関連する投機
ビットもブロック７４でクリアされる。その後、処理は
ブロック７６に進み、順次実行ストリームを継続する。
その後、処理はブロック７８で終了する。図４に戻る
と、ブロック６８ないしブロック７６に示されたステッ
プは、サイクル４ないしサイクル６に示されている。図
６と比較して、命令Ｓ１およびＳ２がサイクル４の間に
実行され、順次経路内の２つの命令が、後続サイクルの
それぞれで実行されることが重要であるので留意された
い。したがって、図４に示された例では、本発明によっ
て、分岐誤予測ペナルティが除去される。
【００２６】上で説明したように、本発明は、分岐が実
行されると誤って予測される時に被る分岐誤予測ペナル
ティが最小になるように命令を実行するための方法およ
びシステムを提供し、改善する。本発明によれば、実行
されると予測される分岐命令に続く順次命令は、投機的
にディスパッチされなければ実行ユニットが遊休状態に
なる場合には実行ユニットに投機的にディスパッチさ
れ、したがって、分岐命令が不正に解決された場合に順
次実行経路を回復するのに必要なサイクル数が最小にな
る。本発明は、既に使用可能な資源の利用度を高めるの
で、本発明は、わずかな追加のハードウェア・コストま
たは処理オーバーヘッドでプロセッサ性能を高める。
行されると誤って予測される時に被る分岐誤予測ペナル
ティが最小になるように命令を実行するための方法およ
びシステムを提供し、改善する。本発明によれば、実行
されると予測される分岐命令に続く順次命令は、投機的
にディスパッチされなければ実行ユニットが遊休状態に
なる場合には実行ユニットに投機的にディスパッチさ
れ、したがって、分岐命令が不正に解決された場合に順
次実行経路を回復するのに必要なサイクル数が最小にな
る。本発明は、既に使用可能な資源の利用度を高めるの
で、本発明は、わずかな追加のハードウェア・コストま
たは処理オーバーヘッドでプロセッサ性能を高める。
【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２８】（１）プロセッサ内で命令を実行する方法
において、前記プロセッサが、シーケンス順に配置され
た複数の命令を記憶するメモリを有し、前記プロセッサ
が、各プロセッサ・サイクル中に実行のためディスパッ
チすることのできる命令の所定の最大個数を有すること
を特徴とし、前記プロセッサによる実行のため前記メモ
リから前記複数の順次命令のサブセットを取り出すステ
ップと、前記複数の順次命令の前記サブセットに未解決
の分岐命令が含まれるかどうかを判定するステップと、
前記複数の順次命令の前記サブセットに未解決の分岐命
令が含まれると判定されたことに応答して、前記分岐命
令によって示される分岐が実行されるかどうかを予測す
るステップと、前記予測に応答して、前記分岐命令によ
って示される少なくとも１つの非順次分岐先命令を前記
メモリから取り出すステップと、前記シーケンス順で前
記分岐命令の後に続く順次命令をディスパッチすること
なく、前記分岐命令および前記少なくとも１つの分岐先
命令に先行する順次命令の中から、前記分岐予測に続く
プロセッサ・サイクル中に実行のために前記所定の最大
個数の命令をディスパッチできるか否かを判定するステ
ップと、前記分岐命令に続く順次命令をディスパッチす
ることなく、前記分岐命令および前記少なくとも１つの
分岐先命令に先行する順次命令の中から、前記分岐予測
に続く前記プロセッサ・サイクル中に前記所定の最大個
数の命令をディスパッチできると判定されたことに応答
して、実行のため前記所定の最大個数の命令をディスパ
ッチするステップと、前記分岐命令に続く順次命令をデ
ィスパッチすることなく、前記分岐予測に続く前記プロ
セッサ・サイクル中に前記所定の最大個数の命令をディ
スパッチできないと判定されたことに応答して、前記分
岐命令に続く順次命令を実行のため投機的にディスパッ
チするステップと、前記分岐予測の誤りに応答して、前
記分岐先命令の前記取出しを取り消すステップと、前記
分岐命令に続く前記順次命令を実行するステップとを含
み、誤って予測された分岐に関する性能ペナルティが最
小化されることを特徴とする方法。 （２）投機的にディスパッチされる命令のそれぞれが、
関連する投機標識の状態によって識別され、前記方法が
さらに、前記分岐予測の誤りに応答して、前記分岐命令
に続く前記順次命令に関連する投機標識をリセットする
ステップを含むことを特徴とする、上記（１）に記載の
プロセッサ内で命令を実行する方法。 （３）前記方法がさらに、前記分岐の誤りに応答して、
前記シーケンス順に従って追加の順次命令を取り出すス
テップを含むことを特徴とする、上記（１）に記載のプ
ロセッサ内で命令を実行する方法。 （４）前記方法がさらに、前記分岐が実行されるものと
して解決されることに応答して、前記分岐命令経路に続
く前記順次命令を取り消すステップと、後続の順次命令
のディスパッチを停止させるステップとを含むことを特
徴とする、上記（１）に記載のプロセッサ内で命令を実
行する方法。 （５）前記方法がさらに、前記少なくとも１つの分岐先
命令を取り出すプロセッサ・サイクル中に前記分岐予測
を解決できないことに応答して、前記分岐命令に続く前
記順次命令を取り消すステップと、後続の順次命令のデ
ィスパッチを停止させるステップとを含むことを特徴と
する、上記（１）に記載のプロセッサ内で命令を実行す
る方法。 （６）前記予測するステップが、動的分岐予測を含むこ
とを特徴とする、上記（１）に記載のプロセッサ内で命
令を実行する方法。 （７）プロセッサ内で命令を実行するシステムにおい
て、前記プロセッサが、シーケンス順に配置された複数
の命令を記憶するメモリを有し、前記プロセッサが、各
プロセッサ・サイクル中に実行のためディスパッチする
ことのできる命令の所定の最大個数を有することを特徴
とし、前記プロセッサによる実行のため前記メモリから
前記複数の順次命令のサブセットを取り出す手段と、前
記複数の順次命令の前記サブセットに未解決の分岐命令
が含まれるかどうかを判定する手段と、前記複数の順次
命令の前記サブセットに未解決の分岐命令が含まれると
判定されたことに応答して、前記分岐命令によって示さ
れる分岐が実行されるかどうかを予測する手段と、前記
予測に応答して、前記分岐命令によって示される少なく
とも１つの非順次分岐先命令を前記メモリから取り出す
手段と、前記シーケンス順で前記分岐命令の後に続く順
次命令をディスパッチすることなく、前記分岐命令およ
び前記少なくとも１つの分岐先命令に先行する順次命令
の中から、前記分岐予測に続くプロセッサ・サイクル中
に実行のために前記所定の最大個数の命令をディスパッ
チできるか否かを判定する手段と、前記分岐命令に続く
順次命令をディスパッチすることなく、前記分岐命令お
よび前記少なくとも１つの分岐先命令に先行する順次命
令の中から、前記分岐予測に続く前記プロセッサ・サイ
クル中に前記所定の最大個数の命令をディスパッチでき
ると判定されたことに応答して、実行のため前記所定の
最大個数の命令をディスパッチする手段と、前記分岐命
令に続く順次命令をディスパッチすることなく、前記分
岐予測に続く前記プロセッサ・サイクル中に前記所定の
最大個数の命令をディスパッチできないと判定されたこ
とに応答して、前記分岐命令に続く順次命令を実行のた
め投機的にディスパッチする手段と、前記分岐予測の誤
りに応答して、前記分岐先命令の前記取出しを取り消す
手段と、前記分岐命令に続く前記順次命令を実行する手
段とを含み、誤って予測された分岐に関する性能ペナル
ティが最小化されることを特徴とするシステム。 （８）投機的にディスパッチされる命令のそれぞれが、
関連する投機標識の状態によって識別され、前記システ
ムがさらに、前記分岐予測の誤りに応答して、前記分岐
命令に続く前記順次命令に関連する投機標識をリセット
する手段を含むことを特徴とする、上記（７）に記載の
プロセッサ内で命令を実行するシステム。 （９）前記システムがさらに、前記シーケンス順に従っ
て追加の順次命令を取り出す手段を含むことを特徴とす
る、上記（７）に記載のプロセッサ内で命令を実行する
システム。 （１０）前記システムがさらに、前記分岐が実行される
ものとして解決されることに応答して、前記分岐命令に
続く前記順次命令を取り消す手段と、後続の順次命令の
ディスパッチを停止させる手段とを含むことを特徴とす
る、上記（７）に記載のプロセッサ内で命令を実行する
システム。 （１１）前記システムがさらに、前記分岐先命令を取り
出すプロセッサ・サイクル中に前記分岐予測を解決でき
ないことに応答して、前記分岐命令に続く前記順次命令
を取り消す手段と、後続の順次命令のディスパッチを停
止させる手段とを含むことを特徴とする、上記（７）に
記載のプロセッサ内で命令を実行するシステム。 （１２）前記予測手段が、動的分岐予測機構を含むこと
を特徴とする、上記（７）に記載のプロセッサ内で命令
を実行するシステム。 （１３）シーケンス順に配置された複数の命令を記憶す
るメモリと、各プロセッサ・サイクル中に実行のためデ
ィスパッチできる命令の所定の最大個数を有するプロセ
ッサとを有し、前記プロセッサが、前記プロセッサによ
る実行のため前記メモリから前記複数の順次命令のサブ
セットを取り出す手段と、前記複数の順次命令の前記サ
ブセットに未解決の分岐命令が含まれるかどうかを判定
する手段と、前記複数の順次命令の前記サブセットに未
解決の分岐命令が含まれると判定されたことに応答し
て、前記分岐命令によって示される分岐が実行されるか
どうかを予測する手段と、前記予測に応答して、前記分
岐命令によって示される少なくとも１つの非順次分岐先
命令を前記メモリから取り出す手段と、前記シーケンス
順で前記分岐命令の後に続く順次命令をディスパッチす
ることなく、前記分岐命令および前記少なくとも１つの
分岐先命令に先行する順次命令の中から、前記分岐予測
に続くプロセッサ・サイクル中に実行のために前記所定
の最大個数の命令をディスパッチできるか否かを判定す
る手段と、前記分岐命令に続く順次命令をディスパッチ
することなく、前記分岐命令および前記少なくとも１つ
の分岐先命令に先行する順次命令の中から、前記分岐予
測に続く前記プロセッサ・サイクル中に前記所定の最大
個数の命令をディスパッチできると判定されたことに応
答して、実行のため前記所定の最大個数の命令をディス
パッチする手段と、前記分岐命令に続く順次命令をディ
スパッチすることなく、前記分岐予測に続く前記プロセ
ッサ・サイクル中に前記所定の最大個数の命令をディス
パッチできないと判定されたことに応答して、前記分岐
命令に続く順次命令を実行のため投機的にディスパッチ
する手段と、前記分岐予測の誤りに応答して、前記分岐
先命令の前記取出しを取り消す手段と、前記分岐命令に
続く前記順次命令を実行する手段とを含み、誤って予測
された分岐に関する性能ペナルティが最小化されること
を特徴とするシステム。 （１４）投機的にディスパッチされる命令のそれぞれ
が、関連する投機標識の状態によって識別され、前記デ
ータ処理システムがさらに、前記分岐予測の誤りに応答
して、前記分岐命令に続く前記順次命令に関連する投機
標識をリセットする手段を含むことを特徴とする、上記
（１３）に記載のシステム。 （１５）前記データ処理システムがさらに、前記シーケ
ンス順に従って追加の命令を取り出す手段を含むことを
特徴とする、上記（１３）に記載のシステム。 （１６）前記データ処理システムがさらに、前記分岐が
実行されるものとして解決されることに応答して、前記
分岐命令に続く前記順次命令を取り消す手段と、後続の
順次命令のディスパッチを停止させる手段とを含むこと
を特徴とする、上記（１３）に記載のシステム。 （１７）前記データ処理システムがさらに、実行される
ものとしての前記分岐の解決に応答して、前記分岐命令
に続く前記順次命令を取り消す手段と、後続の順次命令
のディスパッチを停止させる手段とを含むことを特徴と
する、上記（１３）に記載のシステム。 （１８）前記予測手段が、動的分岐予測機構を含むこと
を特徴とする、上記（１３）に記載のシステム。
において、前記プロセッサが、シーケンス順に配置され
た複数の命令を記憶するメモリを有し、前記プロセッサ
が、各プロセッサ・サイクル中に実行のためディスパッ
チすることのできる命令の所定の最大個数を有すること
を特徴とし、前記プロセッサによる実行のため前記メモ
リから前記複数の順次命令のサブセットを取り出すステ
ップと、前記複数の順次命令の前記サブセットに未解決
の分岐命令が含まれるかどうかを判定するステップと、
前記複数の順次命令の前記サブセットに未解決の分岐命
令が含まれると判定されたことに応答して、前記分岐命
令によって示される分岐が実行されるかどうかを予測す
るステップと、前記予測に応答して、前記分岐命令によ
って示される少なくとも１つの非順次分岐先命令を前記
メモリから取り出すステップと、前記シーケンス順で前
記分岐命令の後に続く順次命令をディスパッチすること
なく、前記分岐命令および前記少なくとも１つの分岐先
命令に先行する順次命令の中から、前記分岐予測に続く
プロセッサ・サイクル中に実行のために前記所定の最大
個数の命令をディスパッチできるか否かを判定するステ
ップと、前記分岐命令に続く順次命令をディスパッチす
ることなく、前記分岐命令および前記少なくとも１つの
分岐先命令に先行する順次命令の中から、前記分岐予測
に続く前記プロセッサ・サイクル中に前記所定の最大個
数の命令をディスパッチできると判定されたことに応答
して、実行のため前記所定の最大個数の命令をディスパ
ッチするステップと、前記分岐命令に続く順次命令をデ
ィスパッチすることなく、前記分岐予測に続く前記プロ
セッサ・サイクル中に前記所定の最大個数の命令をディ
スパッチできないと判定されたことに応答して、前記分
岐命令に続く順次命令を実行のため投機的にディスパッ
チするステップと、前記分岐予測の誤りに応答して、前
記分岐先命令の前記取出しを取り消すステップと、前記
分岐命令に続く前記順次命令を実行するステップとを含
み、誤って予測された分岐に関する性能ペナルティが最
小化されることを特徴とする方法。 （２）投機的にディスパッチされる命令のそれぞれが、
関連する投機標識の状態によって識別され、前記方法が
さらに、前記分岐予測の誤りに応答して、前記分岐命令
に続く前記順次命令に関連する投機標識をリセットする
ステップを含むことを特徴とする、上記（１）に記載の
プロセッサ内で命令を実行する方法。 （３）前記方法がさらに、前記分岐の誤りに応答して、
前記シーケンス順に従って追加の順次命令を取り出すス
テップを含むことを特徴とする、上記（１）に記載のプ
ロセッサ内で命令を実行する方法。 （４）前記方法がさらに、前記分岐が実行されるものと
して解決されることに応答して、前記分岐命令経路に続
く前記順次命令を取り消すステップと、後続の順次命令
のディスパッチを停止させるステップとを含むことを特
徴とする、上記（１）に記載のプロセッサ内で命令を実
行する方法。 （５）前記方法がさらに、前記少なくとも１つの分岐先
命令を取り出すプロセッサ・サイクル中に前記分岐予測
を解決できないことに応答して、前記分岐命令に続く前
記順次命令を取り消すステップと、後続の順次命令のデ
ィスパッチを停止させるステップとを含むことを特徴と
する、上記（１）に記載のプロセッサ内で命令を実行す
る方法。 （６）前記予測するステップが、動的分岐予測を含むこ
とを特徴とする、上記（１）に記載のプロセッサ内で命
令を実行する方法。 （７）プロセッサ内で命令を実行するシステムにおい
て、前記プロセッサが、シーケンス順に配置された複数
の命令を記憶するメモリを有し、前記プロセッサが、各
プロセッサ・サイクル中に実行のためディスパッチする
ことのできる命令の所定の最大個数を有することを特徴
とし、前記プロセッサによる実行のため前記メモリから
前記複数の順次命令のサブセットを取り出す手段と、前
記複数の順次命令の前記サブセットに未解決の分岐命令
が含まれるかどうかを判定する手段と、前記複数の順次
命令の前記サブセットに未解決の分岐命令が含まれると
判定されたことに応答して、前記分岐命令によって示さ
れる分岐が実行されるかどうかを予測する手段と、前記
予測に応答して、前記分岐命令によって示される少なく
とも１つの非順次分岐先命令を前記メモリから取り出す
手段と、前記シーケンス順で前記分岐命令の後に続く順
次命令をディスパッチすることなく、前記分岐命令およ
び前記少なくとも１つの分岐先命令に先行する順次命令
の中から、前記分岐予測に続くプロセッサ・サイクル中
に実行のために前記所定の最大個数の命令をディスパッ
チできるか否かを判定する手段と、前記分岐命令に続く
順次命令をディスパッチすることなく、前記分岐命令お
よび前記少なくとも１つの分岐先命令に先行する順次命
令の中から、前記分岐予測に続く前記プロセッサ・サイ
クル中に前記所定の最大個数の命令をディスパッチでき
ると判定されたことに応答して、実行のため前記所定の
最大個数の命令をディスパッチする手段と、前記分岐命
令に続く順次命令をディスパッチすることなく、前記分
岐予測に続く前記プロセッサ・サイクル中に前記所定の
最大個数の命令をディスパッチできないと判定されたこ
とに応答して、前記分岐命令に続く順次命令を実行のた
め投機的にディスパッチする手段と、前記分岐予測の誤
りに応答して、前記分岐先命令の前記取出しを取り消す
手段と、前記分岐命令に続く前記順次命令を実行する手
段とを含み、誤って予測された分岐に関する性能ペナル
ティが最小化されることを特徴とするシステム。 （８）投機的にディスパッチされる命令のそれぞれが、
関連する投機標識の状態によって識別され、前記システ
ムがさらに、前記分岐予測の誤りに応答して、前記分岐
命令に続く前記順次命令に関連する投機標識をリセット
する手段を含むことを特徴とする、上記（７）に記載の
プロセッサ内で命令を実行するシステム。 （９）前記システムがさらに、前記シーケンス順に従っ
て追加の順次命令を取り出す手段を含むことを特徴とす
る、上記（７）に記載のプロセッサ内で命令を実行する
システム。 （１０）前記システムがさらに、前記分岐が実行される
ものとして解決されることに応答して、前記分岐命令に
続く前記順次命令を取り消す手段と、後続の順次命令の
ディスパッチを停止させる手段とを含むことを特徴とす
る、上記（７）に記載のプロセッサ内で命令を実行する
システム。 （１１）前記システムがさらに、前記分岐先命令を取り
出すプロセッサ・サイクル中に前記分岐予測を解決でき
ないことに応答して、前記分岐命令に続く前記順次命令
を取り消す手段と、後続の順次命令のディスパッチを停
止させる手段とを含むことを特徴とする、上記（７）に
記載のプロセッサ内で命令を実行するシステム。 （１２）前記予測手段が、動的分岐予測機構を含むこと
を特徴とする、上記（７）に記載のプロセッサ内で命令
を実行するシステム。 （１３）シーケンス順に配置された複数の命令を記憶す
るメモリと、各プロセッサ・サイクル中に実行のためデ
ィスパッチできる命令の所定の最大個数を有するプロセ
ッサとを有し、前記プロセッサが、前記プロセッサによ
る実行のため前記メモリから前記複数の順次命令のサブ
セットを取り出す手段と、前記複数の順次命令の前記サ
ブセットに未解決の分岐命令が含まれるかどうかを判定
する手段と、前記複数の順次命令の前記サブセットに未
解決の分岐命令が含まれると判定されたことに応答し
て、前記分岐命令によって示される分岐が実行されるか
どうかを予測する手段と、前記予測に応答して、前記分
岐命令によって示される少なくとも１つの非順次分岐先
命令を前記メモリから取り出す手段と、前記シーケンス
順で前記分岐命令の後に続く順次命令をディスパッチす
ることなく、前記分岐命令および前記少なくとも１つの
分岐先命令に先行する順次命令の中から、前記分岐予測
に続くプロセッサ・サイクル中に実行のために前記所定
の最大個数の命令をディスパッチできるか否かを判定す
る手段と、前記分岐命令に続く順次命令をディスパッチ
することなく、前記分岐命令および前記少なくとも１つ
の分岐先命令に先行する順次命令の中から、前記分岐予
測に続く前記プロセッサ・サイクル中に前記所定の最大
個数の命令をディスパッチできると判定されたことに応
答して、実行のため前記所定の最大個数の命令をディス
パッチする手段と、前記分岐命令に続く順次命令をディ
スパッチすることなく、前記分岐予測に続く前記プロセ
ッサ・サイクル中に前記所定の最大個数の命令をディス
パッチできないと判定されたことに応答して、前記分岐
命令に続く順次命令を実行のため投機的にディスパッチ
する手段と、前記分岐予測の誤りに応答して、前記分岐
先命令の前記取出しを取り消す手段と、前記分岐命令に
続く前記順次命令を実行する手段とを含み、誤って予測
された分岐に関する性能ペナルティが最小化されること
を特徴とするシステム。 （１４）投機的にディスパッチされる命令のそれぞれ
が、関連する投機標識の状態によって識別され、前記デ
ータ処理システムがさらに、前記分岐予測の誤りに応答
して、前記分岐命令に続く前記順次命令に関連する投機
標識をリセットする手段を含むことを特徴とする、上記
（１３）に記載のシステム。 （１５）前記データ処理システムがさらに、前記シーケ
ンス順に従って追加の命令を取り出す手段を含むことを
特徴とする、上記（１３）に記載のシステム。 （１６）前記データ処理システムがさらに、前記分岐が
実行されるものとして解決されることに応答して、前記
分岐命令に続く前記順次命令を取り消す手段と、後続の
順次命令のディスパッチを停止させる手段とを含むこと
を特徴とする、上記（１３）に記載のシステム。 （１７）前記データ処理システムがさらに、実行される
ものとしての前記分岐の解決に応答して、前記分岐命令
に続く前記順次命令を取り消す手段と、後続の順次命令
のディスパッチを停止させる手段とを含むことを特徴と
する、上記（１３）に記載のシステム。 （１８）前記予測手段が、動的分岐予測機構を含むこと
を特徴とする、上記（１３）に記載のシステム。
【図１】本発明の方法およびシステムを使用するプロセ
ッサの好ましい実施例のブロック図である。
ッサの好ましい実施例のブロック図である。
【図２】分岐が実行されるものとして誤って予測された
時に被る分岐誤予測ペナルティが最小になる、命令を実
行するための本発明による方法を示す流れ図である。
時に被る分岐誤予測ペナルティが最小になる、命令を実
行するための本発明による方法を示す流れ図である。
【図３】条件分岐命令を含む命令のシーケンスの例を示
す図である。
す図である。
【図４】本発明の方法およびシステムによって分岐が実
行されると誤って予測された時に発生する分岐誤予測ペ
ナルティが最小にされる、条件分岐命令を含む命令のシ
ーケンスの実行の例を示す図である
行されると誤って予測された時に発生する分岐誤予測ペ
ナルティが最小にされる、条件分岐命令を含む命令のシ
ーケンスの実行の例を示す図である
【図５】条件分岐命令を含む命令のシーケンスの例を示
す図である。
す図である。
【図６】命令のシーケンスを実行するプロセッサが分岐
誤予測ペナルティを被る、条件分岐命令を含む命令のシ
ーケンスの実行の従来技術の例を示す図である。
誤予測ペナルティを被る、条件分岐命令を含む命令のシ
ーケンスの実行の従来技術の例を示す図である。
１０ プロセッサ １１ システム・バス １２ バス・インターフェース・ユニット（ＢＩＵ） １４ 命令キャッシュ １６ データ・キャッシュ １７ シーケンシャル・フェッチャ １８ 分岐処理ユニット（ＢＰＵ） １９ 命令待ち行列 ２０ ディスパッチ・ユニット ２２ 固定小数点ユニット（ＦＸＵ） ２８ ロード／ストア・ユニット（ＬＳＵ） ３０ 浮動小数点ユニット（ＦＰＵ） ３２ 汎用レジスタ（ＧＰＲ） ３３ ＧＰＲリネーム・バッファ ３６ 浮動小数点レジスタ（ＦＰＲ） ３７ ＦＰＲリネーム・バッファ ４０ 完了ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ティー・ゴラ アメリカ合衆国75023 テキサス州プラー ノ レガシー・ドライブ 300 ナンバー 2222 (72)発明者 クリストファー・エイチ・オルソン アメリカ合衆国78730 テキサス州オース チン ラーンチ・クリーク・ドライブ 3649
Claims (18)
- 【請求項１】プロセッサ内で命令を実行する方法におい
て、前記プロセッサが、シーケンス順に配置された複数
の命令を記憶するメモリを有し、前記プロセッサが、各
プロセッサ・サイクル中に実行のためディスパッチする
ことのできる命令の所定の最大個数を有することを特徴
とし、 前記プロセッサによる実行のため前記メモリから前記複
数の順次命令のサブセットを取り出すステップと、 前記複数の順次命令の前記サブセットに未解決の分岐命
令が含まれるかどうかを判定するステップと、 前記複数の順次命令の前記サブセットに未解決の分岐命
令が含まれると判定されたことに応答して、前記分岐命
令によって示される分岐が実行されるかどうかを予測す
るステップと、 前記予測に応答して、前記分岐命令によって示される少
なくとも１つの非順次分岐先命令を前記メモリから取り
出すステップと、 前記シーケンス順で前記分岐命令の後に続く順次命令を
ディスパッチすることなく、前記分岐命令および前記少
なくとも１つの分岐先命令に先行する順次命令の中か
ら、前記分岐予測に続くプロセッサ・サイクル中に実行
のために前記所定の最大個数の命令をディスパッチでき
るか否かを判定するステップと、 前記分岐命令に続く順次命令をディスパッチすることな
く、前記分岐命令および前記少なくとも１つの分岐先命
令に先行する順次命令の中から、前記分岐予測に続く前
記プロセッサ・サイクル中に前記所定の最大個数の命令
をディスパッチできると判定されたことに応答して、実
行のため前記所定の最大個数の命令をディスパッチする
ステップと、 前記分岐命令に続く順次命令をディスパッチすることな
く、前記分岐予測に続く前記プロセッサ・サイクル中に
前記所定の最大個数の命令をディスパッチできないと判
定されたことに応答して、前記分岐命令に続く順次命令
を実行のため投機的にディスパッチするステップと、 前記分岐予測の誤りに応答して、 前記分岐先命令の前記取出しを取り消すステップと、 前記分岐命令に続く前記順次命令を実行するステップと
を含み、誤って予測された分岐に関する性能ペナルティ
が最小化されることを特徴とする方法。 - 【請求項２】投機的にディスパッチされる命令のそれぞ
れが、関連する投機標識の状態によって識別され、 前記方法がさらに、前記分岐予測の誤りに応答して、前
記分岐命令に続く前記順次命令に関連する投機標識をリ
セットするステップを含むことを特徴とする、請求項１
に記載のプロセッサ内で命令を実行する方法。 - 【請求項３】前記方法がさらに、前記分岐の誤りに応答
して、前記シーケンス順に従って追加の順次命令を取り
出すステップを含むことを特徴とする、請求項１に記載
のプロセッサ内で命令を実行する方法。 - 【請求項４】前記方法がさらに、 前記分岐が実行されるものとして解決されることに応答
して、前記分岐命令経路に続く前記順次命令を取り消す
ステップと、 後続の順次命令のディスパッチを停止させるステップと
を含むことを特徴とする、請求項１に記載のプロセッサ
内で命令を実行する方法。 - 【請求項５】前記方法がさらに、 前記少なくとも１つの分岐先命令を取り出すプロセッサ
・サイクル中に前記分岐予測を解決できないことに応答
して、前記分岐命令に続く前記順次命令を取り消すステ
ップと、 後続の順次命令のディスパッチを停止させるステップと
を含むことを特徴とする、請求項１に記載のプロセッサ
内で命令を実行する方法。 - 【請求項６】前記予測するステップが、動的分岐予測を
含むことを特徴とする、請求項１に記載のプロセッサ内
で命令を実行する方法。 - 【請求項７】プロセッサ内で命令を実行するシステムに
おいて、前記プロセッサが、シーケンス順に配置された
複数の命令を記憶するメモリを有し、前記プロセッサ
が、各プロセッサ・サイクル中に実行のためディスパッ
チすることのできる命令の所定の最大個数を有すること
を特徴とし、 前記プロセッサによる実行のため前記メモリから前記複
数の順次命令のサブセットを取り出す手段と、 前記複数の順次命令の前記サブセットに未解決の分岐命
令が含まれるかどうかを判定する手段と、 前記複数の順次命令の前記サブセットに未解決の分岐命
令が含まれると判定されたことに応答して、前記分岐命
令によって示される分岐が実行されるかどうかを予測す
る手段と、 前記予測に応答して、前記分岐命令によって示される少
なくとも１つの非順次分岐先命令を前記メモリから取り
出す手段と、 前記シーケンス順で前記分岐命令の後に続く順次命令を
ディスパッチすることなく、前記分岐命令および前記少
なくとも１つの分岐先命令に先行する順次命令の中か
ら、前記分岐予測に続くプロセッサ・サイクル中に実行
のために前記所定の最大個数の命令をディスパッチでき
るか否かを判定する手段と、 前記分岐命令に続く順次命令をディスパッチすることな
く、前記分岐命令および前記少なくとも１つの分岐先命
令に先行する順次命令の中から、前記分岐予測に続く前
記プロセッサ・サイクル中に前記所定の最大個数の命令
をディスパッチできると判定されたことに応答して、実
行のため前記所定の最大個数の命令をディスパッチする
手段と、 前記分岐命令に続く順次命令をディスパッチすることな
く、前記分岐予測に続く前記プロセッサ・サイクル中に
前記所定の最大個数の命令をディスパッチできないと判
定されたことに応答して、前記分岐命令に続く順次命令
を実行のため投機的にディスパッチする手段と、 前記分岐予測の誤りに応答して、 前記分岐先命令の前記取出しを取り消す手段と、 前記分岐命令に続く前記順次命令を実行する手段とを含
み、誤って予測された分岐に関する性能ペナルティが最
小化されることを特徴とするシステム。 - 【請求項８】投機的にディスパッチされる命令のそれぞ
れが、関連する投機標識の状態によって識別され、 前記システムがさらに、前記分岐予測の誤りに応答し
て、前記分岐命令に続く前記順次命令に関連する投機標
識をリセットする手段を含むことを特徴とする、請求項
７に記載のプロセッサ内で命令を実行するシステム。 - 【請求項９】前記システムがさらに、前記シーケンス順
に従って追加の順次命令を取り出す手段を含むことを特
徴とする、請求項７に記載のプロセッサ内で命令を実行
するシステム。 - 【請求項１０】前記システムがさらに、 前記分岐が実行されるものとして解決されることに応答
して、前記分岐命令に続く前記順次命令を取り消す手段
と、 後続の順次命令のディスパッチを停止させる手段とを含
むことを特徴とする、請求項７に記載のプロセッサ内で
命令を実行するシステム。 - 【請求項１１】前記システムがさらに、 前記分岐先命令を取り出すプロセッサ・サイクル中に前
記分岐予測を解決できないことに応答して、前記分岐命
令に続く前記順次命令を取り消す手段と、 後続の順次命令のディスパッチを停止させる手段とを含
むことを特徴とする、請求項７に記載のプロセッサ内で
命令を実行するシステム。 - 【請求項１２】前記予測手段が、動的分岐予測機構を含
むことを特徴とする、請求項７に記載のプロセッサ内で
命令を実行するシステム。 - 【請求項１３】シーケンス順に配置された複数の命令を
記憶するメモリと、 各プロセッサ・サイクル中に実行のためディスパッチで
きる命令の所定の最大個数を有するプロセッサとを有
し、前記プロセッサが、 前記プロセッサによる実行のため前記メモリから前記複
数の順次命令のサブセットを取り出す手段と、 前記複数の順次命令の前記サブセットに未解決の分岐命
令が含まれるかどうかを判定する手段と、 前記複数の順次命令の前記サブセットに未解決の分岐命
令が含まれると判定されたことに応答して、前記分岐命
令によって示される分岐が実行されるかどうかを予測す
る手段と、 前記予測に応答して、前記分岐命令によって示される少
なくとも１つの非順次分岐先命令を前記メモリから取り
出す手段と、 前記シーケンス順で前記分岐命令の後に続く順次命令を
ディスパッチすることなく、前記分岐命令および前記少
なくとも１つの分岐先命令に先行する順次命令の中か
ら、前記分岐予測に続くプロセッサ・サイクル中に実行
のために前記所定の最大個数の命令をディスパッチでき
るか否かを判定する手段と、 前記分岐命令に続く順次命令をディスパッチすることな
く、前記分岐命令および前記少なくとも１つの分岐先命
令に先行する順次命令の中から、前記分岐予測に続く前
記プロセッサ・サイクル中に前記所定の最大個数の命令
をディスパッチできると判定されたことに応答して、実
行のため前記所定の最大個数の命令をディスパッチする
手段と、 前記分岐命令に続く順次命令をディスパッチすることな
く、前記分岐予測に続く前記プロセッサ・サイクル中に
前記所定の最大個数の命令をディスパッチできないと判
定されたことに応答して、前記分岐命令に続く順次命令
を実行のため投機的にディスパッチする手段と、 前記分岐予測の誤りに応答して、 前記分岐先命令の前記取出しを取り消す手段と、 前記分岐命令に続く前記順次命令を実行する手段とを含
み、誤って予測された分岐に関する性能ペナルティが最
小化されることを特徴とするシステム。 - 【請求項１４】投機的にディスパッチされる命令のそれ
ぞれが、関連する投機標識の状態によって識別され、 前記データ処理システムがさらに、前記分岐予測の誤り
に応答して、前記分岐命令に続く前記順次命令に関連す
る投機標識をリセットする手段を含むことを特徴とす
る、請求項１３に記載のシステム。 - 【請求項１５】前記データ処理システムがさらに、前記
シーケンス順に従って追加の命令を取り出す手段を含む
ことを特徴とする、請求項１３に記載のシステム。 - 【請求項１６】前記データ処理システムがさらに、 前記分岐が実行されるものとして解決されることに応答
して、前記分岐命令に続く前記順次命令を取り消す手段
と、 後続の順次命令のディスパッチを停止させる手段とを含
むことを特徴とする、請求項１３に記載のシステム。 - 【請求項１７】前記データ処理システムがさらに、 実行されるものとしての前記分岐の解決に応答して、前
記分岐命令に続く前記順次命令を取り消す手段と、 後続の順次命令のディスパッチを停止させる手段とを含
むことを特徴とする、請求項１３に記載のシステム。 - 【請求項１８】前記予測手段が、動的分岐予測機構を含
むことを特徴とする、請求項１３に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/555,819 US5634103A (en) | 1995-11-09 | 1995-11-09 | Method and system for minimizing branch misprediction penalties within a processor |
| US08/555819 | 1995-11-09 |
Publications (1)
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6851043B1 (en) | 1998-12-17 | 2005-02-01 | Fujitsu Limited | Branch instruction execution control apparatus |
| JP2008242647A (ja) * | 2007-03-26 | 2008-10-09 | Telefon Ab L M Ericsson | プロセッサ |
| JP2008544353A (ja) * | 2005-06-10 | 2008-12-04 | クゥアルコム・インコーポレイテッド | マイクロプロセッサの命令パイプライン内の命令フラッシングを管理する方法及び装置 |
| US8122223B2 (en) | 2008-04-18 | 2012-02-21 | International Business Machines Corporation | Access speculation predictor with predictions based on memory region prior requestor tag information |
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Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850542A (en) * | 1995-09-15 | 1998-12-15 | International Business Machines Corporation | Microprocessor instruction hedge-fetching in a multiprediction branch environment |
| US5799180A (en) * | 1995-10-31 | 1998-08-25 | Texas Instruments Incorporated | Microprocessor circuits, systems, and methods passing intermediate instructions between a short forward conditional branch instruction and target instruction through pipeline, then suppressing results if branch taken |
| US5832260A (en) * | 1995-12-29 | 1998-11-03 | Intel Corporation | Processor microarchitecture for efficient processing of instructions in a program including a conditional program flow control instruction |
| US5752014A (en) * | 1996-04-29 | 1998-05-12 | International Business Machines Corporation | Automatic selection of branch prediction methodology for subsequent branch instruction based on outcome of previous branch prediction |
| US6092186A (en) * | 1996-05-07 | 2000-07-18 | Lucent Technologies Inc. | Apparatus and method for aborting un-needed instruction fetches in a digital microprocessor device |
| US5860017A (en) * | 1996-06-28 | 1999-01-12 | Intel Corporation | Processor and method for speculatively executing instructions from multiple instruction streams indicated by a branch instruction |
| US5805876A (en) * | 1996-09-30 | 1998-09-08 | International Business Machines Corporation | Method and system for reducing average branch resolution time and effective misprediction penalty in a processor |
| US5918044A (en) * | 1996-10-31 | 1999-06-29 | International Business Machines Corporation | Apparatus and method for instruction fetching using a multi-port instruction cache directory |
| US6021488A (en) * | 1997-09-23 | 2000-02-01 | International Business Machines Corp. | Data processing system having an apparatus for tracking a status of an out-of-order operation and method thereof |
| US6012134A (en) * | 1998-04-09 | 2000-01-04 | Institute For The Development Of Emerging Architectures, L.L.C. | High-performance processor with streaming buffer that facilitates prefetching of instructions |
| US6370415B1 (en) | 1998-04-10 | 2002-04-09 | Medi-Physics Inc. | Magnetic resonance imaging method |
| US6260138B1 (en) | 1998-07-17 | 2001-07-10 | Sun Microsystems, Inc. | Method and apparatus for branch instruction processing in a processor |
| US6338133B1 (en) | 1999-03-12 | 2002-01-08 | International Business Machines Corporation | Measured, allocation of speculative branch instructions to processor execution units |
| US6643770B1 (en) | 1999-09-16 | 2003-11-04 | Intel Corporation | Branch misprediction recovery using a side memory |
| US6760835B1 (en) * | 2000-11-22 | 2004-07-06 | Lsi Logic Corporation | Instruction branch mispredict streaming |
| US7200740B2 (en) * | 2001-05-04 | 2007-04-03 | Ip-First, Llc | Apparatus and method for speculatively performing a return instruction in a microprocessor |
| US7707397B2 (en) * | 2001-05-04 | 2010-04-27 | Via Technologies, Inc. | Variable group associativity branch target address cache delivering multiple target addresses per cache line |
| US6886093B2 (en) * | 2001-05-04 | 2005-04-26 | Ip-First, Llc | Speculative hybrid branch direction predictor |
| US6895498B2 (en) * | 2001-05-04 | 2005-05-17 | Ip-First, Llc | Apparatus and method for target address replacement in speculative branch target address cache |
| US7165168B2 (en) * | 2003-01-14 | 2007-01-16 | Ip-First, Llc | Microprocessor with branch target address cache update queue |
| US7134005B2 (en) * | 2001-05-04 | 2006-11-07 | Ip-First, Llc | Microprocessor that detects erroneous speculative prediction of branch instruction opcode byte |
| US20020194461A1 (en) * | 2001-05-04 | 2002-12-19 | Ip First Llc | Speculative branch target address cache |
| US7165169B2 (en) * | 2001-05-04 | 2007-01-16 | Ip-First, Llc | Speculative branch target address cache with selective override by secondary predictor based on branch instruction type |
| KR20020096252A (ko) * | 2001-06-19 | 2002-12-31 | 인터내셔널 비지네스 머신즈 코포레이션 | 프로세서에서의 명령 실행 방법, 컴퓨터 시스템에사용하기 위한 프로세서 및 데이터 처리 시스템 |
| US6823444B1 (en) * | 2001-07-03 | 2004-11-23 | Ip-First, Llc | Apparatus and method for selectively accessing disparate instruction buffer stages based on branch target address cache hit and instruction stage wrap |
| US7162619B2 (en) * | 2001-07-03 | 2007-01-09 | Ip-First, Llc | Apparatus and method for densely packing a branch instruction predicted by a branch target address cache and associated target instructions into a byte-wide instruction buffer |
| US7203824B2 (en) * | 2001-07-03 | 2007-04-10 | Ip-First, Llc | Apparatus and method for handling BTAC branches that wrap across instruction cache lines |
| US7234045B2 (en) * | 2001-07-03 | 2007-06-19 | Ip-First, Llc | Apparatus and method for handling BTAC branches that wrap across instruction cache lines |
| US7159097B2 (en) * | 2002-04-26 | 2007-01-02 | Ip-First, Llc | Apparatus and method for buffering instructions and late-generated related information using history of previous load/shifts |
| US7434036B1 (en) * | 2002-08-30 | 2008-10-07 | Verisilicon Holdings Co. Ltd. | System and method for executing software program instructions using a condition specified within a conditional execution instruction |
| US7143269B2 (en) * | 2003-01-14 | 2006-11-28 | Ip-First, Llc | Apparatus and method for killing an instruction after loading the instruction into an instruction queue in a pipelined microprocessor |
| US7152154B2 (en) * | 2003-01-16 | 2006-12-19 | Ip-First, Llc. | Apparatus and method for invalidation of redundant branch target address cache entries |
| US7185186B2 (en) | 2003-01-14 | 2007-02-27 | Ip-First, Llc | Apparatus and method for resolving deadlock fetch conditions involving branch target address cache |
| US7178010B2 (en) * | 2003-01-16 | 2007-02-13 | Ip-First, Llc | Method and apparatus for correcting an internal call/return stack in a microprocessor that detects from multiple pipeline stages incorrect speculative update of the call/return stack |
| US7237098B2 (en) * | 2003-09-08 | 2007-06-26 | Ip-First, Llc | Apparatus and method for selectively overriding return stack prediction in response to detection of non-standard return sequence |
| US10901743B2 (en) * | 2018-07-19 | 2021-01-26 | International Business Machines Corporation | Speculative execution of both paths of a weakly predicted branch instruction |
| CN111324948B (zh) * | 2020-02-10 | 2023-04-25 | 上海兆芯集成电路有限公司 | 模拟方法及模拟系统 |
| US20220308888A1 (en) * | 2021-03-27 | 2022-09-29 | Redpine Signals, Inc. | Method for reducing lost cycles after branch misprediction in a multi-thread microprocessor |
| US20220308887A1 (en) * | 2021-03-27 | 2022-09-29 | Redpine Signals, Inc. | Mitigation of branch misprediction penalty in a hardware multi-thread microprocessor |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1985000453A1 (en) * | 1983-07-11 | 1985-01-31 | Prime Computer, Inc. | Data processing system |
| US4833599A (en) * | 1987-04-20 | 1989-05-23 | Multiflow Computer, Inc. | Hierarchical priority branch handling for parallel execution in a parallel processor |
| US4881194A (en) * | 1987-11-16 | 1989-11-14 | Intel Corporation | Stored-program controller for equalizing conditional branch delays |
| US5165025A (en) * | 1988-10-06 | 1992-11-17 | Lass Stanley E | Interlacing the paths after a conditional branch like instruction |
| US5127091A (en) * | 1989-01-13 | 1992-06-30 | International Business Machines Corporation | System for reducing delay in instruction execution by executing branch instructions in separate processor while dispatching subsequent instructions to primary processor |
| US5072364A (en) * | 1989-05-24 | 1991-12-10 | Tandem Computers Incorporated | Method and apparatus for recovering from an incorrect branch prediction in a processor that executes a family of instructions in parallel |
| US5230068A (en) * | 1990-02-26 | 1993-07-20 | Nexgen Microsystems | Cache memory system for dynamically altering single cache memory line as either branch target entry or pre-fetch instruction queue based upon instruction sequence |
| US5283873A (en) * | 1990-06-29 | 1994-02-01 | Digital Equipment Corporation | Next line prediction apparatus for a pipelined computed system |
| US5394530A (en) * | 1991-03-15 | 1995-02-28 | Nec Corporation | Arrangement for predicting a branch target address in the second iteration of a short loop |
| US5287467A (en) * | 1991-04-18 | 1994-02-15 | International Business Machines Corporation | Pipeline for removing and concurrently executing two or more branch instructions in synchronization with other instructions executing in the execution unit |
| AU3776793A (en) * | 1992-02-27 | 1993-09-13 | Intel Corporation | Dynamic flow instruction cache memory |
| US5784604A (en) * | 1992-10-09 | 1998-07-21 | International Business Machines Corporation | Method and system for reduced run-time delay during conditional branch execution in pipelined processor systems utilizing selectively delayed sequential instruction purging |
| US5519841A (en) * | 1992-11-12 | 1996-05-21 | Digital Equipment Corporation | Multi instruction register mapper |
| IE940855A1 (en) * | 1993-12-20 | 1995-06-28 | Motorola Inc | Data processor with speculative instruction fetching and¹method of operation |
-
1995
- 1995-11-09 US US08/555,819 patent/US5634103A/en not_active Expired - Fee Related
-
1996
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- 1996-10-22 JP JP8279749A patent/JPH09185506A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6851043B1 (en) | 1998-12-17 | 2005-02-01 | Fujitsu Limited | Branch instruction execution control apparatus |
| JP2008544353A (ja) * | 2005-06-10 | 2008-12-04 | クゥアルコム・インコーポレイテッド | マイクロプロセッサの命令パイプライン内の命令フラッシングを管理する方法及び装置 |
| JP2008242647A (ja) * | 2007-03-26 | 2008-10-09 | Telefon Ab L M Ericsson | プロセッサ |
| US8122223B2 (en) | 2008-04-18 | 2012-02-21 | International Business Machines Corporation | Access speculation predictor with predictions based on memory region prior requestor tag information |
| US8122222B2 (en) | 2008-04-18 | 2012-02-21 | International Business Machines Corporation | Access speculation predictor with predictions based on a scope predictor |
| US8127106B2 (en) | 2008-04-18 | 2012-02-28 | International Business Machines Corporation | Access speculation predictor with predictions based on a domain indicator of a cache line |
| US8131974B2 (en) | 2008-04-18 | 2012-03-06 | International Business Machines Corporation | Access speculation predictor implemented via idle command processing resources |
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