JPH10143366A - 非プログラム順命令発行を利用する高性能データプロセッシングシステムにおいて早期データ依存解析メカニズムをインプリメントする方法およびシステム - Google Patents
非プログラム順命令発行を利用する高性能データプロセッシングシステムにおいて早期データ依存解析メカニズムをインプリメントする方法およびシステムInfo
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- JPH10143366A JPH10143366A JP9294178A JP29417897A JPH10143366A JP H10143366 A JPH10143366 A JP H10143366A JP 9294178 A JP9294178 A JP 9294178A JP 29417897 A JP29417897 A JP 29417897A JP H10143366 A JPH10143366 A JP H10143366A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3838—Dependency mechanisms, e.g. register scoreboarding
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 非プログラム順命令発行を利用する高性能デ
ータプロセッシングシステムにおいて早期データ依存解
決メカニズムをインプリメントする方法およびシステム
を提供する。 【解決手段】 命令キャッシュおよびレジスタ依存キャ
ッシュが提供される。命令キャッシュは、複数のキャッ
シュラインを有しており、これらの各キャッシュライン
は、複数の命令をストアすることができる。レジスタ依
存キャッシュには、命令キャッシュと同一の数のキャッ
シュラインが含まれており、レジスタ依存キャッシュ内
の各キャッシュラインは、命令キャッシュ内の各キャッ
シュライン内の命令と同一の数のレジスタ依存単位をス
トアすることができる。単一プロセッササイクルにおい
て、レジスタ依存単位のグループをレジスタ依存キャッ
シュからフェッチする。
ータプロセッシングシステムにおいて早期データ依存解
決メカニズムをインプリメントする方法およびシステム
を提供する。 【解決手段】 命令キャッシュおよびレジスタ依存キャ
ッシュが提供される。命令キャッシュは、複数のキャッ
シュラインを有しており、これらの各キャッシュライン
は、複数の命令をストアすることができる。レジスタ依
存キャッシュには、命令キャッシュと同一の数のキャッ
シュラインが含まれており、レジスタ依存キャッシュ内
の各キャッシュラインは、命令キャッシュ内の各キャッ
シュライン内の命令と同一の数のレジスタ依存単位をス
トアすることができる。単一プロセッササイクルにおい
て、レジスタ依存単位のグループをレジスタ依存キャッ
シュからフェッチする。
Description
【０００１】
【発明の属する技術分野】本発明は、広くはデータプロ
セッシング方法およびシステムに関し、特に、データプ
ロセッシングシステム内の非プログラム順（out-of-ord
er）命令発行方法およびシステムに関する。より詳しく
は、本発明は、高性能データプロセッシングシステム内
の非プログラム順命令発行のための早期データ依存解決
メカニズムをインプリメントする方法およびシステムに
関する。
セッシング方法およびシステムに関し、特に、データプ
ロセッシングシステム内の非プログラム順（out-of-ord
er）命令発行方法およびシステムに関する。より詳しく
は、本発明は、高性能データプロセッシングシステム内
の非プログラム順命令発行のための早期データ依存解決
メカニズムをインプリメントする方法およびシステムに
関する。
【０００２】
【従来の技術】通常、プロセッサ内の命令のシーケンス
は、プロセッサ内の関連する機能ユニット（実行ユニッ
ト等）が使用可能である限り、フェッチされ発行され
る。プログラム順命令発行によって、プロセッサは、デ
コードされた命令がリソース衝突をおこしたり、真のデ
ータ依存または未完了命令への出力依存があるときは必
ず命令のデコードを停止する。その結果、１つかそれ以
上の後続の命令が即時に実行されても、プロセッサは衝
突またはデータ依存のある命令を超えて進むことはでき
ない。この制限を乗り越えるために、命令ウィンドウ
（またはバッファ）を、フェッチ段階と発行段階の間に
加え、命令が即時に発行されるかどうかに関わらず、プ
ロセッサが命令をフェッチするのを継続できるようにす
る。プロセッサはフェッチ命令を継続し、これらの命令
を空きがある限り命令ウィンドウに置く。同時に、プロ
セッサは命令ウィンドウ内で命令を試験して、即時に発
行することのできるすべての命令を配置する。プロセッ
サ内の命令ディスパッチユニットを用いて、機能ユニッ
トとレジスタ間の正しいデータのルーティングをコント
ロールすることによって、命令ウィンドウ内のすべての
命令においてデータ依存を実施する。命令は、元のプロ
グラム順に関わらず命令ウィンドウから発行されるた
め、命令ディスパッチのこの方法は、非プログラム順命
令発行として一般に知られている。
は、プロセッサ内の関連する機能ユニット（実行ユニッ
ト等）が使用可能である限り、フェッチされ発行され
る。プログラム順命令発行によって、プロセッサは、デ
コードされた命令がリソース衝突をおこしたり、真のデ
ータ依存または未完了命令への出力依存があるときは必
ず命令のデコードを停止する。その結果、１つかそれ以
上の後続の命令が即時に実行されても、プロセッサは衝
突またはデータ依存のある命令を超えて進むことはでき
ない。この制限を乗り越えるために、命令ウィンドウ
（またはバッファ）を、フェッチ段階と発行段階の間に
加え、命令が即時に発行されるかどうかに関わらず、プ
ロセッサが命令をフェッチするのを継続できるようにす
る。プロセッサはフェッチ命令を継続し、これらの命令
を空きがある限り命令ウィンドウに置く。同時に、プロ
セッサは命令ウィンドウ内で命令を試験して、即時に発
行することのできるすべての命令を配置する。プロセッ
サ内の命令ディスパッチユニットを用いて、機能ユニッ
トとレジスタ間の正しいデータのルーティングをコント
ロールすることによって、命令ウィンドウ内のすべての
命令においてデータ依存を実施する。命令は、元のプロ
グラム順に関わらず命令ウィンドウから発行されるた
め、命令ディスパッチのこの方法は、非プログラム順命
令発行として一般に知られている。
【０００３】非プログラム順命令発行は、命令が関連機
能ユニットをビジーに保てる程度に十分な速度で提供さ
れるときに限って有効となる。命令フェッチの平均速度
が命令実行の平均速度より遅い場合には、プロセッサの
性能は命令フェッチにより制限される。一方、命令ウィ
ンドウにおいて関連機能ユニットが複数の命令により必
要とされる場合には、命令発行を停止しなければならな
くなる。さらに、命令オペランド（例えばレジスタ）が
使用不可である場合は、命令は機能ユニットに関連の命
令ウィンドウ内で待機しなければならなくなる。このよ
うに、定常状態において、命令ディスパッチ単位がレジ
スタ依存を決定するためにスヌープする命令ウィンドウ
は、フェッチ帯域幅（すなわち、制限されたルックアヘ
ッド）により制限される。
能ユニットをビジーに保てる程度に十分な速度で提供さ
れるときに限って有効となる。命令フェッチの平均速度
が命令実行の平均速度より遅い場合には、プロセッサの
性能は命令フェッチにより制限される。一方、命令ウィ
ンドウにおいて関連機能ユニットが複数の命令により必
要とされる場合には、命令発行を停止しなければならな
くなる。さらに、命令オペランド（例えばレジスタ）が
使用不可である場合は、命令は機能ユニットに関連の命
令ウィンドウ内で待機しなければならなくなる。このよ
うに、定常状態において、命令ディスパッチ単位がレジ
スタ依存を決定するためにスヌープする命令ウィンドウ
は、フェッチ帯域幅（すなわち、制限されたルックアヘ
ッド）により制限される。
【０００４】フェッチ帯域幅制限は、以下の実施例によ
り示される。クロックサイクル当たり２つまでの命令を
フェッチすることができ、行当たり８ワードのキャッシ
ュを有するプロセッサについて考えてみる。すなわち、
未完了命令との衝突がなければ、各サイクルについて、
２つの命令がキャッシュからフェッチされ、デコードさ
れて発行される。さらに、プロセッサのキャッシュライ
ンの１つにストアされるコードシーケンスについて考え
てみる。 I0: add R1, R20, R21 I1: add R2, R1, R22 I2: stw R2 I3: mult R22, R30, R31 I4: sub R5, R30, R31 I5: fmul FRR2, FR22, FR23 I6: fsub FRR3, FR24, FR25 I7: fadd FRR4, FR26, FR27
り示される。クロックサイクル当たり２つまでの命令を
フェッチすることができ、行当たり８ワードのキャッシ
ュを有するプロセッサについて考えてみる。すなわち、
未完了命令との衝突がなければ、各サイクルについて、
２つの命令がキャッシュからフェッチされ、デコードさ
れて発行される。さらに、プロセッサのキャッシュライ
ンの１つにストアされるコードシーケンスについて考え
てみる。 I0: add R1, R20, R21 I1: add R2, R1, R22 I2: stw R2 I3: mult R22, R30, R31 I4: sub R5, R30, R31 I5: fmul FRR2, FR22, FR23 I6: fsub FRR3, FR24, FR25 I7: fadd FRR4, FR26, FR27
【０００５】示す通り、Ｉ１は、オペランドＲ１を得る
ために、Ｉ０の実行にデータ依存性を有している。同様
に、Ｉ２は、オペランドＲ２を得るために、Ｉ１の実行
にデータ依存性を有している。Ｉ３は、ターゲットＲ２
２への書き込みがＩ１のソースＲ２２へ転化するため、
非プログラム順の実行はされない。
ために、Ｉ０の実行にデータ依存性を有している。同様
に、Ｉ２は、オペランドＲ２を得るために、Ｉ１の実行
にデータ依存性を有している。Ｉ３は、ターゲットＲ２
２への書き込みがＩ１のソースＲ２２へ転化するため、
非プログラム順の実行はされない。
【０００６】クロックサイクル当たり２つの命令をフェ
ッチし発行するプログラム順発行プロセッサについて
は、Ｉ０とＩ１が１クロックサイクルでフェッチされデ
コードされる。しかし、Ｉ１の実行は、そのＩ０へのデ
ータ依存性のために遅れる。非プログラム順発行プロセ
ッサについては、Ｉ１の実行の遅れは、更なる命令がフ
ェッチ、デコードおよび発行されるのを妨げるものでは
ない。命令ディスパッチ・ユニットは、ディスパッチの
命令ウィンドウ内のすべてのリーフ命令を識別すること
ができる。リーフ命令は、未完了または遅れ命令への順
データ依存性のない命令（上記コードシーケンスのＩ
３、Ｉ４、Ｉ５、Ｉ６およびＩ７等）である。リーフ命
令のフェッチ、デコードおよび発行能力は、従来技術に
おいて公知である。しかし、リーフ命令を識別するため
にスキャンされる命令数がフェッチ帯域幅により制限さ
れるため、クロックサイクル当たりのリーフ命令の解析
および検出は制限される。
ッチし発行するプログラム順発行プロセッサについて
は、Ｉ０とＩ１が１クロックサイクルでフェッチされデ
コードされる。しかし、Ｉ１の実行は、そのＩ０へのデ
ータ依存性のために遅れる。非プログラム順発行プロセ
ッサについては、Ｉ１の実行の遅れは、更なる命令がフ
ェッチ、デコードおよび発行されるのを妨げるものでは
ない。命令ディスパッチ・ユニットは、ディスパッチの
命令ウィンドウ内のすべてのリーフ命令を識別すること
ができる。リーフ命令は、未完了または遅れ命令への順
データ依存性のない命令（上記コードシーケンスのＩ
３、Ｉ４、Ｉ５、Ｉ６およびＩ７等）である。リーフ命
令のフェッチ、デコードおよび発行能力は、従来技術に
おいて公知である。しかし、リーフ命令を識別するため
にスキャンされる命令数がフェッチ帯域幅により制限さ
れるため、クロックサイクル当たりのリーフ命令の解析
および検出は制限される。
【０００７】従って、早期データ依存解析メカニズム
を、非プログラム順プロセッシング（発行および実行）
を利用する高性能データプロセッシングシステムに提供
することによってフェッチ帯域幅を広げるのが望まし
い。
を、非プログラム順プロセッシング（発行および実行）
を利用する高性能データプロセッシングシステムに提供
することによってフェッチ帯域幅を広げるのが望まし
い。
【０００８】
【発明が解決しようとする課題】本発明の目的は、改善
されたデータプロセッシング方法およびシステムを提供
することである。
されたデータプロセッシング方法およびシステムを提供
することである。
【０００９】本発明の他の目的は、データプロセッシン
グシステム内で非プログラム順命令発行のための改善さ
れた方法およびシステムを提供することである。
グシステム内で非プログラム順命令発行のための改善さ
れた方法およびシステムを提供することである。
【００１０】本発明のさらに他の目的は、高性能データ
プロセッシングシステム内で非プログラム順命令発行の
ために早期データ依存解析メカニズムをインプリメント
する改善された方法およびシステムを提供することであ
る。
プロセッシングシステム内で非プログラム順命令発行の
ために早期データ依存解析メカニズムをインプリメント
する改善された方法およびシステムを提供することであ
る。
【００１１】
【課題を解決するための手段】本発明によれば、命令キ
ャッシュおよびレジスタ依存キャッシュが提供される。
命令キャッシュは、複数のキャッシュラインを有してお
り、これらの各キャッシュラインは、複数の命令をスト
アすることができる。レジスタ依存キャッシュには、命
令キャッシュと同一の数のキャッシュラインが含まれて
おり、レジスタ依存キャッシュ内の各キャッシュライン
は、命令キャッシュ内の各キャッシュライン内の命令と
同一の数のレジスタ依存単位をストアすることができ
る。単一プロセッササイクルにおいて、レジスタ依存単
位のグループをレジスタ依存キャッシュからフェッチす
る。レジスタ依存単位のグループ内の前方データ依存を
有さないすべてのレジスタ依存単位は命令ディスパッチ
ユニットを利用して識別される。次に、各識別されたレ
ジスタ依存単位は、命令キャッシュ内の対応するキャッ
シュラインを使って、それぞれの命令に翻訳される。翻
訳された命令はすべて次のプロセッササイクル内で発行
される。
ャッシュおよびレジスタ依存キャッシュが提供される。
命令キャッシュは、複数のキャッシュラインを有してお
り、これらの各キャッシュラインは、複数の命令をスト
アすることができる。レジスタ依存キャッシュには、命
令キャッシュと同一の数のキャッシュラインが含まれて
おり、レジスタ依存キャッシュ内の各キャッシュライン
は、命令キャッシュ内の各キャッシュライン内の命令と
同一の数のレジスタ依存単位をストアすることができ
る。単一プロセッササイクルにおいて、レジスタ依存単
位のグループをレジスタ依存キャッシュからフェッチす
る。レジスタ依存単位のグループ内の前方データ依存を
有さないすべてのレジスタ依存単位は命令ディスパッチ
ユニットを利用して識別される。次に、各識別されたレ
ジスタ依存単位は、命令キャッシュ内の対応するキャッ
シュラインを使って、それぞれの命令に翻訳される。翻
訳された命令はすべて次のプロセッササイクル内で発行
される。
【００１２】本発明のすべての目的、特徴および利点
は、以下の詳細な説明により明白となろう。
は、以下の詳細な説明により明白となろう。
【００１３】
【発明の実施の形態】本発明の図示した実施例は、様々
なキャッシュベースのプロセッサおよび／またはデータ
プロセッシングシステムでインプリメントされる。説明
のために、縮小命令セットコンピューティング（ＲＩＳ
Ｃ）技術により作動するインターナショナル・ビジネス
・マシーンズ社製のＰｏｗｅｒＰＣTMマイクロプロセッ
サを使って本発明の実施例を示す。
なキャッシュベースのプロセッサおよび／またはデータ
プロセッシングシステムでインプリメントされる。説明
のために、縮小命令セットコンピューティング（ＲＩＳ
Ｃ）技術により作動するインターナショナル・ビジネス
・マシーンズ社製のＰｏｗｅｒＰＣTMマイクロプロセッ
サを使って本発明の実施例を示す。
【００１４】図１に、データプロセッシング用プロセッ
サ１０のブロック図を示す。本発明の実施例において、
プロセッサ１０は、単一集積回路スーパースカラマイク
ロプロセッサであり、様々なレジスタ、バッファ、実行
ユニットおよび機能ユニットから成る。図１に示すよう
に、プロセッサ１０は、プロセッサ１０内のバスインタ
フェースユニット（ＢＩＵ）１２を介してシステムバス
１１に連結されている。ＢＩＵ１２は、プロセッサ１０
と、システムバス１１に連結されたメインメモリ（図示
せず）等の他のデバイスとの間の情報の転送をコントロ
ールする。プロセッサ１０、システムバス１１およびシ
ステムバス１１に連結されたその他のデバイスが一体と
なってホストデータプロセッシングシステムを形成して
いる。
サ１０のブロック図を示す。本発明の実施例において、
プロセッサ１０は、単一集積回路スーパースカラマイク
ロプロセッサであり、様々なレジスタ、バッファ、実行
ユニットおよび機能ユニットから成る。図１に示すよう
に、プロセッサ１０は、プロセッサ１０内のバスインタ
フェースユニット（ＢＩＵ）１２を介してシステムバス
１１に連結されている。ＢＩＵ１２は、プロセッサ１０
と、システムバス１１に連結されたメインメモリ（図示
せず）等の他のデバイスとの間の情報の転送をコントロ
ールする。プロセッサ１０、システムバス１１およびシ
ステムバス１１に連結されたその他のデバイスが一体と
なってホストデータプロセッシングシステムを形成して
いる。
【００１５】プロセッサ１０内で、ＢＩＵ１２は命令キ
ャッシュ１４およびデータキャッシュ１６へ連結されて
おり、両方とも本発明の実施例に組み込まれるものであ
る。命令キャッシュ１４およびデータキャッシュ１６は
両方とも高速キャッシュであり、プロセッサ１０の、メ
インメモリからキャッシュ１４および１６へ前に転送さ
れた命令またはデータのサブセットへのアクセス時間を
比較的速くすることができる。このようにホストデータ
プロセッシングシステムのオペレーション速度が改善さ
れる。命令キャッシュ１４はさらに、各実行サイクルの
最中に命令キャッシュ１４から命令をフェッチするシー
ケンシャルフェッチャー１７に連結されている。シーケ
ンシャルフェッチャー１７は、実行のために、命令キャ
ッシュ１４から分岐プロセッシングユニット（ＢＰＵ）
１８へフェッチされた分岐命令を伝送するが、プロセッ
サ１０内の他の実行回路による後の実行のために命令キ
ュー１９内でシーケンシャル命令を一時的にストアす
る。
ャッシュ１４およびデータキャッシュ１６へ連結されて
おり、両方とも本発明の実施例に組み込まれるものであ
る。命令キャッシュ１４およびデータキャッシュ１６は
両方とも高速キャッシュであり、プロセッサ１０の、メ
インメモリからキャッシュ１４および１６へ前に転送さ
れた命令またはデータのサブセットへのアクセス時間を
比較的速くすることができる。このようにホストデータ
プロセッシングシステムのオペレーション速度が改善さ
れる。命令キャッシュ１４はさらに、各実行サイクルの
最中に命令キャッシュ１４から命令をフェッチするシー
ケンシャルフェッチャー１７に連結されている。シーケ
ンシャルフェッチャー１７は、実行のために、命令キャ
ッシュ１４から分岐プロセッシングユニット（ＢＰＵ）
１８へフェッチされた分岐命令を伝送するが、プロセッ
サ１０内の他の実行回路による後の実行のために命令キ
ュー１９内でシーケンシャル命令を一時的にストアす
る。
【００１６】ＢＰＵ１８に加えて、プロセッサ１０の実
行回路には、固定小数点ユニット（ＦＸＵ）２２、ロー
ド／ストアユニット（ＬＳＵ）２８および浮動小数点ユ
ニット（ＦＰＵ）３２の３つの実行ユニットが含まれ
る。これら３つの実行ユニットはそれぞれ１つかそれ以
上のクラスの命令を実行し、すべての実行ユニットは各
プロセッササイクルの最中同時に作動する。ＦＸＵ２２
は、加算、減算、ＡＮＤ、ＯＲおよびＸＯＲといった固
定小数点算術操作を、特定の汎用レジスタ（ＧＰＲ）２
４またはＧＰＲリネームバッファ２５から受け取ったソ
ースオペランドを用いて行う。これとは逆に、ＦＰＵ３
２は浮動小数点レジスタ（ＦＰＲ）３４またはＦＰＲリ
ネームバッファ３５から受け取ったソースオペランド
で、浮動小数点乗算および除算といった浮動小数点操作
を行う。名前から分かるとおり、ＬＳＵ２８は、データ
キャッシュ１６またはメインメモリのいずれかから選択
したＧＰＲ２４またはＦＰＲ３４へ、データをロードす
るか、または選択した１つのＧＰＲ２４、ＧＰＲリネー
ムバッファ２５、ＦＰＲ３４またはＦＰＲリネームバッ
ファ３５からメモリへデータをストアする浮動小数点お
よび固定小数点命令を実行する。
行回路には、固定小数点ユニット（ＦＸＵ）２２、ロー
ド／ストアユニット（ＬＳＵ）２８および浮動小数点ユ
ニット（ＦＰＵ）３２の３つの実行ユニットが含まれ
る。これら３つの実行ユニットはそれぞれ１つかそれ以
上のクラスの命令を実行し、すべての実行ユニットは各
プロセッササイクルの最中同時に作動する。ＦＸＵ２２
は、加算、減算、ＡＮＤ、ＯＲおよびＸＯＲといった固
定小数点算術操作を、特定の汎用レジスタ（ＧＰＲ）２
４またはＧＰＲリネームバッファ２５から受け取ったソ
ースオペランドを用いて行う。これとは逆に、ＦＰＵ３
２は浮動小数点レジスタ（ＦＰＲ）３４またはＦＰＲリ
ネームバッファ３５から受け取ったソースオペランド
で、浮動小数点乗算および除算といった浮動小数点操作
を行う。名前から分かるとおり、ＬＳＵ２８は、データ
キャッシュ１６またはメインメモリのいずれかから選択
したＧＰＲ２４またはＦＰＲ３４へ、データをロードす
るか、または選択した１つのＧＰＲ２４、ＧＰＲリネー
ムバッファ２５、ＦＰＲ３４またはＦＰＲリネームバッ
ファ３５からメモリへデータをストアする浮動小数点お
よび固定小数点命令を実行する。
【００１７】プロセッサ１０は、スーパースカラアーキ
テクチャの性能をさらに改善するために、命令のパイプ
ライン方式と非プログラム順実行の両方を行う。従っ
て、データ依存がある限り、いかなる順序でも命令をＦ
ＸＵ２２、ＬＳＵ２８およびＦＰＵ３２により実行させ
ることができる。
テクチャの性能をさらに改善するために、命令のパイプ
ライン方式と非プログラム順実行の両方を行う。従っ
て、データ依存がある限り、いかなる順序でも命令をＦ
ＸＵ２２、ＬＳＵ２８およびＦＰＵ３２により実行させ
ることができる。
【００１８】図２に、本発明の実施例によるレジスタ依
存キャッシュ４４と図１の命令キャッシュ１４の関係を
示す。レジスタ依存キャッシュ４４の構成は、命令キャ
ッシュ１４のそれをミラー化するものである。さらに、
レジスタ依存キャッシュ４４と命令キャッシュ１４は両
方ともＢＩＵ１２に連結されており、ＢＩＵ１２が命令
キャッシュ１４においてキャッシュラインにインデック
スを付けると、レジスタ依存キャッシュ４４のもう一方
のキャッシュラインもまたＢＩＵ１２によりインデック
スが付けられる。従って、レジスタ依存キャッシュ４４
内のキャッシュラインにおける識別されたリーフ命令
は、即時ディスパッチのために完全な命令語を取得する
ために、命令キャッシュ１４内のもう一方のキャッシュ
ラインへ戻って参照される。
存キャッシュ４４と図１の命令キャッシュ１４の関係を
示す。レジスタ依存キャッシュ４４の構成は、命令キャ
ッシュ１４のそれをミラー化するものである。さらに、
レジスタ依存キャッシュ４４と命令キャッシュ１４は両
方ともＢＩＵ１２に連結されており、ＢＩＵ１２が命令
キャッシュ１４においてキャッシュラインにインデック
スを付けると、レジスタ依存キャッシュ４４のもう一方
のキャッシュラインもまたＢＩＵ１２によりインデック
スが付けられる。従って、レジスタ依存キャッシュ４４
内のキャッシュラインにおける識別されたリーフ命令
は、即時ディスパッチのために完全な命令語を取得する
ために、命令キャッシュ１４内のもう一方のキャッシュ
ラインへ戻って参照される。
【００１９】図３は、レジスタ依存キャッシュ４４と共
に用いられる命令キャッシュ１４の構成を示すブロック
図である。命令キャッシュ１４は、ウェイ０とウェイ１
の２ウェイキャッシュに構成され、各ウェイはライン０
からライン１２７の１２８本のキャッシュラインを有し
ている。各キャッシュラインは、アドレスタグ８０、１
つの有効ビット８２および命令ブロック８４から成る。
図示した通り、命令ブロック８４は、８ワード（または
３２バイト）幅である。これに対しアドレスタグ８０は
わずか２０ビット幅である。
に用いられる命令キャッシュ１４の構成を示すブロック
図である。命令キャッシュ１４は、ウェイ０とウェイ１
の２ウェイキャッシュに構成され、各ウェイはライン０
からライン１２７の１２８本のキャッシュラインを有し
ている。各キャッシュラインは、アドレスタグ８０、１
つの有効ビット８２および命令ブロック８４から成る。
図示した通り、命令ブロック８４は、８ワード（または
３２バイト）幅である。これに対しアドレスタグ８０は
わずか２０ビット幅である。
【００２０】各キャッシュラインはアドレス３０のビッ
ト２０−２６によりインデックスが付けられ、キャッシ
ュライン内の各バイトはアドレス３０のビット２７−３
１によりインデックスが付けられる。さらに、各キャッ
シュライン内のアドレスタグ８０には、キャッシュ「ヒ
ット」か「ミス」かを決めるために、アドレス３０のビ
ット０−１９と比較するのに用いられるアドレスタグが
含まれている。偶然にも、ウェイ０または１におけるア
ドレスタグ８０とアドレス３０のビット０−１９のマッ
チはキャッシュ「ヒット」を意味する。さらに、有効ビ
ット８２は、特定のキャッシュラインが有効かそうでな
いかを示すためのものである。従来から、「１」は、キ
ャッシュラインの命令が有効であることを意味し、
「０」は、キャッシュラインの命令が無効であることを
意味する。この逆の割り当てでも構わない。
ト２０−２６によりインデックスが付けられ、キャッシ
ュライン内の各バイトはアドレス３０のビット２７−３
１によりインデックスが付けられる。さらに、各キャッ
シュライン内のアドレスタグ８０には、キャッシュ「ヒ
ット」か「ミス」かを決めるために、アドレス３０のビ
ット０−１９と比較するのに用いられるアドレスタグが
含まれている。偶然にも、ウェイ０または１におけるア
ドレスタグ８０とアドレス３０のビット０−１９のマッ
チはキャッシュ「ヒット」を意味する。さらに、有効ビ
ット８２は、特定のキャッシュラインが有効かそうでな
いかを示すためのものである。従来から、「１」は、キ
ャッシュラインの命令が有効であることを意味し、
「０」は、キャッシュラインの命令が無効であることを
意味する。この逆の割り当てでも構わない。
【００２１】図４は、本発明の実施例によるレジスタ依
存キャッシュ４４の構成を示すブロック図である。上述
したように、レジスタ依存キャッシュ４４の構成は、命
令キャッシュ１４に倣ったものである。従って、レジス
タ依存キャッシュ４４もウェイ０とウェイ１の２ウェイ
キャッシュであり、各ウェイはライン０からライン１２
７の１２８本のキャッシュラインを有している。各キャ
ッシュラインはアドレスタグ９０、１つの有効ビット９
２およびレジスタ依存ブロック９４から成る。アドレス
タグ９０および有効ビット９２は、命令キャッシュ１４
のアドレスタグ８０および有効ビット８２と同一であ
る。レジスタ依存ブロック９４には、命令キャッシュ１
４の命令ブロック８４内の命令語と同一の数のレジスタ
依存単位が含まれる。例えば、図３において、命令ブロ
ック８４内の各キャッシュラインには、８つの命令語が
含まれているが、レジスタ依存ブロック９４内の各キャ
ッシュラインにもまた８つのレジスタ依存単位が含まれ
ている。
存キャッシュ４４の構成を示すブロック図である。上述
したように、レジスタ依存キャッシュ４４の構成は、命
令キャッシュ１４に倣ったものである。従って、レジス
タ依存キャッシュ４４もウェイ０とウェイ１の２ウェイ
キャッシュであり、各ウェイはライン０からライン１２
７の１２８本のキャッシュラインを有している。各キャ
ッシュラインはアドレスタグ９０、１つの有効ビット９
２およびレジスタ依存ブロック９４から成る。アドレス
タグ９０および有効ビット９２は、命令キャッシュ１４
のアドレスタグ８０および有効ビット８２と同一であ
る。レジスタ依存ブロック９４には、命令キャッシュ１
４の命令ブロック８４内の命令語と同一の数のレジスタ
依存単位が含まれる。例えば、図３において、命令ブロ
ック８４内の各キャッシュラインには、８つの命令語が
含まれているが、レジスタ依存ブロック９４内の各キャ
ッシュラインにもまた８つのレジスタ依存単位が含まれ
ている。
【００２２】図５に、本発明の実施例によるレジスタ依
存ブロックのキャッシュライン内のレジスタ依存単位５
２の詳細を示す。図５にはまた、比較のために、命令ブ
ロック８４のキャッシュライン内の命令語５０の詳細も
示す。ＰｏｗｅｒＰＣTMアーキテクチャにおいては、命
令語５０は通常３２ビット長である。命令語５０のビッ
ト０−５はｏｐｃｏｄｅを、ビット６−１０はターゲッ
トレジスタを、ビット１１−１５は第１ソースレジスタ
を、ビット１６−２０は第２ソースレジスタを、ビット
２１−３１は拡張オペレーションをそれぞれ表す。
存ブロックのキャッシュライン内のレジスタ依存単位５
２の詳細を示す。図５にはまた、比較のために、命令ブ
ロック８４のキャッシュライン内の命令語５０の詳細も
示す。ＰｏｗｅｒＰＣTMアーキテクチャにおいては、命
令語５０は通常３２ビット長である。命令語５０のビッ
ト０−５はｏｐｃｏｄｅを、ビット６−１０はターゲッ
トレジスタを、ビット１１−１５は第１ソースレジスタ
を、ビット１６−２０は第２ソースレジスタを、ビット
２１−３１は拡張オペレーションをそれぞれ表す。
【００２３】レジスタ依存単位５２に関して、実施例に
よれば最長１７ビットである。２ビット長のタイプフィ
ールド５４は、レジスタ依存単位５２が表す命令のタイ
プをコード化するためのものである。このようなコード
化の例を挙げる。「００」は整数ロードおよび整数演算
命令、「０１」はストアおよび比較命令、「１０」は浮
動小数点ロードおよび浮動小数点演算命令、「１１」は
分岐命令である。ターゲットレジスタフィールド５５に
は、命令語５０のターゲットレジスタが含まれる。ソー
スＡレジスタフィールド５６およびソースＢレジスタフ
ィールド５７には、命令語５０の第１ソースレジスタお
よび命令語５０の第２ソースレジスタがそれぞれ含まれ
る。ソースＡレジスタフィールド５６、ソースＢレジス
タフィールド５７およびターゲットレジスタフィールド
５５のサイズは、命令語５０の各レジスタを示すため
に、対応するビット数に基づいているのが好ましい。こ
の場合、上述の各レジスタを表すために命令語５０で５
ビットが使われるため、ソースＡレジスタフィールド５
２、ソースＢレジスタフィールド５３およびターゲット
レジスタフィールド５１もそれぞれ５ビット長である。
よれば最長１７ビットである。２ビット長のタイプフィ
ールド５４は、レジスタ依存単位５２が表す命令のタイ
プをコード化するためのものである。このようなコード
化の例を挙げる。「００」は整数ロードおよび整数演算
命令、「０１」はストアおよび比較命令、「１０」は浮
動小数点ロードおよび浮動小数点演算命令、「１１」は
分岐命令である。ターゲットレジスタフィールド５５に
は、命令語５０のターゲットレジスタが含まれる。ソー
スＡレジスタフィールド５６およびソースＢレジスタフ
ィールド５７には、命令語５０の第１ソースレジスタお
よび命令語５０の第２ソースレジスタがそれぞれ含まれ
る。ソースＡレジスタフィールド５６、ソースＢレジス
タフィールド５７およびターゲットレジスタフィールド
５５のサイズは、命令語５０の各レジスタを示すため
に、対応するビット数に基づいているのが好ましい。こ
の場合、上述の各レジスタを表すために命令語５０で５
ビットが使われるため、ソースＡレジスタフィールド５
２、ソースＢレジスタフィールド５３およびターゲット
レジスタフィールド５１もそれぞれ５ビット長である。
【００２４】本発明の実施例によれば、命令キャッシュ
１４内のキャッシュラインから命令をフェッチする代わ
りに、レジスタ依存キャッシュ４４内のキャッシュライ
ンから命令をフェッチする。各レジスタ依存単位５０の
全長は、上述の通り、１７ビット長であり、命令語５２
の約半分の長さである。従って、このサイズの違いによ
って、レジスタ依存キャッシュ４４の効果的なフェッチ
帯域幅は、現在の技術が可能とする命令キャッシュ１４
のほぼ２倍である。このより広い効果的なフェッチ帯域
幅により、命令キャッシュ１４に比べ、レジスタ依存キ
ャッシュ４４からフェッチされるプロセッササイクル当
たりの命令の数が多くなる。
１４内のキャッシュラインから命令をフェッチする代わ
りに、レジスタ依存キャッシュ４４内のキャッシュライ
ンから命令をフェッチする。各レジスタ依存単位５０の
全長は、上述の通り、１７ビット長であり、命令語５２
の約半分の長さである。従って、このサイズの違いによ
って、レジスタ依存キャッシュ４４の効果的なフェッチ
帯域幅は、現在の技術が可能とする命令キャッシュ１４
のほぼ２倍である。このより広い効果的なフェッチ帯域
幅により、命令キャッシュ１４に比べ、レジスタ依存キ
ャッシュ４４からフェッチされるプロセッササイクル当
たりの命令の数が多くなる。
【００２５】レジスタ依存単位がレジスタ依存キャッシ
ュ４４からフェッチされた後、すべてのリーフ命令が命
令ディスパッチユニットによりストアされる。リーフ命
令を認識するメカニズムは、Tomasuloアルゴリズムやレ
ジスタスコアボード等業界に公知のものである。このよ
うなメカニズムについては、John L. Hennessy & David
A. Patterson著「コンピュータアーキテクチャ：量的
アプローチ」第6章§６．７に詳細に説明されている。
リーフ命令の識別後、関連の機能ユニットが使用可能で
あれば、命令キャッシュ１４内のもう一方のキャッシュ
ラインにストアされた対応する命令語を即時実行のため
にディスパッチする。
ュ４４からフェッチされた後、すべてのリーフ命令が命
令ディスパッチユニットによりストアされる。リーフ命
令を認識するメカニズムは、Tomasuloアルゴリズムやレ
ジスタスコアボード等業界に公知のものである。このよ
うなメカニズムについては、John L. Hennessy & David
A. Patterson著「コンピュータアーキテクチャ：量的
アプローチ」第6章§６．７に詳細に説明されている。
リーフ命令の識別後、関連の機能ユニットが使用可能で
あれば、命令キャッシュ１４内のもう一方のキャッシュ
ラインにストアされた対応する命令語を即時実行のため
にディスパッチする。
【００２６】変形例において、各ターゲットレジスタフ
ィールド５５のレジスタ依存単位５２、ソースＡレジス
タフィールド５６およびソースＢレジスタフィールド５
７で２ビットのみを用いる。各２ビットセットは、対応
する命令語５０のターゲットレジスタ、第１ソースレジ
スタおよび第２ソースレジスタの最上位２ビットを表
す。従って、タイプフィールド５４を含む各レジスタ依
存単位５２の全長は８ビット長に過ぎない。本質的に、
最上位２ビットにより、４つの象限に分割される３２レ
ジスタ（元は５ビットでインデックスを付けられた）の
セットとなる。ビット「００」は第１象限を、ビット
「０１」は第２象限を、ビット「１０」は第3象限を、
そしてビット「１１」は第４象限をそれぞれ表す。この
構成において、同一の最上位２ビットを有するレジスタ
を備えたレジスタ依存単位は、たとえ違うものであって
も、同じレジスタとみなされる。このように、この構成
により、リーフ命令を判断する解析力は低くなるもの
の、レジスタ依存キャッシュ全体を小さくすることがで
きる。
ィールド５５のレジスタ依存単位５２、ソースＡレジス
タフィールド５６およびソースＢレジスタフィールド５
７で２ビットのみを用いる。各２ビットセットは、対応
する命令語５０のターゲットレジスタ、第１ソースレジ
スタおよび第２ソースレジスタの最上位２ビットを表
す。従って、タイプフィールド５４を含む各レジスタ依
存単位５２の全長は８ビット長に過ぎない。本質的に、
最上位２ビットにより、４つの象限に分割される３２レ
ジスタ（元は５ビットでインデックスを付けられた）の
セットとなる。ビット「００」は第１象限を、ビット
「０１」は第２象限を、ビット「１０」は第3象限を、
そしてビット「１１」は第４象限をそれぞれ表す。この
構成において、同一の最上位２ビットを有するレジスタ
を備えたレジスタ依存単位は、たとえ違うものであって
も、同じレジスタとみなされる。このように、この構成
により、リーフ命令を判断する解析力は低くなるもの
の、レジスタ依存キャッシュ全体を小さくすることがで
きる。
【００２７】上述した通り、本発明は高性能データプロ
セッシングシステム内での非プログラム順命令発行のた
めに早期データ依存解決メカニズムを実施する方法およ
びシステムを提供するものである。より多くの命令をフ
ェッチし、命令ディスパッチユニットによりリーフ命令
が位置づけられる命令ウィンドウ内の命令プールに送る
ことのできる、より広いフェッチ帯域幅がこのメカニズ
ムにより提供される。さらに、このメカニズムにより、
あるプロセッサアーキテクチャにとって有用なヒューリ
スティック方法が提供される。例えば、リーフ命令を見
つけることができない場合、プロセッサが遅くなる可能
性を減らす実行のために、低い潜在性を有する依存命令
を選択することができる。
セッシングシステム内での非プログラム順命令発行のた
めに早期データ依存解決メカニズムを実施する方法およ
びシステムを提供するものである。より多くの命令をフ
ェッチし、命令ディスパッチユニットによりリーフ命令
が位置づけられる命令ウィンドウ内の命令プールに送る
ことのできる、より広いフェッチ帯域幅がこのメカニズ
ムにより提供される。さらに、このメカニズムにより、
あるプロセッサアーキテクチャにとって有用なヒューリ
スティック方法が提供される。例えば、リーフ命令を見
つけることができない場合、プロセッサが遅くなる可能
性を減らす実行のために、低い潜在性を有する依存命令
を選択することができる。
【００２８】本発明を特定の実施例により示してきた
が、本発明の技術的思想および範囲から逸脱しない限
り、当業者は様々な変形を行えるものとする。
が、本発明の技術的思想および範囲から逸脱しない限
り、当業者は様々な変形を行えるものとする。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）依存情報および命令のシーケンスをストアするス
テップと、前記命令の少なくとも１つをフェッチするス
テップであって、前記フェッチされる命令が、前記シー
ケンスにおける当該フェッチされる命令に先行するすべ
ての命令から独立していることを示す前記依存情報に応
答して、当該フェッチがなされるものと、を含む方法。 （２）前記フェッチするステップがさらに、実行のため
に前記命令の少なくとも１つをフェッチするステップで
あって、前記フェッチされる命令の実行が、前記シーケ
ンスにおける当該フェッチされる命令に先行するすべて
の命令から独立していることを示す前記依存情報に応答
して、当該フェッチがなされるものを含む上記（１）記
載の方法。 （３）さらに、前記依存情報を利用することにより、前
方データ依存を有さないすべての命令を識別するステッ
プを含む上記（１）記載の方法。 （４）前記識別ステップがさらに、命令ディスパッチユ
ニットを利用して、レジスタの依存単位のうち、前方デ
ータ依存を有さない全てのレジスタ依存単位を識別する
工程を含む上記（３）記載の方法。 （５）前記ストアするステップがさらに、レジスタ依存
キャッシュ内の複数のキャッシュラインに依存情報をス
トアするステップと、命令キャッシュ内の複数のキャッ
シュラインに前記命令のシーケンスをストアするステッ
プを含む上記（１）記載の方法。 （６）前記方法がさらに、バスインタフェースユニット
により、前記レジスタ依存キャッシュ内の前記複数のキ
ャッシュラインの各々を、前記命令キャッシュ内の対応
するキャッシュラインと関連付けることを含む上記
（５）記載の方法。 （７）依存情報および命令のシーケンスをストアする回
路と、前記命令の少なくとも１つをフェッチする回路で
あって、前記フェッチされる命令が、前記シーケンスに
おける当該フェッチされる命令に先行するすべての命令
から独立していることを示す前記依存情報に応答して、
当該フェッチがなされるものと、を含むデータプロセッ
シングシステム。 （８）前記フェッチ回路がさらに、実行のために前記命
令の少なくとも１つをフェッチする回路であって、前記
フェッチされる命令の実行が、前記シーケンスにおける
当該フェッチされる命令に先行するすべての命令から独
立していることを示す前記依存情報に応答して、当該フ
ェッチがなされるものを含む上記（７）記載のデータプ
ロセッシングシステム。 （９）さらに、前記依存情報を利用することにより、前
方データ依存を有さないすべての命令を識別する回路を
含む上記（７）記載のデータプロセッシングシステム。 （１０）前記識別回路がさらに、複数のレジスタ依存単
位内で前方データ依存を有さないすべてのレジスタ依存
単位を識別する命令ディスパッチユニットを含む上記
（９）記載のデータプロセッシングシステム。 （１１）前記ストア回路がさらに、複数のキャッシュラ
インに依存情報をストアするレジスタ依存キャッシュ
と、複数のキャッシュラインに前記命令のシーケンスを
ストアする命令キャッシュとから成る上記（７）記載の
データプロセッシングシステム。 （１２）前記データプロセッシングシステムがさらに、
前記レジスタ依存キャッシュ内の前記複数のキャッシュ
ラインの各々を、前記命令キャッシュ内の対応するキャ
ッシュラインと関連付けるバスインタフェースユニット
を含む上記（１１）記載のデータプロセッシングシステ
ム。
の事項を開示する。 （１）依存情報および命令のシーケンスをストアするス
テップと、前記命令の少なくとも１つをフェッチするス
テップであって、前記フェッチされる命令が、前記シー
ケンスにおける当該フェッチされる命令に先行するすべ
ての命令から独立していることを示す前記依存情報に応
答して、当該フェッチがなされるものと、を含む方法。 （２）前記フェッチするステップがさらに、実行のため
に前記命令の少なくとも１つをフェッチするステップで
あって、前記フェッチされる命令の実行が、前記シーケ
ンスにおける当該フェッチされる命令に先行するすべて
の命令から独立していることを示す前記依存情報に応答
して、当該フェッチがなされるものを含む上記（１）記
載の方法。 （３）さらに、前記依存情報を利用することにより、前
方データ依存を有さないすべての命令を識別するステッ
プを含む上記（１）記載の方法。 （４）前記識別ステップがさらに、命令ディスパッチユ
ニットを利用して、レジスタの依存単位のうち、前方デ
ータ依存を有さない全てのレジスタ依存単位を識別する
工程を含む上記（３）記載の方法。 （５）前記ストアするステップがさらに、レジスタ依存
キャッシュ内の複数のキャッシュラインに依存情報をス
トアするステップと、命令キャッシュ内の複数のキャッ
シュラインに前記命令のシーケンスをストアするステッ
プを含む上記（１）記載の方法。 （６）前記方法がさらに、バスインタフェースユニット
により、前記レジスタ依存キャッシュ内の前記複数のキ
ャッシュラインの各々を、前記命令キャッシュ内の対応
するキャッシュラインと関連付けることを含む上記
（５）記載の方法。 （７）依存情報および命令のシーケンスをストアする回
路と、前記命令の少なくとも１つをフェッチする回路で
あって、前記フェッチされる命令が、前記シーケンスに
おける当該フェッチされる命令に先行するすべての命令
から独立していることを示す前記依存情報に応答して、
当該フェッチがなされるものと、を含むデータプロセッ
シングシステム。 （８）前記フェッチ回路がさらに、実行のために前記命
令の少なくとも１つをフェッチする回路であって、前記
フェッチされる命令の実行が、前記シーケンスにおける
当該フェッチされる命令に先行するすべての命令から独
立していることを示す前記依存情報に応答して、当該フ
ェッチがなされるものを含む上記（７）記載のデータプ
ロセッシングシステム。 （９）さらに、前記依存情報を利用することにより、前
方データ依存を有さないすべての命令を識別する回路を
含む上記（７）記載のデータプロセッシングシステム。 （１０）前記識別回路がさらに、複数のレジスタ依存単
位内で前方データ依存を有さないすべてのレジスタ依存
単位を識別する命令ディスパッチユニットを含む上記
（９）記載のデータプロセッシングシステム。 （１１）前記ストア回路がさらに、複数のキャッシュラ
インに依存情報をストアするレジスタ依存キャッシュ
と、複数のキャッシュラインに前記命令のシーケンスを
ストアする命令キャッシュとから成る上記（７）記載の
データプロセッシングシステム。 （１２）前記データプロセッシングシステムがさらに、
前記レジスタ依存キャッシュ内の前記複数のキャッシュ
ラインの各々を、前記命令キャッシュ内の対応するキャ
ッシュラインと関連付けるバスインタフェースユニット
を含む上記（１１）記載のデータプロセッシングシステ
ム。
【図１】本発明の方法を用いるプロセッサの実施例を示
すブロック図。
すブロック図。
【図２】本発明の実施例によるレジスタ依存キャッシュ
と図１の命令キャッシュの関係を示すブロック図。
と図１の命令キャッシュの関係を示すブロック図。
【図３】レジスタ依存キャッシュと共に用いられる図１
の命令キャッシュの構成を示すブロック図。
の命令キャッシュの構成を示すブロック図。
【図４】本発明の実施例によるレジスタ依存キャッシュ
の構成を示すブロック図。
の構成を示すブロック図。
【図５】図３のレジスタ依存ブロックのキャッシュライ
ン内のレジスタ依存単位の詳細図。
ン内のレジスタ依存単位の詳細図。
１０ プロセッサ １１ａ、ｂ システムバス １２ バスインタフェースユニット（ＢＩＵ） １４ 命令キャッシュ １６ データキャッシュ １７ シーケンシャルフェッチャー １８ 分岐プロセッシングユニット（ＢＰＵ） １９ 命令キュー ２０ ディスパッチユニット ２２ 整数ユニット ２４ 汎用レジスタ（ＧＰＲ） ２５ ＧＰＲリネームバッファ ２８ ロード／ストアユニット（ＬＳＵ） ３０ アドレス ３２ 浮動小数点ユニット（ＦＰＵ） ３４ 浮動小数点レジスタ（ＦＰＲ） ３５ ＦＰＲリネームレジスタ ４０ 完了ユニット ４４ レジスタ依存キャッシュ ５０ 命令語 ５２ レジスタ依存ユニット ５４ タイプフィールド ５５ ターゲットレジスタフィールド ５６ ソースＡレジスタフィールド ５７ ソースＢレジスタフィールド ８０ アドレスタグ ８４ 命令ブロック ９０ アドレスタグ ９２ 有効ビット ９４ レジスタ依存ブロック
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594083818 モトローラ・インコーポレイテッド アメリカ合衆国60196、イリノイ州シャー ムバーク、イースト・アルゴンクイン・ロ ード1303、サ−ド・フロワー (72)発明者 ムハマド・エヌ・アフサール アメリカ合衆国95117 カリフォルニア州 サンジョーズ パインビュー ドライブ 792 (72)発明者 ロメシュ・エム・ジェサーニ アメリカ合衆国78728 テキサス州 オー スティン キッスマン ドライブ 3419 (72)発明者 ソウミャ・マリック アメリカ合衆国78729 テキサス州 オー スティン パートリッジ ベント ドライ ブ 13032 (72)発明者 ローバート・ジー・マクドナルド アメリカ合衆国78785 テキサス州 オー スティン グレーシィ ファームス レー ン 2600 ♯421 (72)発明者 ムケシュ・シャーマ アメリカ合衆国78759 テキサス州 オー スティン グレート ヒル トレイル 9417 アパートメント 1078
Claims (12)
- 【請求項１】依存情報および命令のシーケンスをストア
するステップと、 前記命令の少なくとも１つをフェッチするステップであ
って、前記フェッチされる命令が、前記シーケンスにお
ける当該フェッチされる命令に先行するすべての命令か
ら独立していることを示す前記依存情報に応答して、 当該フェッチがなされるものと、を含む方法。 - 【請求項２】前記フェッチするステップがさらに、実行
のために前記命令の少なくとも１つをフェッチするステ
ップであって、前記フェッチされる命令の実行が、前記
シーケンスにおける当該フェッチされる命令に先行する
すべての命令から独立していることを示す前記依存情報
に応答して、当該フェッチがなされるものを含む請求項
１記載の方法。 - 【請求項３】さらに、前記依存情報を利用することによ
り、前方データ依存を有さないすべての命令を識別する
ステップを含む請求項１記載の方法。 - 【請求項４】前記識別ステップがさらに、命令ディスパ
ッチユニットを利用して、レジスタの依存単位のうち、
前方データ依存を有さない全てのレジスタ依存単位を識
別する工程を含む請求項３記載の方法。 - 【請求項５】前記ストアするステップがさらに、レジス
タ依存キャッシュ内の複数のキャッシュラインに依存情
報をストアするステップと、命令キャッシュ内の複数の
キャッシュラインに前記命令のシーケンスをストアする
ステップを含む請求項１記載の方法。 - 【請求項６】前記方法がさらに、バスインタフェースユ
ニットにより、前記レジスタ依存キャッシュ内の前記複
数のキャッシュラインの各々を、前記命令キャッシュ内
の対応するキャッシュラインと関連付けることを含む請
求項５記載の方法。 - 【請求項７】依存情報および命令のシーケンスをストア
する回路と、 前記命令の少なくとも１つをフェッチする回路であっ
て、前記フェッチされる命令が、前記シーケンスにおけ
る当該フェッチされる命令に先行するすべての命令から
独立していることを示す前記依存情報に応答して、当該
フェッチがなされるものと、を含むデータプロセッシン
グシステム。 - 【請求項８】前記フェッチ回路がさらに、実行のために
前記命令の少なくとも１つをフェッチする回路であっ
て、前記フェッチされる命令の実行が、前記シーケンス
における当該フェッチされる命令に先行するすべての命
令から独立していることを示す前記依存情報に応答し
て、当該フェッチがなされるものを含む請求項７記載の
データプロセッシングシステム。 - 【請求項９】さらに、前記依存情報を利用することによ
り、前方データ依存を有さないすべての命令を識別する
回路を含む請求項７記載のデータプロセッシングシステ
ム。 - 【請求項１０】前記識別回路がさらに、複数のレジスタ
依存単位内で前方データ依存を有さないすべてのレジス
タ依存単位を識別する命令ディスパッチユニットを含む
請求項９記載のデータプロセッシングシステム。 - 【請求項１１】前記ストア回路がさらに、複数のキャッ
シュラインに依存情報をストアするレジスタ依存キャッ
シュと、複数のキャッシュラインに前記命令のシーケン
スをストアする命令キャッシュとから成る請求項７記載
のデータプロセッシングシステム。 - 【請求項１２】前記データプロセッシングシステムがさ
らに、前記レジスタ依存キャッシュ内の前記複数のキャ
ッシュラインの各々を、前記命令キャッシュ内の対応す
るキャッシュラインと関連付けるバスインタフェースユ
ニットを含む請求項１１記載のデータプロセッシングシ
ステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/740911 | 1996-11-04 | ||
| US08/740,911 US5812812A (en) | 1996-11-04 | 1996-11-04 | Method and system of implementing an early data dependency resolution mechanism in a high-performance data processing system utilizing out-of-order instruction issue |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10143366A true JPH10143366A (ja) | 1998-05-29 |
Family
ID=24978580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9294178A Ceased JPH10143366A (ja) | 1996-11-04 | 1997-10-27 | 非プログラム順命令発行を利用する高性能データプロセッシングシステムにおいて早期データ依存解析メカニズムをインプリメントする方法およびシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5812812A (ja) |
| JP (1) | JPH10143366A (ja) |
| GB (1) | GB2320775B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6016540A (en) * | 1997-01-08 | 2000-01-18 | Intel Corporation | Method and apparatus for scheduling instructions in waves |
| US5768555A (en) * | 1997-02-20 | 1998-06-16 | Advanced Micro Devices, Inc. | Reorder buffer employing last in buffer and last in line bits |
| JP2000163265A (ja) * | 1998-11-30 | 2000-06-16 | Nec Corp | 命令発行回路 |
| US6393536B1 (en) | 1999-05-18 | 2002-05-21 | Advanced Micro Devices, Inc. | Load/store unit employing last-in-buffer indication for rapid load-hit-store |
| US6708267B1 (en) * | 2000-02-04 | 2004-03-16 | International Business Machines Corporation | System and method in a pipelined processor for generating a single cycle pipeline stall |
| US6918119B2 (en) * | 2000-04-20 | 2005-07-12 | International Business Machines Corporation | Method and system to improve usage of an instruction window buffer in multi-processor, parallel processing environments |
| US6961931B2 (en) * | 2001-01-10 | 2005-11-01 | International Business Machines Corporation | Dependency specification using target patterns |
| US6950928B2 (en) * | 2001-03-30 | 2005-09-27 | Intel Corporation | Apparatus, method and system for fast register renaming using virtual renaming, including by using rename information or a renamed register |
| US20040148489A1 (en) * | 2003-01-28 | 2004-07-29 | Sun Microsystems, Inc. | Sideband VLIW processor |
| US8151092B2 (en) | 2005-01-12 | 2012-04-03 | International Business Machines Corporation | Control signal memoization in a multiple instruction issue microprocessor |
| US8037366B2 (en) * | 2009-03-24 | 2011-10-11 | International Business Machines Corporation | Issuing instructions in-order in an out-of-order processor using false dependencies |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5214763A (en) * | 1990-05-10 | 1993-05-25 | International Business Machines Corporation | Digital computer system capable of processing two or more instructions in parallel and having a coche and instruction compounding mechanism |
| US5463746A (en) * | 1992-10-30 | 1995-10-31 | International Business Machines Corp. | Data processing system having prediction by using an embedded guess bit of remapped and compressed opcodes |
| EP0739517B1 (en) * | 1994-01-10 | 2000-08-16 | The Dow Chemical Company | A massively miltiplexed superscalar harvard architecture computer |
-
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