JP2001243071A - １サイクルのパイプライン・ストールを生成するパイプライン・プロセッサのシステム及び方法 - Google Patents

１サイクルのパイプライン・ストールを生成するパイプライン・プロセッサのシステム及び方法

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Abstract

(57)【要約】 【課題】 依存性を投機的に判定する方法及びパイプラ
イン・プロセッサを提供すること。 【解決手段】 プロセッサは複数の命令を順次に処理す
る。動作に複数のクロック・サイクルを必要とする投機
的検出回路により、依存性が存在するかどうかを判定す
る。投機的検出回路は、投機的依存性が存在するとの判
定に応答したときのみ、１サイクルのパイプライン・ス
トールを挿入する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にはパイプラ
イン・プロセッサに関し、特に、１サイクルのパイプラ
イン・ストールを生成するパイプライン・プロセッサ、
中でも、依存性の検出に応答して１サイクルのパイプラ
イン・ストールを生成するために命令を処理するパイプ
ライン・プロセッサに関する。
【０００２】
【従来の技術】パイプライン・データ処理システムは、
１クロック・サイクルに複数の命令を実行できるマイク
ロプロセッサ・アーキテクチャを含むデータ処理システ
ムである。１サイクルで複数の命令を実行するには、同
時に実行できる複数の独立した機能ユニットが必要であ
る。順次パイプライン・プロセッサの場合、それら複数
の命令がそれぞれの元のシーケンスで実行される。
【０００３】命令のいくつかは、１サイクル命令であ
り、１クロック・サイクルで処理が完了する。他の命令
は、処理を完了するのに２クロック・サイクル以上を必
要とする。
【０００４】命令処理時にはよく依存性が生じる。１レ
ジスタが別の、後の命令により読取る必要のある値をレ
ジスタに書込むとき、あるタイプの依存性が生じる。値
をレジスタに書込む命令が、実行に２サイクル以上かか
るとき、レジスタに格納された値を読取る後の命令は、
最初の命令がその実行を完了するまで停止（stall）し
なければならない。従って、命令を正しく実行するため
には、命令ストリームにパイプライン・ストールを挿入
する必要がある。
【０００５】これまでのシステムでは、依存性によるパ
イプライン・ストールを挿入するかどうかの決定は、１
サイクルのストールを生成する場合には１サイクルで行
う必要がある。命令をディスパッチできるかどうか、ま
たは命令を停止する必要があるかどうかを決定するため
複数のサイクルを使用するメカニズムは、複数のサイク
ルのストールを引き起こす。ストール条件の判定に複数
のサイクルを必要とすることは、プロセッサ周波数を改
良するには有益だが、複数のストール・サイクルは、Ｃ
ＰＩ（１命令のサイクル数）で測ったプロセッサ性能に
はマイナスになる。
【０００６】従って、依存性の検出に応答して１サイク
ルのパイプライン・ストールを生成するためのパイプラ
イン・プロセッサ処理命令が求められる。ここで検出メ
カニズムは、複数のサイクルにより命令のディスパッチ
を制御する。
【０００７】
【発明が解決しようとする課題】本願は、依存性を投機
的に判定する方法及びそのパイプライン・プロセッサを
提供することを目的とする。
【０００８】
【課題を解決するための手段】プロセッサは複数の命令
を順次に処理する。動作に複数のクロック・サイクルを
必要とする投機的検出回路により、依存性の存在が確認
される。投機的依存性が存在することの確認に応答した
ときのみ、投機的検出回路が１サイクルのパイプライン
・ストールを挿入する。
【０００９】
【発明の実施の形態】本発明の好適実施例とその利点
は、図１乃至図４を参照すれば理解しやすい。同様な参
照符号は、対応する同様な部分を示す。
【００１０】依存性を投機的に判定する方法及びそのパ
イプライン・プロセッサを開示する。依存性は、データ
依存性と構造依存性を含む。プロセッサは、複数の命令
を順次に処理することができる。投機的判定は、依存性
が存在するかどうかに関して行われる。投機的依存性が
存在するとの判定に応答したときのみ、１サイクルのパ
イプライン・ストールが生成される。
【００１１】基本ハザード検出回路と基本レジスタ・ア
ドレス・キューが追加され、実際に依存性ハザードが存
在するかどうかが判定される。また、投機的ハザード検
出回路と投機的レジスタ・アドレス・キューが追加さ
れ、投機的依存性ハザードが存在するかどうか判定され
る。投機的ハザードが存在する場合、パイプは、１つの
ＮＯＰ命令がパイプに挿入されることにより１サイクル
のみ停止される。
【００１２】ここで開示する発明は、依存性の検出が投
機的に完了するので、１サイクルのストールのみ挿入す
ることができる。従って、依存性ハザードは、ハザード
の原因となり、ディスパッチされている命令よりも前に
検出される。
【００１３】図１は、好適実施例に従って情報を処理す
るプロセッサ１０のシステムを示す。好適実施例のプロ
セッサ１０は単一の集積回路マイクロプロセッサであ
る。よって、後述するように、プロセッサ１０は、レジ
スタ、バッファ、メモリ等、様々なユニットを含み、こ
れらは全て集積回路により形成される。また好適実施例
のプロセッサ１０は、ＲＩＳＣ（縮小命令セット・コン
ピュータ）方式に従って動作する。図１に示すように、
プロセッサ１０のバス・インタフェース・ユニット（Ｂ
ＩＵ）１２にシステム・バス１１が接続される。ＢＩＵ
１２はプロセッサとシステム・バス１１間の情報転送を
制御する。
【００１４】ＢＩＵ１２は、プロセッサ１０の命令キャ
ッシュ１４及びデータ・キャッシュ１６に接続される。
命令キャッシュ１４は命令をシーケンサ・ユニット１８
に出力する。シーケンサ・ユニット１８は、命令キャッ
シュ１４からのこの命令に応答して、プロセッサ１０の
他の実行回路に命令を選択的に出力する。
【００１５】シーケンサ・ユニット１８の他、好適実施
例のプロセッサ１０の実行回路は、複数の実行ユニット
（分岐ユニット２０）、具体的には固定小数点ユニット
Ａ（ＦＸＵＡ）２２、固定小数点ユニットＢ（ＦＸＵ
Ｂ）２４、複合固定小数点ユニット（ＣＦＸＵ）２６、
ロード／ストア・ユニット（ＬＳＵ）２８、及び浮動小
数点ユニット（ＦＰＵ）３０を含む。ＦＸＵＡ２２、Ｆ
ＸＵＢ２４、ＣＦＸＵ２６、及びＬＳＵ２８は、それぞ
れのソース・オペランド情報を汎用設計レジスタ（ＧＰ
Ｒ）から入力する。好適実施例のＧＰＲは、他のユニッ
トからの結果を、最初にレジスタに格納することなく"
転送"（または"バイパス"）することができる。更にＦ
ＸＵＡ２２とＦＸＵＢ２４は繰り上りビット（ＣＡ）・
レジスタ４２から"繰り上りビット"を入力する。ＦＸＵ
Ａ２２、ＦＸＵＢ２４、ＣＦＸＵ２６、及びＬＳＵ２８
は、それぞれの操作の結果（宛先オペランド情報）をＧ
ＰＲ３２に格納するため出力する。またＣＦＸＵ２６
は、ソース・オペランド情報と宛先オペランド情報を特
殊レジスタ（ＳＰＲ）４０との間で入出力する。
【００１６】ＦＰＵ３０はそのソース・オペランド情報
を浮動小数点設計レジスタ（ＦＰＲ）３６から入力す
る。好適実施例のＦＰＲは、他の実行ユニットからの結
果を、最初にレジスタに格納することなく"転送"（また
は"バイパス"）することができる。ＦＰＵ３０は、その
操作の結果（宛先オペランド情報）をＦＰＲ３６に格納
するため出力する。
【００１７】ＬＳＵ２８は、ロード命令に応答して、デ
ータ・キャッシュ１６から情報を入力し、その情報をＧ
ＰＲ３２にコピーする。情報がデータ・キャッシュ１６
に格納されない場合、データ・キャッシュ１６は（ＢＩ
Ｕ１２とシステム・バス１１を通して）情報をシステム
・バス１１に接続されたシステム・メモリ３９から入力
する。更にデータ・キャッシュ１６は、データ・キャッ
シュ１６からの情報を（ＢＩＵ１２とシステム・バス１
１を通して）システム・バス１１に接続されたシステム
・メモリ３９へ出力することができる。ＬＳＵ２８は、
ストア命令に応答して、ＧＰＲ３２とＦＰＲ３６のうち
選択された１つから情報を入力し、その情報をデータ・
キャッシュ１６にコピーする。
【００１８】シーケンサ・ユニット１８は、ＧＰＲ３２
とＦＰＲ３６との間で情報を入出力する。分岐ユニット
２０は、シーケンサ・ユニット１８から命令及びプロセ
ッサ１０の現在状態を示す信号を入力する。この命令及
び信号に応答して、分岐ユニット２０が、プロセッサ１
０により実行するため、命令シーケンスを格納するのに
適したメモリ・アドレスを示す信号を（シーケンサ・ユ
ニット１８に）出力する。シーケンサ・ユニット１８
は、分岐ユニット２０からのこの信号に応答して、指定
された命令シーケンスを命令キャッシュ１４から入力す
る。命令シーケンスが命令キャッシュ１４に格納されて
いない場合、命令キャッシュ１４は（ＢＩＵ１２とシス
テム・バス１１を通して）その命令をシステム・バス１
１に接続されたシステム・メモリ３９から入力する。
【００１９】シーケンサ・ユニット１８は、命令キャッ
シュ１４からの命令入力に応答して、命令を実行ユニッ
ト２０、２２、２４、２６、２８、及び３０のうち選択
された１つに選択的にディスパッチする。実行ユニット
はそれぞれ特定の命令クラスの命令を少なくとも１つ実
行する。例えばＦＸＵＡ２２とＦＸＵＢ２４は、ソース
・オペランドに対して、加算、減算、ＡＮＤ、ＯＲ、及
びＸＯＲ等、第１クラスの固定小数点算術演算を実行す
る。ＣＦＸＵ２６は、固定小数点乗算、除算等、第２ク
ラスの固定小数点演算をソース・オペランドに対して実
行する。ＦＰＵ３０は、浮動小数点乗算、除算等、浮動
小数点演算をソース・オペランドに対して実行する。
【００２０】プロセッサ１０は、高性能を達成するた
め、実行ユニット２０、２２、２４、２６、２８、及び
３０で複数の命令を同時に処理する。よって各命令はス
テージ・シーケンスとして処理され、それぞれの命令を
他の命令のステージと並列に実行できる。この方式を"
パイプライン方式"という。好適実施例の重要な側面と
して、命令は通常、フェッチ、ディスパッチ、実行、再
書込み、及び完了の５ステージとして処理される。
【００２１】フェッチ・ステージでは、シーケンサ・ユ
ニット１８が、ここで分岐ユニット２０、シーケンサ・
ユニット１８とともに説明している命令シーケンスを格
納する少なくとも１つのメモリ・アドレスから少なくと
も１つの命令を（命令キャッシュ１４から）選択的に入
力する。
【００２２】シーケンサ・ユニット１８は、ディスパッ
チ／デコード／発行ステージで、最初の命令をデコード
して実行ユニット２０、２２、２４、２６、２８、及び
３０の１つにディスパッチする。ディスパッチ・ステー
ジでは、ディスパッチされる命令に対して、選択された
実行ユニットにオペランド情報が与えられる。プロセッ
サ１０は命令を、プログラムされたシーケンスの順序で
ディスパッチする。
【００２３】実行ステージでは、実行ユニットが、ディ
スパッチされたそれぞれの命令を実行し、それぞれの操
作の結果（宛先オペランド情報）をＧＰＲ３２、ＦＰＲ
３６、ＳＰＲ４０、及び繰り上りビット・レジスタ４２
に格納するため出力する。
【００２４】再書込みステージでは、別々のユニットか
らの出力結果が対応するレジスタに書込まれる。命令が
異なると、結果を生成するため必要なサイクル数も異な
ることがあるので、再書込みは、プログラムされた命令
シーケンスに関して"順不同"に行われることがある。
【００２５】シーケンサ・ユニット１８は、様々な実行
ユニットから情報を累算し、命令が例外条件なしに終了
したかどうかを確認する。現在の命令を含めて現在の命
令の前の全命令が例外条件なしに"終了した"場合、現在
の命令により上書きされたレジスタの前の設計値は、履
歴ファイルに格納する必要がなくなり、命令は"完了す
る"。プロセッサ１０は従って、命令をそのプログラム
されたシーケンスで"完了する"。例外条件が発生した場
合、シーケンサ・ユニットはＧＰＲに、例外発生の原因
になった命令の前の設計値を復元することを指示する。
シーケンサ・ユニットは、次に有効な命令アドレスから
命令を"再フェッチ"する。
【００２６】図２は、本発明の方法及び装置に従った、
図１のシーケンサ・ユニットに含まれるストール生成回
路を示す。ストール生成回路（依存性検出回路）２００
は、基本ハザード検出回路２０２と基本レジスタ・アド
レス・キュー２０４を含む基本検出回路２０３、及び投
機的ハザード検出回路２０６と投機的レジスタ・アドレ
ス・キュー２０８を含む投機的検出回路２０５を含む。
基本ハザード検出回路２０２と基本レジスタ・アドレス
・キュー２０４は、依存性により実際にハザードが存在
するとき基本ハザード信号を生成するため使用される。
検出される依存性は、データ依存性または構造リソース
依存性のいずれかと考えられる。投機的ハザード検出回
路２０６と投機的レジスタ・アドレス・キュー２０８
は、依存性による投機的ハザードが存在するとき投機的
ハザード信号を生成するため使用される。ここでも、検
出される依存性はデータ依存性または構造依存性のいず
れかと考えられる。
【００２７】命令を格納するため、命令バッファ２１
０、２１２、２１４、２１６、及び２１８が追加され
る。バッファ２１２は、次にディスパッチ／発行される
命令を格納するため使用される。バッファ２１４、２１
６、及び２１８は投機的命令を格納する。これらのバッ
ファに格納された命令は、命令フェッチ・ユニット２２
０により、バッファ２１２の命令とともに、キャッシュ
・ラインから順次にフェッチされた命令である。命令バ
ッファ２１０は、最近ディスパッチされた命令を格納す
るためのものである。
【００２８】命令は、命令バッファ２１２から機能ユニ
ットに発行される。命令バッファ２１４、２１６、及び
２１８は、バッファ２１２の命令の次に続く順次命令を
表す。どのサイクルでも状態機械２２２が命令バッファ
を制御して、図の上方へシフトさせて次の順次命令セッ
トをロードするか、命令キャッシュ（図示せず）から新
しい命令セットをロードするか、または発行キューを保
留する。命令バッファ２１２の命令と、前に発行されて
いても終了しておらず、まだマシンのリソースを占有し
ている命令の間にリソース・コンフリクトがある場合
は、発行キューを保留する必要がある。
【００２９】依存性検出回路２００は、デコード回路２
０１、事前命令情報ストア２０４、及びハザード検出回
路２０２を含む。デコード回路２０１は、現在発行され
ている命令を命令ディスパッチ・バッファ２１から受信
するとともに、状態機械２２２から"発行有効"信号を受
信する。デコード回路２０１は、事前命令情報ストア２
０４とハザード検出回路２０２に、ターゲット・レジス
タ・アドレス、機能ユニットやバス等の構造リソース
等、命令がどのリソースを使用しているかを示すデコー
ド済み情報を与える。デコード回路２０１はまた、リソ
ースが必要とされる命令パイプライン・ステージを示す
情報を提供する。
【００３０】事前命令情報ストア２０４は、デコード回
路２０１から新しく発行された命令に関する情報、状態
機械２２２からの"発行有効"信号、及び機能ユニットか
らの命令進行状況信号に応答して、どのリソースが前の
命令により使用されているかに関する情報を更新する。
パイプラインが保留されない順次パイプライン・マシン
の場合、事前命令情報ストア２０４は、ターゲット・ア
ドレス・レジスタの一連のキューとして効率よく実装す
ることができ、レジスタをシフトさせ、レジスタや構造
リソースが使用されているパイプライン・ステージを示
す"ワン・ホット（one-hot）"情報を維持することがで
きる。
【００３１】ハザード検出回路２０２は、命令バッファ
２１２の命令と"飛行中"の命令（そのリソースはストア
２０４により維持される）との間にリソース・コンフリ
クトが存在するかどうかを判定する。回路２０２は、命
令バッファ２１２からのソース・オペランド・レジスタ
・アドレスを飛行中の命令のターゲットと比較する比較
器のアレイを含む。また回路２０２は、構造リソースの
いずれかが、使用されているかまたは使用される予定の
サイクルで、飛行中の命令とバッファ２１２の命令の両
方に必要かどうかを判定するロジックを含む。
【００３２】オペランド依存性ハザードまたは構造ハザ
ードが存在する場合、ハザード信号がアサートされ、状
態機械２２２が、"発行有効"信号をアサート解除し、命
令の進行状況を示す機能ユニットからの"サイクル情報"
信号に応答して事前命令情報ストア２０４が更新される
間、命令バッファの命令を保留する必要がある
【００３３】命令は、サイクル毎にバッファからバッフ
ァにシフトされる。例えば現在バッファ２１８にある命
令は、前の命令が引き続き順次に実行される限り、次の
クロック・サイクルの間にバッファ２１６にシフトされ
る。例外が発生するか、分岐命令が実行された場合、命
令フェッチ２２０により、新しい命令がフェッチされ、
これら命令バッファに格納される。
【００３４】状態機械２２２は、基本ハザード信号と投
機的ハザード信号をその入力の２つとして受信するため
のものである。状態機械２２２は、命令のディスパッチ
と命令の命令バッファから次のバッファへのシフトを制
御するため使用される。
【００３５】投機的事前命令情報ストア２０８は、現在
飛行中で、命令バッファ２１２に格納された命令を含む
命令のターゲット・レジスタのアドレスを含む。基本事
前命令情報ストア２０４は、現在飛行中の命令のターゲ
ット・レジスタのアドレスを含む。飛行中の命令は、デ
ィスパッチされているが、完了ステージに達していない
命令である。
【００３６】第３検出回路２４１も追加される。第３検
出回路２４１は、ハザード検出回路２４０と事前命令情
報ストア２４２を含む。第３検出回路２４１は命令バッ
ファ２１２に接続され、検出回路２０３が受信する信号
と同じ信号を受信する。第３検出回路２４１は、基本検
出回路２０３と同様に動作するが、回路２０３のように
ディスパッチ・ステージ（Ｄステージ）で動作するので
はなく、実行ステージ（Ｘステージ）で動作する。従っ
て事前命令情報ストア２４２は、パイプのＣ、Ｗの各ス
テージに命令のターゲットを含む。第３検出回路２４１
は、依存性が検出されたとき第２レベル基本ハザード信
号を生成する。
【００３７】図３に、本発明の方法及び装置に従った基
本レジスタ・アドレス・キューと投機的レジスタ・アド
レス・キューを示す。投機的レジスタ・アドレス・キュ
ーは、現在使用中の命令のターゲットと、現在ディスパ
ッチされている命令のターゲットを保持する。従って２
０８内の投機的レジスタ・アドレス・キューは、現在Ｄ
ステージつまり命令が現在バッファ２１２にあるディス
パッチ・ステージ、Ｄステージに続き、実行ステージの
最初の部分であるＸステージ、Ｘステージに続き、実行
ステージの第２の部分であるＣステージ、及びＣステー
ジに続き、再書込みステージであるＷステージにある命
令のターゲットを保持する。基本レジスタ・アドレス・
キュー２０４は、現在Ｘステージ、Ｃステージ、及びＷ
ステージにある命令のターゲットを保持する。
【００３８】当業者には明らかなように、レジスタ・ア
ドレス・キューは、現在飛行中で、リソースをまだ占有
しているか、または結果を生成する可能性のある全命令
を保持するのに十分深くする必要がある。
【００３９】命令が命令バッファから命令バッファにシ
フトされると、各レジスタ・アドレス・キューのエント
リもシフトされる。
【００４０】ハザード検出回路２０２、及び２０６は、
それぞれに関連したレジスタ・アドレス・キューととも
にサイクル情報信号も利用し、ハザードが存在するかど
うかを判定する。ハザードが存在するのは、ハザード検
出回路に関連付けられた命令バッファのターゲットが、
関連するレジスタ・アドレス・キューのターゲットの１
つと一致することをハザード検出回路が確認したときで
あり、その命令の実行は適時には完了しない。ハザード
検出回路は、サイクル情報信号を利用して関連する命令
バッファの命令に有効な値をレジスタに保持できるよ
う、飛行中の命令が実行を適時に完了するかどうか判定
する。
【００４１】図４は、本発明の方法及びシステムに従っ
てプロセッサの動作を記述する状態変換テーブルを示
す。状態変換テーブルは、様々なハザード信号が現在ア
サートされているかどうかに応答してプロセッサの動作
を記述する。
【００４２】ここでは、スカラ・プロセッサで命令の発
行を制御するメカニズムが記述されているが、同じメカ
ニズムによりスーパースカラ・マイクロプロセッサの複
数の機能ユニットに関連付けられた発行キューから命令
を発行することができる。
【００４３】好適実施例について詳しく説明したが、形
式や詳細については、当業者には明らかなように、本発
明の主旨と範囲から逸脱することなく様々な変更が可能
である。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４５】（１）少なくとも１つの実行ユニットを含
み、複数の命令を順次に処理するパイプライン・プロセ
ッサの方法であって、依存性が存在するかどうかを投機
的に判定するステップと、依存性が存在することの投機
的判定に応答して、前記依存性の原因となる命令を前記
少なくとも１つの実行ユニットにディスパッチする前に
１クロック・サイクルのみのパイプライン・ストールを
生成するステップと、を含む、方法。 （２）複数の命令を順次に処理するパイプライン・プロ
セッサの方法であって、複数のクロック・サイクルを利
用して依存性が存在するかどうかを投機的に判定するス
テップと、投機的依存性が存在することの判定に応答し
て、１クロック・サイクルのみのパイプライン・ストー
ルを生成するステップと、を含む、方法。 （３）前記投機的依存性が存在するかどうかを判定する
ため、投機的命令バッファに接続された第１依存性ハザ
ード検出回路を設定するステップを含む、前記（２）記
載の方法。 （４）前記投機的依存性が存在するかどうかの判定に応
答して、投機的ハザード信号をアサートするステップを
含む、前記（３）記載の方法。 （５）前記投機的ハザード信号のアサートに応答して、
１クロック・サイクルのパイプライン・ストールを挿入
するステップを含む、前記（４）記載の方法。 （６）実際に依存性が存在するかどうかを判定するた
め、投機的命令バッファに接続された第２依存性ハザー
ド検出回路を設定するステップを含む、前記（５）記載
の方法。 （７）前記現実のハザードが存在することの判定に応答
して基本ハザード信号をアサートするステップを含む、
前記（６）記載の方法。 （８）前記投機的ハザード信号がアサートされないと
き、前記基本ハザード信号のアサートに応答して複数ク
ロック・サイクルのパイプライン・ストールを挿入する
ステップを含む、前記（７）記載の方法。 （９）複数の命令を順次に処理するパイプライン・プロ
セッサであって、複数のクロック・サイクルにより命令
バッファの制御を実装し、投機的デコード回路、投機的
事前命令情報ストア、及び投機的ハザード検出回路を含
み、投機的依存性の検出に応答して１クロック・サイク
ルのパイプライン・ストールを挿入する、投機的検出回
路と、複数のクロック・サイクルにより命令バッファの
制御を実装し、基本デコード回路、基本事前命令情報ス
トア、及び基本ハザード検出回路を含み、現実の依存性
の検出に応答して複数クロック・サイクルのパイプライ
ン・ストールを挿入する、基本検出回路と、を含む、プ
ロセッサ。 （１０）投機的ハザードが存在することの判定に応答し
て投機的ハザード信号を生成する前記投機的検出回路を
含む、前記（９）記載のプロセッサ。 （１１）現在飛行中の命令により使用されているリソー
スを格納する、命令ディスパッチ・バッファに格納され
た命令のための前記投機的事前命令情報ストアと、前記
投機的事前命令情報ストアの使用中の投機的命令リソー
スに必要なリソースを比較する前記投機的ハザード検出
回路であって、該投機的命令は、前記ディスパッチ・バ
ッファに格納された前記命令の後、次にフェッチされた
命令である、該検出回路と、を含む、前記（９）記載の
プロセッサ。 （１２）投機的ハザードの検出に応答して投機的ハザー
ド信号をアサートする前記投機的検出回路を含む、前記
（１１）記載のプロセッサ。 （１３）実際のハザードの検出に応答して基本ハザード
信号をアサートする前記基本検出回路を含む、前記（１
１）記載のプロセッサ。 （１４）前記投機的ハザードの原因となり、前記ディス
パッチ・バッファに格納されている前記投機的命令の前
に、前記投機的ハザード信号をアサートする前記投機的
検出回路を含む、前記（１３）記載のプロセッサ。
【図面の簡単な説明】
【図１】本発明の方法及びシステムに従った順次ディス
パッチのパイプライン・プロセッサを示す図である。
【図２】本発明の方法及びシステムに従った、図１のシ
ーケンサ・ユニットに含まれるストール生成回路を示す
図である。
【図３】本発明の方法及びシステムに従ったコンピュー
タ・システムの基本レジスタ・アドレス・キューと投機
的レジスタ・アドレス・キューを示す図である。
【図４】本発明の方法及びシステムに従った、プロセッ
サの動作を記述する状態変換テーブルを示す図である。
【符号の説明】
１０ プロセッサ １１ システム・バス １２ バス・インタフェース・ユニット（ＢＩＵ） １４ 命令キャッシュ １６ データ・キャッシュ １８ シーケンサ・ユニット ２０ 分岐ユニット ２２ 固定小数点ユニットＡ（ＦＸＵＡ） ２４ 固定小数点ユニットＢ（ＦＸＵＢ） ２６ 複合固定小数点ユニット（ＣＦＸＵ） ２８ ロード／ストア・ユニット（ＬＳＵ） ３０ 及び浮動小数点ユニット（ＦＰＵ） ３２ ＧＰＲ ３６ 浮動小数点設計レジスタ（ＦＰＲ） ３９ システム・メモリ ４０ 特殊レジスタ（ＳＰＲ） ４２ 繰り上りビット（ＣＡ）・レジスタ ２００ ストール生成回路（依存性検出回路） ２０１ デコード回路 ２０２ 基本ハザード検出回路 ２０３ 基本検出回路 ２０４ 基本レジスタ・アドレス・キュー、事前命令情
報ストア ２０５ 投機的検出回路 ２０６ 投機的ハザード検出回路 ２０８ 投機的レジスタ・アドレス・キュー ２１０、２１２、２１４、２１６、２１８ 命令バッフ
ァ ２２０ 命令フェッチ・ユニット ２２２ 状態機械 ２４０ ハザード検出回路 ２４１ 第３検出回路 ２４２ 事前命令情報ストア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハーム・ピーター・ホフスティー アメリカ合衆国78703、テキサス州オース ティン、プレスラー・ストリート 704 (72)発明者 オサム・タカハシ アメリカ合衆国78681、テキサス州ラウン ド・ロック、フィールドラーク・ドライブ 2506

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つの実行ユニットを含み、複
    数の命令を順次に処理するパイプライン・プロセッサの
    方法であって、 依存性が存在するかどうかを投機的に判定するステップ
    と、 依存性が存在することの投機的判定に応答して、前記依
    存性の原因となる命令を前記少なくとも１つの実行ユニ
    ットにディスパッチする前に１クロック・サイクルのみ
    のパイプライン・ストールを生成するステップと、 を含む、方法。
  2. 【請求項２】複数の命令を順次に処理するパイプライン
    ・プロセッサの方法であって、 複数のクロック・サイクルを利用して依存性が存在する
    かどうかを投機的に判定するステップと、 投機的依存性が存在することの判定に応答して、１クロ
    ック・サイクルのみのパイプライン・ストールを生成す
    るステップと、 を含む、方法。
  3. 【請求項３】前記投機的依存性が存在するかどうかを判
    定するため、投機的命令バッファに接続された第１依存
    性ハザード検出回路を設定するステップを含む、請求項
    ２記載の方法。
  4. 【請求項４】前記投機的依存性が存在するかどうかの判
    定に応答して、投機的ハザード信号をアサートするステ
    ップを含む、請求項３記載の方法。
  5. 【請求項５】前記投機的ハザード信号のアサートに応答
    して、１クロック・サイクルのパイプライン・ストール
    を挿入するステップを含む、請求項４記載の方法。
  6. 【請求項６】実際に依存性が存在するかどうかを判定す
    るため、投機的命令バッファに接続された第２依存性ハ
    ザード検出回路を設定するステップを含む、請求項５記
    載の方法。
  7. 【請求項７】前記現実のハザードが存在することの判定
    に応答して基本ハザード信号をアサートするステップを
    含む、請求項６記載の方法。
  8. 【請求項８】前記投機的ハザード信号がアサートされな
    いとき、前記基本ハザード信号のアサートに応答して複
    数クロック・サイクルのパイプライン・ストールを挿入
    するステップを含む、請求項７記載の方法。
  9. 【請求項９】複数の命令を順次に処理するパイプライン
    ・プロセッサであって、 複数のクロック・サイクルにより命令バッファの制御を
    実装し、投機的デコード回路、投機的事前命令情報スト
    ア、及び投機的ハザード検出回路を含み、投機的依存性
    の検出に応答して１クロック・サイクルのパイプライン
    ・ストールを挿入する、投機的検出回路と、 複数のクロック・サイクルにより命令バッファの制御を
    実装し、基本デコード回路、基本事前命令情報ストア、
    及び基本ハザード検出回路を含み、現実の依存性の検出
    に応答して複数クロック・サイクルのパイプライン・ス
    トールを挿入する、基本検出回路と、 を含む、プロセッサ。
  10. 【請求項１０】投機的ハザードが存在することの判定に
    応答して投機的ハザード信号を生成する前記投機的検出
    回路を含む、 請求項９記載のプロセッサ。
  11. 【請求項１１】現在飛行中の命令により使用されている
    リソースを格納する、命令ディスパッチ・バッファに格
    納された命令のための前記投機的事前命令情報ストア
    と、 前記投機的事前命令情報ストアの使用中の投機的命令リ
    ソースに必要なリソースを比較する前記投機的ハザード
    検出回路であって、該投機的命令は、前記ディスパッチ
    ・バッファに格納された前記命令の後、次にフェッチさ
    れた命令である、該検出回路と、 を含む、請求項９記載のプロセッサ。
  12. 【請求項１２】投機的ハザードの検出に応答して投機的
    ハザード信号をアサートする前記投機的検出回路を含
    む、 請求項１１記載のプロセッサ。
  13. 【請求項１３】実際のハザードの検出に応答して基本ハ
    ザード信号をアサートする前記基本検出回路を含む、 請求項１１記載のプロセッサ。
  14. 【請求項１４】前記投機的ハザードの原因となり、前記
    ディスパッチ・バッファに格納されている前記投機的命
    令の前に、前記投機的ハザード信号をアサートする前記
    投機的検出回路を含む、 請求項１３記載のプロセッサ。
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