JP2001166935A - プロセッサにおける分岐予測方法及びプロセッサ - Google Patents

プロセッサにおける分岐予測方法及びプロセッサ

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Abstract

(57)【要約】 【課題】 キャッシュを用いて、分岐命令の宛先の予測
の精度を向上させるスーパスカラ・プロセッサ及び方法
を提供すること。 【解決手段】 キャッシュが複数のエントリを含んで確
立される。複数の分岐命令の各々が、キャッシュのエン
トリの１つに関連付けられる。キャッシュのエントリの
１つは、キャッシュのこのエントリに関連付けられる分
岐命令の予測される宛先を記憶する。予測された宛先
は、分岐命令の実行に際して、その分岐命令が分岐する
と予測される宛先である。予測されて記憶される宛先
は、分岐命令の宛先の２度の連続する予測誤りに応答し
てのみ、キャッシュのエントリの１つ内で更新される。
ここで２度の連続する予測誤りは、キャッシュのエント
リの１つを用いて行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般にデータ処理シ
ステムに関し、特にスーパスカラ・プロセッサに関す
る。より詳細には、本発明は、確認ビットを含むキャッ
シュを用いて、分岐命令宛先の予測の精度を向上させる
スーパスカラ・プロセッサ及び方法に関する。
【０００２】
【従来の技術】ほとんどのアーキテクチャは、そのター
ゲットが分岐のアドレス及び命令自身から計算され得な
い分岐命令を含む。ターゲット・アドレスが別のレジス
タに記憶されて、命令のアドレス及び命令自身から計算
され得ない分岐（条件付きまたは無条件）を、ここでは
アドレス予測可能分岐命令と呼ぶことにする。例えば、
ＰｏｗｅｒＰＣ（商標）アーキテクチャでは、"リンク
・レジスタ条件付き分岐（ＢＣＬＲ）"命令または"リン
ク・レジスタ及びリンク条件付き分岐（ＢＣＬＲＬ）"
命令のターゲット・アドレスは、リンク・レジスタ（Ｌ
Ｒ）内で見いだされ、"カウント・レジスタ条件付き分
岐（ＢＣＣＴＲ）"命令または"カウント・レジスタ及び
リンク条件付き分岐（ＢＣＣＴＲＬ）"命令のターゲッ
ト・アドレスは、カウント・レジスタ（ＣＴＲ）内で見
いだされる。リンク・レジスタ及びカウント・レジスタ
は、ＰｏｗｅｒＰＣアーキテクチャにおける特殊目的レ
ジスタであって、これらの命令のアドレスを格納するた
めに使用される。
【０００３】アーキテクチャは、アドレス予測可能分岐
の直前の命令が完了するとき、これらの特殊目的レジス
タがアドレス予測可能分岐の必要ターゲット・アドレス
を含むことを保証する。完了ユニットから完了信号が受
信されるとき、命令は完了する。深いパイプライン式マ
イクロプロセッサでは、命令は通常、その実行及び続く
完了よりも何サイクルも先行してフェッチされる。この
前の命令の完了は、通常、アドレス予測可能分岐に続く
命令のフェッチよりも何サイクルも遅れるので、こうし
た分岐のターゲットを高精度で予測できることが必要で
ある。
【０００４】少量メモリのキャッシュがプロセッサ内に
設けられ、こうしたアドレス予測可能分岐の予測ターゲ
ット・アドレスを記憶する。
【０００５】プログラマは特定のシーケンスでコードを
作成する。コードは様々な分岐命令またはジャンプ命令
を含み得る。分岐命令は命令の実行の間に、命令の本来
の順序からの逸脱を生じさせる。命令の実行のスピード
を速める１つの方法は、分岐命令の実行の起こりそうな
結果を予測することである。予測はこの分岐命令が次回
実行されるときに、分岐が発生するか否かに関して行わ
れる。
【０００６】キャッシュはプロセッサ内に保持される少
量のメモリであり、特定のタイプの分岐命令の予測され
る宛先を含む。この特定のタイプの分岐命令はアドレス
予測可能分岐命令であり、そのターゲット・アドレスは
前述のキャッシュなどの別のレジスタに記憶され、また
ターゲット・アドレスは命令自身からは計算され得な
い。
【０００７】キャッシュは複数のエントリを含み、各分
岐命令はエントリの１つに関連付けられる。分岐命令が
フェッチされるとき、この分岐命令に関連付けられるキ
ャッシュのエントリが読出され、この分岐命令の予測さ
れる宛先が決定される。
【０００８】一般に、分岐命令が実行された後に、実際
の分岐宛先が予測された分岐宛先と異なった場合、キャ
ッシュの適切なエントリが実際の宛先を含むように更新
される。しかしながら、より一般的な宛先と一般的でな
い宛先との間で、分岐命令が連続的に分岐し続ける場合
に、問題が生じ得る。例えば、分岐命令が最初に宛先"
Ａ"に分岐し、次に宛先"Ｂ"に、そして次に再度宛先"
Ａ"に分岐し、このパターンを継続する場合、キャッシ
ュが常に不正な予測を含むことは明らかである。"Ｂ"へ
の分岐後、キャッシュのエントリは、"Ｂ"を予測される
宛先として含むように更新される。その後、"Ａ"への次
の分岐の後、キャッシュは再度"Ａ"を宛先として予測す
るように更新される。この例では、キャッシュは常に、
この分岐命令の宛先を誤って予測することになる。
【０００９】
【発明が解決しようとする課題】従って、キャッシュを
用いて、特定のタイプのアドレス予測可能分岐命令の宛
先の予測の精度を向上させるデータ処理システム及び方
法が待望される。
【００１０】
【課題を解決するための手段】キャッシュを用いて、分
岐命令の宛先の予測の精度を向上させるスーパスカラ・
プロセッサ及び方法が開示される。キャッシュが複数の
エントリを含んで確立される。複数の分岐命令の各々
は、キャッシュのエントリの１つに関連付けられる。キ
ャッシュのエントリの１つは、キャッシュのこのエント
リに関連付けられる分岐命令の予測される宛先を記憶す
る。予測された宛先は、分岐命令の実行に際して、その
分岐命令が分岐すると予測される宛先である。予測され
て記憶される宛先は、分岐命令の宛先の２度の連続する
予測誤りに応答してのみ、キャッシュのエントリの１つ
内で更新される。ここで２度の連続する予測誤りは、キ
ャッシュのエントリの１つを用いて行われる。
【００１１】本発明の前述の目的、及びその他の目的、
特徴及び利点が、以下の詳細から明らかになろう。
【００１２】
【発明の実施の形態】本発明の新規の特徴が、付随する
特許請求の範囲で述べられる。しかしながら、本発明並
びにその好適な使用モード、更に目的及び利点は、添付
の図面を参照しながら後述する好適な実施例を参照する
ことにより、最もよく理解できるであろう。
【００１３】本発明は一般にスーパスカラ・プロセッサ
に関し、特に、こうしたプロセッサの全体スループット
を向上させるシステム及び方法に関する。以下の説明
は、当業者が本発明を利用することを可能にするため
に、また特許出願及びその要件というからみで述べられ
る。当業者であれば、好適な実施例の様々な変更が容易
に明らかであろう。ここでの一般的な原理は、他の実施
例にも適用可能である。従って、本発明はここで示され
る実施例に限られるものではなく、本発明の原理及び特
徴に矛盾しない最も広い範囲において、許容されるもの
である。
【００１４】本発明はスーパスカラ・プロセッサにおい
て、キャッシュを用いることにより、特定タイプのアド
レス予測可能分岐命令の宛先の予測の精度を向上させる
システム及び方法である。ここで命令はアドレス予測可
能な分岐命令であり、そのターゲット・アドレスは別の
レジスタに記憶される。このタイプのアドレス予測可能
分岐命令のターゲット・アドレスは、命令自身から計算
することができない。
【００１５】キャッシュは複数のエントリを含む。各ア
ドレス予測可能分岐命令は、エントリの１つに関連付け
られる。アドレス予測可能分岐命令に関連付けられるエ
ントリは、アドレス予測可能分岐命令が次に実行される
際に分岐すると予測される宛先を記憶する。
【００１６】本発明の重要な特徴によれば、各キャッシ
ュ・エントリがそれに関連付けられる確認ビットを含
む。確認ビットは、特定のアドレス予測可能分岐命令の
連続する予測誤りを追跡するために使用される。好適に
は、確認ビットは単一ビットである。しかしながら、当
業者であれば、複数のビットが使用され得ることが理解
できよう。例えば、確認ビットは２ビット乃至３ビット
を用いて実現される。
【００１７】アドレス予測可能分岐命令がフェッチされ
るとき、アドレス予測可能分岐命令に関連付けられるキ
ャッシュのエントリが読出されて、分岐の予測される宛
先が決定される。更に、このエントリに関連付けられる
確認ビットも読出される。次にアドレス予測可能分岐命
令が実行されて、実際の宛先が決定される。
【００１８】アドレス予測可能分岐命令が分岐した実際
の宛先が、キャッシュ・エントリから読出された予測さ
れた宛先と同一の場合、確認ビットは１にセットされ
る。
【００１９】確認ビットが１にセットされると、確認ビ
ットは最後の予測が正しかったか、或いは、キャッシュ
・エントリがアドレス予測可能分岐命令の最後の実行に
対して正しい予測を含むように更新されたことを示す。
【００２０】アドレス予測可能分岐命令が分岐した実際
の宛先が、キャッシュ・エントリから読出された予測さ
れた宛先と異なる場合、確認ビットの設定が決定され
る。予測を行う際に確認ビットが１にセットされ、最後
の予測が正しかったことを示す場合、確認ビットはゼロ
にリセットされる。このように、このアドレス予測可能
分岐命令の次の実行のために、確認ビットはこの予測が
不正であったことを示す。
【００２１】予測を行う際に確認ビットが既にゼロにセ
ットされ、最後の予測が不正であったことを示す場合、
キャッシュ・エントリは実際の宛先をエントリに記憶す
ることにより更新される。確認ビットもまた１にセット
される。このように、このアドレス予測可能分岐命令の
次の実行のために、確認ビットは、キャッシュ・エント
リに記憶される予測が、分岐が最後に実行されたときの
実際の宛先であったことを示す。
【００２２】１例として、連続実行中に次の分岐パター
ンに従う、すなわち、最初に位置"Ａ"に分岐し、次に"
Ｂ"、"Ａ"、"Ｃ"の順に分岐し、再度"Ａ"に分岐する特
定のアドレス予測可能分岐命令について考えてみよう。
このアドレス予測可能分岐命令は位置"Ａ"に最も頻繁に
分岐することは明らかである。従って、キャッシュのエ
ントリは、エントリが宛先"Ａ"を含むならば、最も頻繁
に正しいことになる。
【００２３】分岐が最初に実行されるとき、キャッシュ
のエントリが値"Ａ"を有さないと仮定して、確認ビット
が読出される。確認ビットの現行値がゼロにセットされ
ており、この分岐が最後に実行されたとき、キャッシュ
が不正な予測を含んだことを示すと仮定すると、確認ビ
ットは１にセットされ、エントリは宛先"Ａ"を記憶する
ように更新される。
【００２４】更に説明を続けると、実際の宛先"Ｂ"への
次の実行に対して、キャッシュは不正な予測"Ａ"、及び
確認ビットとして"１"を含む。従って、この実行では、
キャッシュに記憶される予測は更新されない。しかしな
がら、確認ビットはゼロにリセットされる。実際の宛
先"Ａ"への次の実行に対して、キャッシュは正しい予
測"Ａ"及び確認ビットとしてゼロを含む。従って、この
実行に際してキャッシュに記憶される予測は更新されな
い。しかしながら、確認ビットは１にセットされる。実
際の宛先"Ｃ"への次の実行に対してキャッシュは不正な
予測"Ａ"、及び確認ビットとして"１"を含む。従って、
この実行では、キャッシュに記憶される予測は更新され
ないが、確認ビットはゼロにリセットされる。この例か
ら容易に明らかなように、キャッシュ値は２度の連続す
る予測誤りが発生しない限り、同一のまま維持され、こ
のことは同一のキャッシュ・エントリを用いて決定され
る。
【００２５】１つのキャッシュ・エントリを用いて決定
される最初の予測は、異なるキャッシュ・エントリを用
いて決定される第２の予測に連続しない。２つの予測が
連続するには、予測は同一のキャッシュ・エントリを用
いて決定されなければならない。
【００２６】別の例として、複数のアドレス予測可能分
岐命令が同一のキャッシュ・エントリをエイリアスすな
わち別名で使用する。エイリアシングは２つ以上の命令
が同一のキャッシュ・エントリにマップされるとき発生
する。エントリがエイリアスされるとき、エントリはそ
のキャッシュ・エントリにマップされる命令の１つだけ
のための予測を含む。例えば、命令のセットＡ、Ｂ、Ｃ
及びＤが全て同一のキャッシュ・エントリにエイリアス
されると仮定する。この例では、第１の命令Ａが位置ａ
に分岐し、第２の命令Ｂが位置ｂに分岐し、第３の命令
Ｃが位置ｃに分岐し、第４の命令Ｄが位置ｄに分岐す
る。これらの４つの命令が１つのキャッシュ・エントリ
にマップされる場合、エントリはこれらの命令の１つだ
けの予測を含む。
【００２７】また、命令の実行順序が次のようであると
仮定する。すなわち、Ａ、Ａ、Ｂ、Ａ、Ｃ、Ａ、Ａ、
Ｄ、Ａ。関連付けられる確認ビットの開始値がゼロとす
ると、このキャッシュ・エントリに記憶される予測は、
このエントリを利用するに当たり、２度の連続する予測
誤りが発生するときだけ変化する。本発明を使用する
と、キャッシュが５度正確に正しいターゲット宛先を予
測する。本発明を使用しない場合には、キャッシュは正
しいターゲット宛先を２度しか予測しない。
【００２８】スーパスカラ・プロセッサは次のように、
プロセッサ・パイプライン内で多数のステージを含む。
各ステージは１つ以上のパイプラインを含む。命令フェ
ッチ・ステージと呼ばれる典型的な第１ステージでは、
命令がメモリ階層からフェッチされる。次に、解読ステ
ージでは、命令が異なる制御ビットに解読され、これら
は一般に（１）命令により指定される演算を実行する機
能ユニットのタイプ、（２）演算のソース・オペラン
ド、及び（３）演算の結果の宛先を指定する。
【００２９】ディスパッチ・ステージでは、解読された
命令が制御ビットに従い、実行ステージを有するユニッ
トへ、またはことによると介在する予約ステーションに
ディスパッチされ、これらが最終的に、命令を関連付け
られる実行ステージ（実行ユニットとも呼ばれる）へ発
行する。
【００３０】実行ステージは命令により指定される演算
を処理する。命令により指定される演算の実行は、１つ
以上のオペランドの受諾、及び１つ以上の結果の使用可
能オペランド順序での生成を含む。
【００３１】完了ステージは、並行実行から生じるプロ
グラム順序の問題、すなわち、複数の並行して実行され
る命令が、結果を１つのレジスタに預ける問題を取り扱
う。これはまた、中断された命令に続いて、結果を宛先
レジスタに預ける命令に起因する回復問題を扱う。
【００３２】図１は、本発明に従うスーパスカラ・プロ
セッサ１００のブロック図である。プロセッサは命令フ
ェッチ・ユニット（ＩＦＵ）１０６を含み、これは信号
を解読ユニット１０４に提供する。解読ユニット１０４
はリネーム・マッピング構造１０２を使用する。リネー
ム・マッピング構造１０２は、情報を直接発行キュー１
１１乃至１１７に提供する。発行キュー１１１、１１
３、１１５及び１１７は次に、実行ユニット１１０、１
１２ａ及び１１２ｂ、１１４ａ及び１１４ｂ、及び１１
６ａ及び１１６ｂに供給する。
【００３３】命令キャッシュ１０８は、ＩＦＵ１０６か
ら受信される命令を記憶する。データ・キャッシュ１３
０は、データを実行ユニット１１０乃至１１６から受信
する。レベル２（Ｌ２）キャッシュ１２０は、データ・
キャッシュ１３０及び命令キャッシュ１０８からデータ
及び命令を記憶するために使用される。プロセッサ１０
０はバス・インタフェース・ユニット（ＢＩＵ）１３５
を含み、これは情報をＬ２キャッシュ１２０と周辺装置
インタフェース１２５との間で渡す。
【００３４】この実施例では、分岐発行キュー１１１が
情報を条件レジスタ（ＣＲ）論理または分岐ユニット１
１０に提供する。浮動小数点発行キュー（ＦＩＱ）１１
３は、情報を２つの浮動小数点ユニット（ＦＰＵ）１１
２ａ及び１１２ｂに提供する。発行キュー（ＩＱ）１１
５は、情報を固定小数点ユニット（ＦＸＵ）１１４ａ及
びロード／ストア・ユニット（ＬＳＵ）１１６に提供す
る。ＩＱ１１７は、情報をＦＸＵ１１４ｂ及びＬＳＵ１
１６ｂに提供する。発行キューは前述のように構成され
るが、当業者であれば、発行キューが本発明の範囲内に
おいて異なって構成され得ることが容易に理解できよ
う。
【００３５】条件レジスタ１１８は、ＣＲバス１０１と
の間で情報をやり取りする。浮動小数点体系レジスタ
（ＦＰＲ）１２０は、ＦＰＲバス１０５との間で情報を
やり取りする。汎用レジスタ（ＧＰＲ）１２４及び１２
６は、ＧＰＲバス１０３との間で情報をやり取りする。
完了ユニット１０７は、完了バス１０９を介して、リネ
ーム・マッピング１０２に情報を提供する。
【００３６】分岐ユニット１１０は、条件レジスタ０乃
至７（ＣＲ０乃至ＣＲ７）を用いて、ＣＲバス１０１を
介して情報をやり取りする。ＦＰＵ１１２ａ及びＦＰＵ
１１２ｂは、条件レジスタ１を用いて、ＣＲバス１０１
を介してＣＲ１１８に情報を提供する。ＦＰＵ１１２ａ
及び１１２ｂもまたＦＰＲバス１０５を介して、ＦＰＲ
プール１２０との間で情報をやり取りする。ＦＸＵ１１
４ａ、ＦＸＵ１１４ｂ、ＬＳＵ１１６ａ、及びＬＳＵ１
１６ｂは、条件レジスタ０を用いて、結果をＣＲバス１
０１を介してＣＲ１１８に出力する。ＦＸＵ１１４ａ、
ＦＸＵ１１４ｂ、ＬＳＵ１１６ａ、及びＬＳＵ１１６ｂ
はまた、ＧＰＲバス１０３を介して、ＧＰＲプール１２
２との間で情報をやり取りする。ＧＰＲプール１２２は
シャドーＧＰＲ構成を用いて実現され、そこには２つの
ＧＰＲすなわちＧＰＲ１２４及びＧＰＲ１２６が含まれ
る。全ての実行ユニット１１０乃至１１６は、完了バス
１０９を介して、結果を完了ユニット１０７に提供す
る。
【００３７】図２は、本発明の方法及びシステムに従
い、キャッシュの各エントリに関連付けられる確認ビッ
トを含むキャッシュを示す図である。キャッシュ２００
は複数のエントリ２０２を含むように示される。また複
数の確認ビット２０４が、キャッシュ２００内に含まれ
る。各エントリは、関連付けられる確認ビットを有す
る。各キャッシュ・エントリは、エントリに関連付けら
れるアドレス予測可能分岐命令の宛先の予測を含む。例
えば、エントリ２０６に関連付けられるアドレス予測可
能分岐命令では、予測がフィールド２０８に記憶され、
確認ビットの値がフィールド２１０に記憶される。
【００３８】図３は、本発明の方法及びシステムに従
い、各エントリが確認ビットを関連付けられて有する、
複数のエントリを有するキャッシュを確立する様子を示
すハイレベル・フローチャートである。プロセスはブロ
ック３００で開始し、その後ブロック３０２に移行し
て、複数のエントリを含むキャッシュを確立する。次
に、ブロック３０４で、異なる確認ビットを確立し、キ
ャッシュの各エントリに関連付ける。プロセスは次にブ
ロック３０６に移行し、各アドレス予測可能分岐命令を
キャッシュのエントリの１つに関連付ける。プロセスは
次にブロック３０８で終了する。
【００３９】好適な実施例では、アドレス予測可能分岐
命令をキャッシュの特定のエントリに関連付けるため
に、ハッシング機構が利用される。アドレス予測可能分
岐命令は、そのアドレス予測可能分岐命令のアドレスを
用いて、キャッシュのエントリに関連付けられる。アド
レス予測可能分岐命令のアドレス部分が、その命令のた
めに使用するキャッシュのエントリを決定するために使
用される。例えば、６４ビットＲＩＳＣアーキテクチャ
では、ビット５２乃至５８がキャッシュ内のエントリを
選択するために使用される。当業者であれば、他の関連
付け機構も使用され得ることが理解できよう。
【００４０】図４は、本発明の方法及びシステムに従
い、キャッシュ内のエントリに関連付けられる確認ビッ
トを用いて、アドレス予測可能分岐命令の宛先の予測を
向上させるハイレベル・フローチャートである。プロセ
スはブロック４００で開始し、その後ブロック４０２に
移行して、次の命令をフェッチする。次に、ブロック４
０４で、次の命令がアドレス予測可能分岐命令であるか
否かが判断される。命令は無条件アドレス予測可能分岐
命令、または条件付きアドレス予測可能分岐命令のいず
れかであるかもしれない。次の命令がアドレス予測可能
分岐命令でないと判断される場合、プロセスはブロック
４０２に戻る。
【００４１】ブロック４０４を再度参照して、次の命令
がアドレス予測可能分岐命令であると判断されると、プ
ロセスはブロック４０７に移行し、どのキャッシュ・エ
ントリがこの特定のアドレス予測可能分岐命令に関連付
けられるかを判断する。アドレス予測可能分岐命令のア
ドレス部分が、ターゲット・アドレスを予測するために
使用されるべきキャッシュのエントリを決定するために
使用される。例えば、６４ビットＲＩＳＣアーキテクチ
ャでは、アドレス予測可能分岐命令のアドレスのビット
５２乃至５８が、好適な実施例の１２８エントリ・キャ
ッシュを指標付けするために使用され得る。当業者であ
れば、同じ結果を得るために、他の関連付け機構も使用
され得ることが理解できよう。
【００４２】その後、ブロック４０８で、このアドレス
予測可能分岐命令において、無条件分岐または条件付き
分岐の発生が予測されるかが判断される。このアドレス
予測可能分岐命令において、無条件分岐または条件付き
分岐の発生が予測される場合、プロセスはブロック４１
０に移行する。再度ブロック４０８を参照して、このア
ドレス予測可能分岐命令において、無条件分岐または条
件付き分岐のいずれの発生も予測されない場合には、プ
ロセスはブロック４０９に移行する。ブロック４０９で
は、順次アドレスから次の命令をフェッチする。プロセ
スは次にブロック４１２に移行する。
【００４３】ブロック４１０を参照すると、ブロック４
１０では、ブロック４０７で決定されたキャッシュのエ
ントリを読出し、このアドレス予測可能分岐命令の予測
される宛先を決定する。次に、ブロック４１１で、予測
された宛先から命令をフェッチする。次にブロック４１
２で、キャッシュのこのエントリに関連付けられる確認
ビットを読出す。プロセスは次にブロック４１４に移行
し、このアドレス予測可能分岐命令を実行し、実行され
たアドレス予測可能分岐命令の実際の宛先を決定する。
【００４４】次にブロック４１６で、このアドレス予測
可能命令において、無条件分岐または条件付き分岐が発
生したか否かを判断する。アドレス予測可能命令におい
て、無条件分岐命令も条件付き分岐命令も発生しなかっ
た場合、プロセスはブロック４０２に戻る。再度ブロッ
ク４１６を参照して、アドレス予測可能命令において、
無条件分岐または条件付き分岐が発生した場合、プロセ
スはブロック４１８に移行する。
【００４５】ブロック４１８では、アドレス予測可能分
岐命令が予測された宛先に分岐したか、すなわち、予測
された宛先が実際の宛先に等しいか否かが判断される。
アドレス予測可能分岐命令が予測された宛先に分岐した
と判断されると、プロセスはブロック４２０に移行し、
このアドレス予測可能分岐命令に対して、キャッシュの
エントリに関連付けられる確認ビットが"１"に等しいか
否かが判断される。このアドレス予測可能分岐命令に対
して、キャッシュのエントリに関連付けられる確認ビッ
トが"１"に等しい場合、プロセスはブロック４０２に移
行する。再度ブロック４２０を参照して、このアドレス
予測可能分岐命令に対して、キャッシュのエントリに関
連付けられる確認ビットが"１"に等しくない、すなわ
ち、"０"と判断されると、プロセスはブロック４２１に
移行し、このアドレス予測可能分岐命令に対するエント
リに関連付けられる確認ビットを、"１"にセットする。
プロセスは次にブロック４０２に移行する。
【００４６】再度ブロック４１８を参照して、アドレス
予測可能分岐命令が予測された宛先に分岐しなかったと
判断されると、プロセスはブロック４２２に移行し、こ
の分岐命令の後に、フェッチされた全ての命令をフラッ
シュする。次にブロック４２４で、正しいアドレスから
命令をフェッチする。その後ブロック４２６で、このア
ドレス予測可能分岐命令に対して、キャッシュのエント
リに関連付けられる確認ビットが"１"か否かが判断され
る。このアドレス予測可能分岐命令に対して、キャッシ
ュのエントリに関連付けられる確認ビットが"１"に等し
いと判断されると、プロセスはブロック４２８に移行
し、キャッシュのこのエントリの確認ビットを"０"にセ
ットする。プロセスは次にブロック４０２に移行する。
【００４７】再度ブロック４２６を参照して、このアド
レス予測可能分岐命令に対して、キャッシュのエントリ
に関連付けられる確認ビットが"１"に等しくない、すな
わち"０"と判断されると、プロセスはブロック４３０に
移行し、アドレス予測可能分岐命令が分岐した実際の宛
先を、このアドレス予測可能分岐命令に関連付けられる
キャッシュのエントリに書込む。その後、ブロック４３
２はキャッシュのこのエントリの確認ビットを"１"にセ
ットする。プロセスは次にブロック４０２に移行する。
【００４８】以上、好適な実施例について述べてきた
が、当業者であれば、本発明の趣旨及び範囲内におい
て、形態及び詳細における様々な変化が可能であること
が理解できよう。
【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５０】（１）プロセッサにおける分岐予測方法で
あって、分岐命令の予測される分岐宛先を記憶するステ
ップと、第１の分岐命令を実行する第１のインスタンス
に応答して、記憶された宛先が予測誤りであったか否か
を判断するステップと、予測された分岐宛先が、分岐命
令を実行する前記第１のインスタンスにおいて予測誤り
であったか否かに関わらず、前記記憶された宛先を保持
するステップと、分岐命令を実行する第２のインスタン
スに応答して、記憶された宛先が予測誤りであったか否
かを判断するステップと、分岐命令を実行する前記第１
及び第２の両方のインスタンスにおいて、前記記憶され
た宛先が予測誤りであったことに応答して、前記記憶さ
れた宛先を変更するステップとを含む、方法。 （２）前記変更するステップが、第１の分岐命令を実行
する前記第１及び第２のインスタンスが連続して発生す
ることに応答して行われる、前記（１）記載の方法。 （３）前記予測された分岐宛先を、前記分岐命令に関連
付けられるキャッシュ内の複数のエントリの１つに記憶
するステップを含む、前記（２）記載の方法。 （４）前記キャッシュの前記複数のエントリの各々を、
連続する予測誤りを判断するために使用される複数の確
認ビットの異なる１つに関連付けるステップを含む、前
記（３）記載の方法。 （５）前記分岐命令を実行する前に、前記分岐命令に関
連付けられる前記複数のエントリの前記１つを読出すス
テップを含む、前記（４）記載の方法。 （６）前記記憶された宛先が予測誤りであることに応答
して、前記複数の確認ビットの前記１つが１にセットさ
れているか否かを判断するステップと、前記複数の確認
ビットの前記１つが１にセットされていることに応答し
て、前記複数の確認ビットの前記１つをゼロにリセット
するステップとを含む、前記（５）記載の方法。 （７）前記複数の確認ビットの前記１つがゼロにセット
されていることに応答して、実際の宛先を前記キャッシ
ュの前記複数のエントリの前記１つに記憶することによ
り、前記複数のエントリの前記１つを更新するステップ
と、前記確認ビットの前記１つを１にセットするステッ
プとを含む、前記（６）記載の方法。 （８）前記記憶された宛先が正しい予測であることに応
答して、前記複数の確認ビットの前記１つがゼロにセッ
トされているか否かを判断するステップと、前記複数の
確認ビットの前記１つがゼロにセットされていることに
応答して、前記確認ビットの前記１つを１にセットする
ステップとを含む、前記（７）記載の方法。 （９）プロセッサにおける分岐予測方法であって、少な
くとも第１及び第２の分岐命令を含む分岐命令セットを
エイリアシングするステップと、前記分岐命令セットの
１つに対する分岐宛先を予測し、予測された分岐宛先を
前記分岐命令セットの１つの予測として記憶するステッ
プと、前記分岐命令セットから命令を実行するインスタ
ンスに応答して、記憶された宛先がそれぞれのインスタ
ンスにおいて予測誤りであったか否かを判断するステッ
プと、前記分岐命令セットからの命令に関して、予測誤
りが連続することに応答して、前記記憶された宛先を変
更するステップと、記憶された宛先を変更して後、前記
分岐命令セットからの命令の１つを実行する第１のイン
スタンスにおいて、前記記憶された宛先を変更無しに保
持するステップとを含む、分岐予測方法。 （１０）前記記憶された宛先を変更無しに保持するステ
ップが、前記分岐命令セットから命令を実行する連続す
るインスタンスの間に、他の分岐命令に加えてエイリア
ス・セットの命令が介在することを問わない、前記
（９）記載の方法。 （１１）前記記憶された宛先を変更無しに保持するステ
ップが、前記第１のインスタンスの後、特定のインスタ
ンスに応答して、前記記憶された宛先を変更無しに保持
するステップを含み、前記記憶された宛先を変更するス
テップが、前記分岐命令セットからの命令に関して、予
測誤りが少なくとも２度の連続シーケンスであることに
応答して変更するステップを含む、前記（１０）記載の
方法。 （１２）前記予測された分岐宛先を、前記分岐命令に関
連付けられるキャッシュ内の複数のエントリの１つに記
憶するステップを含む、前記（１１）記載の方法。 （１３）前記キャッシュの前記複数のエントリの各々
を、連続する予測誤りを判断するために使用される複数
の確認ビットの異なる１つに関連付けるステップを含
む、前記（１２）記載の方法。 （１４）前記分岐命令セットからの命令の１つを実行す
る前に、当該命令に関連付けられる前記複数のエントリ
の１つを読出すステップを含む、前記（１３）記載の方
法。 （１５）前記記憶された宛先が予測誤りであることに応
答して、前記複数の確認ビットの前記１つが１にセット
されているか否かを判断するステップと、前記複数の確
認ビットの前記１つが１にセットされていることに応答
して、前記確認ビットの前記１つをゼロにリセットする
ステップとを含む、前記（１４）記載の方法。 （１６）前記複数の確認ビットの前記１つがゼロにセッ
トされていることに応答して、実際の宛先を前記キャッ
シュの前記複数のエントリの前記１つに記憶することに
より、前記複数のエントリの前記１つを更新するステッ
プと、前記確認ビットの前記１つを１にセットするステ
ップとを含む、前記（１５）記載の方法。 （１７）前記記憶された宛先が正しい予測であることに
応答して、前記複数の確認ビットの前記１つがゼロにセ
ットされているか否かを判断するステップと、前記複数
の確認ビットの前記１つがゼロにセットされていること
に応答して、前記確認ビットの前記１つを１にセットす
るステップとを含む、前記（１６）記載の方法。 （１８）プロセッサに含まれるキャッシュを用いて、複
数の分岐命令の１つの宛先の予測の精度を向上させる前
記プロセッサにおける方法であって、前記キャッシュが
複数のエントリを含み、前記複数の分岐命令の各々が、
前記キャッシュの前記複数のエントリの１つに関連付け
られるものにおいて、前記複数の分岐命令の１つの予測
される分岐宛先を、当該分岐命令に関連付けられる前記
キャッシュの前記複数のエントリの１つに記憶するステ
ップと、前記キャッシュの前記複数のエントリの前記１
つを用いて行われる、前記複数の分岐命令の前記１つの
宛先の２度の連続する予測誤りに応答して、前記キャッ
シュの前記複数のエントリの前記１つに記憶される前記
予測される分岐宛先を更新するステップとを含む、方
法。 （１９）前記キャッシュの前記複数のエントリの各々
を、連続する予測誤りを決定するために使用される複数
の確認ビットの異なる１つに関連付けるステップを含
む、前記（１８）記載の方法。 （２０）実行の間に実際の宛先に分岐する、前記複数の
分岐命令の前記１つを実行するステップを含む、前記
（１９）記載の方法。 （２１）前記実際の宛先と前記予測された分岐宛先とを
比較するステップと、前記実際の宛先が前記予測された
分岐宛先と異なることに応答して、前記予測された分岐
宛先の前に行われた先行予測が不正であったか否かを判
断するステップと、前記先行予測が不正であったことに
応答して、前記実際の宛先を前記複数のエントリの前記
１つに記憶することにより、前記複数のエントリの前記
１つに記憶される前記予測される分岐宛先を更新するス
テップとを含む、前記（２０）記載の方法。 （２２）前記複数の分岐命令の前記１つを実行するステ
ップの前に、前記複数の分岐命令の前記１つに関連付け
られる前記複数のエントリの前記１つを読出すステップ
を含む、前記（２１）記載の方法。 （２３）前記複数のエントリの前記１つに関連付けられ
る前記複数の確認ビットの前記１つを読出すステップ
と、前記実際の宛先が前記予測された分岐宛先と異なる
ことに応答して、前記複数の確認ビットの前記１つが１
にセットされているか否かを判断するステップと、前記
複数の確認ビットの前記１つが１にセットされているこ
とに応答して、前記複数の確認ビットの前記１つをゼロ
にリセットするステップとを含む、前記（２２）記載の
方法。 （２４）前記複数の確認ビットの前記１つがゼロにセッ
トされていることに応答して、前記実際の宛先を前記キ
ャッシュの前記複数のエントリの前記１つに記憶するこ
とにより、前記複数のエントリの前記１つを更新するス
テップと、前記確認ビットの前記１つを１にセットする
ステップとを含む、前記（２３）記載の方法。 （２５）前記実際の宛先が前記予測された宛先に等しい
ことに応答して、前記複数の確認ビットの前記１つがゼ
ロにセットされているか否かを判断するステップと、前
記複数の確認ビットの前記１つがゼロにセットされてい
ることに応答して、前記確認ビットの前記１つを１にセ
ットするステップとを含む、前記（２４）記載の方法。 （２６）前記キャッシュの前記複数のエントリの各々
を、複数の確認ビットの異なる１つに関連付けるステッ
プにおいて、前記複数の確認ビットの各々が１ビットを
含む、前記（２５）記載の方法。 （２７）前記キャッシュの前記複数のエントリの各々
を、複数の確認ビットの異なる１つに関連付けるステッ
プにおいて、前記複数の確認ビットの各々が２ビットを
含む、前記（２６）記載の方法。 （２８）分岐命令予測の精度を向上させるプロセッサで
あって、分岐命令の予測される分岐宛先を記憶する手段
と、第１の分岐命令を実行する第１のインスタンスに応
答して、記憶された宛先が予測誤りであったか否かを判
断する手段と、予測された分岐宛先が、分岐命令を実行
する前記第１のインスタンスにおいて予測誤りであった
か否かに関わらず、前記記憶された宛先を保持する手段
と、分岐命令を実行する第２のインスタンスに応答し
て、記憶された宛先が予測誤りであったか否かを判断す
る手段と、分岐命令を実行する前記第１及び第２の両方
のインスタンスにおいて、前記記憶された宛先が予測誤
りであったことに応答して、前記記憶された宛先を変更
する手段とを含む、プロセッサ。 （２９）前記変更する手段が、第１の分岐命令を実行す
る前記第１及び第２のインスタンスが連続して発生する
ことに応答して変更する手段を含む、前記（２８）記載
のプロセッサ。 （３０）前記予測された分岐宛先を、前記分岐命令に関
連付けられるキャッシュ内の複数のエントリの１つに記
憶する手段を含む、前記（２９）記載のプロセッサ。 （３１）前記キャッシュの前記複数のエントリの各々
を、連続する予測誤りを判断するために使用される複数
の確認ビットの異なる１つに関連付ける手段を含む、前
記（３０）記載のプロセッサ。 （３２）前記分岐命令を実行する前に、前記分岐命令に
関連付けられる前記複数のエントリの前記１つを読出す
手段を含む、前記（３１）記載のプロセッサ。 （３３）前記記憶された宛先が予測誤りであることに応
答して、前記複数の確認ビットの前記１つが１にセット
されているか否かを判断する手段と、前記複数の確認ビ
ットの前記１つが１にセットされていることに応答し
て、前記複数の確認ビットの前記１つをゼロにリセット
する手段とを含む、前記（３２）記載のプロセッサ。 （３４）前記複数の確認ビットの前記１つがゼロにセッ
トされていることに応答して、実際の宛先を前記キャッ
シュの前記複数のエントリの前記１つに記憶することに
より、前記複数のエントリの前記１つを更新する手段
と、前記確認ビットの前記１つを１にセットする手段と
を含む、前記（３３）記載のプロセッサ。 （３５）前記記憶された宛先が正しい予測であることに
応答して、前記複数の確認ビットの前記１つがゼロにセ
ットされているか否かを判断する手段と、前記複数の確
認ビットの前記１つがゼロにセットされていることに応
答して、前記確認ビットの前記１つを１にセットする手
段とを含む、前記（３４）記載のプロセッサ。 （３６）分岐予測を向上させるプロセッサであって、少
なくとも第１及び第２の分岐命令を含む分岐命令セット
をエイリアシングする手段と、前記分岐命令セットの１
つに対する分岐宛先を予測し、予測された分岐宛先を前
記分岐命令セットの１つの予測として記憶する手段と、
前記分岐命令セットから命令を実行するインスタンスに
応答して、記憶された宛先がそれぞれのインスタンスに
おいて予測誤りであったか否かを判断する手段と、前記
分岐命令セットからの命令に関して、予測誤りが連続す
ることに応答して、前記記憶された宛先を変更する手段
と、記憶された宛先を変更して以来、前記分岐命令セッ
トからの命令の１つを実行する第１のインスタンスにお
いて、前記記憶された宛先を変更無しに保持する手段と
を含む、プロセッサ。 （３７）前記記憶された宛先を変更無しに保持する手段
が、前記分岐命令セットから命令を実行する連続するイ
ンスタンスの間に、他の分岐命令に加えてエイリアス・
セットの命令が介在することを問わない、前記（３６）
記載のプロセッサ。 （３８）前記記憶された宛先を変更無しに保持する手段
が、前記第１のインスタンスの後、特定のインスタンス
に応答して、前記記憶された宛先を変更無しに保持する
手段を含み、前記記憶された宛先を変更する手段が、前
記分岐命令セットからの命令に関して、予測誤りが少な
くとも２度の連続シーケンスであることに応答して変更
する手段を含む、前記（３７）記載のプロセッサ。 （３９）前記予測された分岐宛先を、前記分岐命令に関
連付けられるキャッシュ内の複数のエントリの１つに記
憶する手段を含む、前記（３８）記載のプロセッサ。 （４０）前記キャッシュの前記複数のエントリの各々
を、連続する予測誤りを判断するために使用される複数
の確認ビットの異なる１つに関連付ける手段を含む、前
記（３９）記載のプロセッサ。 （４１）前記分岐命令セットからの命令の１つを実行す
る前に、当該命令に関連付けられる前記複数のエントリ
の１つを読出す手段を含む、前記（４０）記載のプロセ
ッサ。 （４２）前記記憶された宛先が予測誤りであることに応
答して、前記複数の確認ビットの前記１つが１にセット
されているか否かを判断する手段と、前記複数の確認ビ
ットの前記１つが１にセットされていることに応答し
て、前記確認ビットの前記１つをゼロにリセットする手
段とを含む、前記（４１）記載のプロセッサ。 （４３）前記複数の確認ビットの前記１つがゼロにセッ
トされていることに応答して、実際の宛先を前記キャッ
シュの前記複数のエントリの前記１つに記憶することに
より、前記複数のエントリの前記１つを更新する手段
と、前記確認ビットの前記１つを１にセットする手段と
を含む、前記（４２）記載のプロセッサ。 （４４）前記記憶された宛先が正しい予測であることに
応答して、前記複数の確認ビットの前記１つがゼロにセ
ットされているか否かを判断する手段と、前記複数の確
認ビットの前記１つがゼロにセットされていることに応
答して、前記確認ビットの前記１つを１にセットする手
段とを含む、前記（４３）記載のプロセッサ。 （４５）プロセッサに含まれるキャッシュを用いて、複
数の分岐命令の１つの宛先の予測の精度を向上させるプ
ロセッサであって、前記キャッシュが複数のエントリを
含み、前記複数の分岐命令の各々が、前記キャッシュの
前記複数のエントリの１つに関連付けられるものにおい
て、前記複数の分岐命令の１つの予測される分岐宛先
を、当該分岐命令に関連付けられる前記キャッシュの前
記複数のエントリの１つに記憶する手段と、前記キャッ
シュの前記複数のエントリの前記１つを用いて行われ
る、前記複数の分岐命令の前記１つの宛先の２度の連続
する予測誤りに応答して、前記キャッシュの前記複数の
エントリの前記１つに記憶される前記予測される分岐宛
先を更新する手段とを含む、プロセッサ。 （４６）前記キャッシュの前記複数のエントリの各々
を、連続する予測誤りを決定するために使用される複数
の確認ビットの異なる１つに関連付ける手段を含む、前
記（４５）記載のプロセッサ。 （４７）実行の間に実際の宛先に分岐する、前記複数の
分岐命令の前記１つを実行する手段を含む、前記（４
６）記載のプロセッサ。 （４８）前記実際の宛先と前記予測された分岐宛先とを
比較する手段と、前記実際の宛先が前記予測された分岐
宛先と異なることに応答して、前記予測された分岐宛先
の前に行われた先行予測が不正であったか否かを判断す
る手段と、前記先行予測が不正であったことに応答し
て、前記実際の宛先を前記複数のエントリの前記１つに
記憶することにより、前記複数のエントリの前記１つに
記憶される前記予測される分岐宛先を更新する手段とを
含む、前記（４７）記載のプロセッサ。 （４９）前記複数の分岐命令の前記１つを実行する手段
の前に、前記複数の分岐命令の前記１つに関連付けられ
る前記複数のエントリの前記１つを読出す手段を含む、
前記（４８）記載のプロセッサ。 （５０）前記複数のエントリの前記１つに関連付けられ
る前記複数の確認ビットの前記１つを読出す手段と、前
記実際の宛先が前記予測される分岐宛先と異なることに
応答して、前記複数の確認ビットの前記１つが１にセッ
トされているか否かを判断する手段と、前記複数の確認
ビットの前記１つが１にセットされていることに応答し
て、前記複数の確認ビットの前記１つをゼロにリセット
する手段とを含む、前記（４９）記載のプロセッサ。 （５１）前記複数の確認ビットの前記１つがゼロにセッ
トされていることに応答して、前記実際の宛先を前記キ
ャッシュの前記複数のエントリの前記１つに記憶するこ
とにより、前記複数のエントリの前記１つを更新する手
段と、前記確認ビットの前記１つを１にセットする手段
とを含む、前記（５０）記載のプロセッサ。 （５２）前記実際の宛先が前記予測された宛先に等しい
ことに応答して、前記複数の確認ビットの前記１つがゼ
ロにセットされているか否かを判断する手段と、前記複
数の確認ビットの前記１つがゼロにセットされているこ
とに応答して、前記確認ビットの前記１つを１にセット
する手段とを含む、前記（５１）記載のプロセッサ。 （５３）前記キャッシュの前記複数のエントリの各々
を、複数の確認ビットの異なる１つに関連付ける手段に
おいて、前記複数の確認ビットの各々が１ビットを含
む、前記（５２）記載のプロセッサ。 （５４）前記キャッシュの前記複数のエントリの各々
を、複数の確認ビットの異なる１つに関連付ける手段に
おいて、前記複数の確認ビットの各々が２ビットを含
む、前記（５３）記載のプロセッサ。
【図面の簡単な説明】
【図１】本発明によるスーパスカラ・プロセッサのブロ
ック図である。
【図２】本発明の方法及びシステムによる、キャッシュ
の各エントリに関連付けられる確認ビットを含むキャッ
シュを示す図である。
【図３】本発明の方法及びシステムにより、各エントリ
が確認ビットを関連付けられて有する、複数のエントリ
を有するキャッシュを確立する様子を示すハイレベル・
フローチャートである。
【図４】本発明の方法及びシステムにより、キャッシュ
内のエントリに関連付けられる確認ビットを用いて、分
岐命令の宛先の予測を向上させるハイレベル・フローチ
ャートである。
【符号の説明】
１００ スーパスカラ・プロセッサ １０１ ＣＲバス １０２ リネーム・マッピング構造 １０４ 解読ユニット １０５ ＦＰＲバス １０６ 命令フェッチ・ユニット（ＩＦＵ） １０７ 完了ユニット １０８ 命令キャッシュ １０９ 完了バス １１０、１１２ａ、１１２ｂ、１１４ａ、１１４ｂ、１
１６ａ、１１６ｂ 実行ユニット １１１、１１３、１１５、１１７ 直接発行キュー １１８ 条件レジスタ １２０ レベル２（Ｌ２）キャッシュ １２２ 汎用レジスタ（ＧＰＲ）プール １２４、１２６ 汎用レジスタ（ＧＰＲ） １２５ 周辺装置インタフェース １３０ データ・キャッシュ １３５ バス・インタフェース・ユニット（ＢＩＵ） ２０２、２０６、２１２ エントリ ２０４ 確認ビット ２０８、２１０ フィールド ２００ キャッシュ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 ５６１ Ｇ０６Ｆ 12/08 ５６１

Claims (54)

    【特許請求の範囲】
  1. 【請求項１】プロセッサにおける分岐予測方法であっ
    て、 分岐命令の予測される分岐宛先を記憶するステップと、 第１の分岐命令を実行する第１のインスタンスに応答し
    て、記憶された宛先が予測誤りであったか否かを判断す
    るステップと、 予測された分岐宛先が、分岐命令を実行する前記第１の
    インスタンスにおいて予測誤りであったか否かに関わら
    ず、前記記憶された宛先を保持するステップと、 分岐命令を実行する第２のインスタンスに応答して、記
    憶された宛先が予測誤りであったか否かを判断するステ
    ップと、 分岐命令を実行する前記第１及び第２の両方のインスタ
    ンスにおいて、前記記憶された宛先が予測誤りであった
    ことに応答して、前記記憶された宛先を変更するステッ
    プとを含む、方法。
  2. 【請求項２】前記変更するステップが、第１の分岐命令
    を実行する前記第１及び第２のインスタンスが連続して
    発生することに応答して行われる、請求項１記載の方
    法。
  3. 【請求項３】前記予測された分岐宛先を、前記分岐命令
    に関連付けられるキャッシュ内の複数のエントリの１つ
    に記憶するステップを含む、請求項２記載の方法。
  4. 【請求項４】前記キャッシュの前記複数のエントリの各
    々を、連続する予測誤りを判断するために使用される複
    数の確認ビットの異なる１つに関連付けるステップを含
    む、請求項３記載の方法。
  5. 【請求項５】前記分岐命令を実行する前に、前記分岐命
    令に関連付けられる前記複数のエントリの前記１つを読
    出すステップを含む、請求項４記載の方法。
  6. 【請求項６】前記記憶された宛先が予測誤りであること
    に応答して、前記複数の確認ビットの前記１つが１にセ
    ットされているか否かを判断するステップと、 前記複数の確認ビットの前記１つが１にセットされてい
    ることに応答して、前記複数の確認ビットの前記１つを
    ゼロにリセットするステップとを含む、請求項５記載の
    方法。
  7. 【請求項７】前記複数の確認ビットの前記１つがゼロに
    セットされていることに応答して、実際の宛先を前記キ
    ャッシュの前記複数のエントリの前記１つに記憶するこ
    とにより、前記複数のエントリの前記１つを更新するス
    テップと、 前記確認ビットの前記１つを１にセットするステップと
    を含む、請求項６記載の方法。
  8. 【請求項８】前記記憶された宛先が正しい予測であるこ
    とに応答して、前記複数の確認ビットの前記１つがゼロ
    にセットされているか否かを判断するステップと、 前記複数の確認ビットの前記１つがゼロにセットされて
    いることに応答して、前記確認ビットの前記１つを１に
    セットするステップとを含む、請求項７記載の方法。
  9. 【請求項９】プロセッサにおける分岐予測方法であっ
    て、 少なくとも第１及び第２の分岐命令を含む分岐命令セッ
    トをエイリアシングするステップと、 前記分岐命令セットの１つに対する分岐宛先を予測し、
    予測された分岐宛先を前記分岐命令セットの１つの予測
    として記憶するステップと、 前記分岐命令セットから命令を実行するインスタンスに
    応答して、記憶された宛先がそれぞれのインスタンスに
    おいて予測誤りであったか否かを判断するステップと、 前記分岐命令セットからの命令に関して、予測誤りが連
    続することに応答して、前記記憶された宛先を変更する
    ステップと、 記憶された宛先を変更して後、前記分岐命令セットから
    の命令の１つを実行する第１のインスタンスにおいて、
    前記記憶された宛先を変更無しに保持するステップとを
    含む、分岐予測方法。
  10. 【請求項１０】前記記憶された宛先を変更無しに保持す
    るステップが、前記分岐命令セットから命令を実行する
    連続するインスタンスの間に、他の分岐命令に加えてエ
    イリアス・セットの命令が介在することを問わない、請
    求項９記載の方法。
  11. 【請求項１１】前記記憶された宛先を変更無しに保持す
    るステップが、前記第１のインスタンスの後、特定のイ
    ンスタンスに応答して、前記記憶された宛先を変更無し
    に保持するステップを含み、前記記憶された宛先を変更
    するステップが、前記分岐命令セットからの命令に関し
    て、予測誤りが少なくとも２度の連続シーケンスである
    ことに応答して変更するステップを含む、請求項１０記
    載の方法。
  12. 【請求項１２】前記予測された分岐宛先を、前記分岐命
    令に関連付けられるキャッシュ内の複数のエントリの１
    つに記憶するステップを含む、請求項１１記載の方法。
  13. 【請求項１３】前記キャッシュの前記複数のエントリの
    各々を、連続する予測誤りを判断するために使用される
    複数の確認ビットの異なる１つに関連付けるステップを
    含む、請求項１２記載の方法。
  14. 【請求項１４】前記分岐命令セットからの命令の１つを
    実行する前に、当該命令に関連付けられる前記複数のエ
    ントリの１つを読出すステップを含む、請求項１３記載
    の方法。
  15. 【請求項１５】前記記憶された宛先が予測誤りであるこ
    とに応答して、前記複数の確認ビットの前記１つが１に
    セットされているか否かを判断するステップと、 前記複数の確認ビットの前記１つが１にセットされてい
    ることに応答して、前記確認ビットの前記１つをゼロに
    リセットするステップとを含む、請求項１４記載の方
    法。
  16. 【請求項１６】前記複数の確認ビットの前記１つがゼロ
    にセットされていることに応答して、実際の宛先を前記
    キャッシュの前記複数のエントリの前記１つに記憶する
    ことにより、前記複数のエントリの前記１つを更新する
    ステップと、 前記確認ビットの前記１つを１にセットするステップと
    を含む、請求項１５記載の方法。
  17. 【請求項１７】前記記憶された宛先が正しい予測である
    ことに応答して、前記複数の確認ビットの前記１つがゼ
    ロにセットされているか否かを判断するステップと、 前記複数の確認ビットの前記１つがゼロにセットされて
    いることに応答して、前記確認ビットの前記１つを１に
    セットするステップとを含む、請求項１６記載の方法。
  18. 【請求項１８】プロセッサに含まれるキャッシュを用い
    て、複数の分岐命令の１つの宛先の予測の精度を向上さ
    せる前記プロセッサにおける方法であって、前記キャッ
    シュが複数のエントリを含み、前記複数の分岐命令の各
    々が、前記キャッシュの前記複数のエントリの１つに関
    連付けられるものにおいて、 前記複数の分岐命令の１つの予測される分岐宛先を、当
    該分岐命令に関連付けられる前記キャッシュの前記複数
    のエントリの１つに記憶するステップと、 前記キャッシュの前記複数のエントリの前記１つを用い
    て行われる、前記複数の分岐命令の前記１つの宛先の２
    度の連続する予測誤りに応答して、前記キャッシュの前
    記複数のエントリの前記１つに記憶される前記予測され
    る分岐宛先を更新するステップとを含む、方法。
  19. 【請求項１９】前記キャッシュの前記複数のエントリの
    各々を、連続する予測誤りを決定するために使用される
    複数の確認ビットの異なる１つに関連付けるステップを
    含む、請求項１８記載の方法。
  20. 【請求項２０】実行の間に実際の宛先に分岐する、前記
    複数の分岐命令の前記１つを実行するステップを含む、
    請求項１９記載の方法。
  21. 【請求項２１】前記実際の宛先と前記予測された分岐宛
    先とを比較するステップと、 前記実際の宛先が前記予測された分岐宛先と異なること
    に応答して、前記予測された分岐宛先の前に行われた先
    行予測が不正であったか否かを判断するステップと、 前記先行予測が不正であったことに応答して、前記実際
    の宛先を前記複数のエントリの前記１つに記憶すること
    により、前記複数のエントリの前記１つに記憶される前
    記予測される分岐宛先を更新するステップとを含む、請
    求項２０記載の方法。
  22. 【請求項２２】前記複数の分岐命令の前記１つを実行す
    るステップの前に、前記複数の分岐命令の前記１つに関
    連付けられる前記複数のエントリの前記１つを読出すス
    テップを含む、請求項２１記載の方法。
  23. 【請求項２３】前記複数のエントリの前記１つに関連付
    けられる前記複数の確認ビットの前記１つを読出すステ
    ップと、 前記実際の宛先が前記予測された分岐宛先と異なること
    に応答して、前記複数の確認ビットの前記１つが１にセ
    ットされているか否かを判断するステップと、 前記複数の確認ビットの前記１つが１にセットされてい
    ることに応答して、前記複数の確認ビットの前記１つを
    ゼロにリセットするステップとを含む、請求項２２記載
    の方法。
  24. 【請求項２４】前記複数の確認ビットの前記１つがゼロ
    にセットされていることに応答して、前記実際の宛先を
    前記キャッシュの前記複数のエントリの前記１つに記憶
    することにより、前記複数のエントリの前記１つを更新
    するステップと、 前記確認ビットの前記１つを１にセットするステップと
    を含む、請求項２３記載の方法。
  25. 【請求項２５】前記実際の宛先が前記予測された宛先に
    等しいことに応答して、前記複数の確認ビットの前記１
    つがゼロにセットされているか否かを判断するステップ
    と、 前記複数の確認ビットの前記１つがゼロにセットされて
    いることに応答して、前記確認ビットの前記１つを１に
    セットするステップとを含む、請求項２４記載の方法。
  26. 【請求項２６】前記キャッシュの前記複数のエントリの
    各々を、複数の確認ビットの異なる１つに関連付けるス
    テップにおいて、前記複数の確認ビットの各々が１ビッ
    トを含む、請求項２５記載の方法。
  27. 【請求項２７】前記キャッシュの前記複数のエントリの
    各々を、複数の確認ビットの異なる１つに関連付けるス
    テップにおいて、前記複数の確認ビットの各々が２ビッ
    トを含む、請求項２６記載の方法。
  28. 【請求項２８】分岐命令予測の精度を向上させるプロセ
    ッサであって、 分岐命令の予測される分岐宛先を記憶する手段と、 第１の分岐命令を実行する第１のインスタンスに応答し
    て、記憶された宛先が予測誤りであったか否かを判断す
    る手段と、 予測された分岐宛先が、分岐命令を実行する前記第１の
    インスタンスにおいて予測誤りであったか否かに関わら
    ず、前記記憶された宛先を保持する手段と、 分岐命令を実行する第２のインスタンスに応答して、記
    憶された宛先が予測誤りであったか否かを判断する手段
    と、 分岐命令を実行する前記第１及び第２の両方のインスタ
    ンスにおいて、前記記憶された宛先が予測誤りであった
    ことに応答して、前記記憶された宛先を変更する手段と
    を含む、プロセッサ。
  29. 【請求項２９】前記変更する手段が、第１の分岐命令を
    実行する前記第１及び第２のインスタンスが連続して発
    生することに応答して変更する手段を含む、請求項２８
    記載のプロセッサ。
  30. 【請求項３０】前記予測された分岐宛先を、前記分岐命
    令に関連付けられるキャッシュ内の複数のエントリの１
    つに記憶する手段を含む、請求項２９記載のプロセッ
    サ。
  31. 【請求項３１】前記キャッシュの前記複数のエントリの
    各々を、連続する予測誤りを判断するために使用される
    複数の確認ビットの異なる１つに関連付ける手段を含
    む、請求項３０記載のプロセッサ。
  32. 【請求項３２】前記分岐命令を実行する前に、前記分岐
    命令に関連付けられる前記複数のエントリの前記１つを
    読出す手段を含む、請求項３１記載のプロセッサ。
  33. 【請求項３３】前記記憶された宛先が予測誤りであるこ
    とに応答して、前記複数の確認ビットの前記１つが１に
    セットされているか否かを判断する手段と、 前記複数の確認ビットの前記１つが１にセットされてい
    ることに応答して、前記複数の確認ビットの前記１つを
    ゼロにリセットする手段とを含む、請求項３２記載のプ
    ロセッサ。
  34. 【請求項３４】前記複数の確認ビットの前記１つがゼロ
    にセットされていることに応答して、実際の宛先を前記
    キャッシュの前記複数のエントリの前記１つに記憶する
    ことにより、前記複数のエントリの前記１つを更新する
    手段と、 前記確認ビットの前記１つを１にセットする手段とを含
    む、請求項３３記載のプロセッサ。
  35. 【請求項３５】前記記憶された宛先が正しい予測である
    ことに応答して、前記複数の確認ビットの前記１つがゼ
    ロにセットされているか否かを判断する手段と、 前記複数の確認ビットの前記１つがゼロにセットされて
    いることに応答して、前記確認ビットの前記１つを１に
    セットする手段とを含む、請求項３４記載のプロセッ
    サ。
  36. 【請求項３６】分岐予測を向上させるプロセッサであっ
    て、 少なくとも第１及び第２の分岐命令を含む分岐命令セッ
    トをエイリアシングする手段と、 前記分岐命令セットの１つに対する分岐宛先を予測し、
    予測された分岐宛先を前記分岐命令セットの１つの予測
    として記憶する手段と、 前記分岐命令セットから命令を実行するインスタンスに
    応答して、記憶された宛先がそれぞれのインスタンスに
    おいて予測誤りであったか否かを判断する手段と、 前記分岐命令セットからの命令に関して、予測誤りが連
    続することに応答して、前記記憶された宛先を変更する
    手段と、 記憶された宛先を変更して以来、前記分岐命令セットか
    らの命令の１つを実行する第１のインスタンスにおい
    て、前記記憶された宛先を変更無しに保持する手段とを
    含む、プロセッサ。
  37. 【請求項３７】前記記憶された宛先を変更無しに保持す
    る手段が、前記分岐命令セットから命令を実行する連続
    するインスタンスの間に、他の分岐命令に加えてエイリ
    アス・セットの命令が介在することを問わない、請求項
    ３６記載のプロセッサ。
  38. 【請求項３８】前記記憶された宛先を変更無しに保持す
    る手段が、前記第１のインスタンスの後、特定のインス
    タンスに応答して、前記記憶された宛先を変更無しに保
    持する手段を含み、前記記憶された宛先を変更する手段
    が、前記分岐命令セットからの命令に関して、予測誤り
    が少なくとも２度の連続シーケンスであることに応答し
    て変更する手段を含む、請求項３７記載のプロセッサ。
  39. 【請求項３９】前記予測された分岐宛先を、前記分岐命
    令に関連付けられるキャッシュ内の複数のエントリの１
    つに記憶する手段を含む、請求項３８記載のプロセッ
    サ。
  40. 【請求項４０】前記キャッシュの前記複数のエントリの
    各々を、連続する予測誤りを判断するために使用される
    複数の確認ビットの異なる１つに関連付ける手段を含
    む、請求項３９記載のプロセッサ。
  41. 【請求項４１】前記分岐命令セットからの命令の１つを
    実行する前に、当該命令に関連付けられる前記複数のエ
    ントリの１つを読出す手段を含む、請求項４０記載のプ
    ロセッサ。
  42. 【請求項４２】前記記憶された宛先が予測誤りであるこ
    とに応答して、前記複数の確認ビットの前記１つが１に
    セットされているか否かを判断する手段と、 前記複数の確認ビットの前記１つが１にセットされてい
    ることに応答して、前記確認ビットの前記１つをゼロに
    リセットする手段とを含む、請求項４１記載のプロセッ
    サ。
  43. 【請求項４３】前記複数の確認ビットの前記１つがゼロ
    にセットされていることに応答して、実際の宛先を前記
    キャッシュの前記複数のエントリの前記１つに記憶する
    ことにより、前記複数のエントリの前記１つを更新する
    手段と、 前記確認ビットの前記１つを１にセットする手段とを含
    む、請求項４２記載のプロセッサ。
  44. 【請求項４４】前記記憶された宛先が正しい予測である
    ことに応答して、前記複数の確認ビットの前記１つがゼ
    ロにセットされているか否かを判断する手段と、 前記複数の確認ビットの前記１つがゼロにセットされて
    いることに応答して、前記確認ビットの前記１つを１に
    セットする手段とを含む、請求項４３記載のプロセッ
    サ。
  45. 【請求項４５】プロセッサに含まれるキャッシュを用い
    て、複数の分岐命令の１つの宛先の予測の精度を向上さ
    せるプロセッサであって、前記キャッシュが複数のエン
    トリを含み、前記複数の分岐命令の各々が、前記キャッ
    シュの前記複数のエントリの１つに関連付けられるもの
    において、 前記複数の分岐命令の１つの予測される分岐宛先を、当
    該分岐命令に関連付けられる前記キャッシュの前記複数
    のエントリの１つに記憶する手段と、 前記キャッシュの前記複数のエントリの前記１つを用い
    て行われる、前記複数の分岐命令の前記１つの宛先の２
    度の連続する予測誤りに応答して、前記キャッシュの前
    記複数のエントリの前記１つに記憶される前記予測され
    る分岐宛先を更新する手段とを含む、プロセッサ。
  46. 【請求項４６】前記キャッシュの前記複数のエントリの
    各々を、連続する予測誤りを決定するために使用される
    複数の確認ビットの異なる１つに関連付ける手段を含
    む、請求項４５記載のプロセッサ。
  47. 【請求項４７】実行の間に実際の宛先に分岐する、前記
    複数の分岐命令の前記１つを実行する手段を含む、請求
    項４６記載のプロセッサ。
  48. 【請求項４８】前記実際の宛先と前記予測された分岐宛
    先とを比較する手段と、 前記実際の宛先が前記予測された分岐宛先と異なること
    に応答して、前記予測された分岐宛先の前に行われた先
    行予測が不正であったか否かを判断する手段と、 前記先行予測が不正であったことに応答して、前記実際
    の宛先を前記複数のエントリの前記１つに記憶すること
    により、前記複数のエントリの前記１つに記憶される前
    記予測される分岐宛先を更新する手段とを含む、請求項
    ４７記載のプロセッサ。
  49. 【請求項４９】前記複数の分岐命令の前記１つを実行す
    る手段の前に、前記複数の分岐命令の前記１つに関連付
    けられる前記複数のエントリの前記１つを読出す手段を
    含む、請求項４８記載のプロセッサ。
  50. 【請求項５０】前記複数のエントリの前記１つに関連付
    けられる前記複数の確認ビットの前記１つを読出す手段
    と、 前記実際の宛先が前記予測される分岐宛先と異なること
    に応答して、前記複数の確認ビットの前記１つが１にセ
    ットされているか否かを判断する手段と、 前記複数の確認ビットの前記１つが１にセットされてい
    ることに応答して、前記複数の確認ビットの前記１つを
    ゼロにリセットする手段とを含む、請求項４９記載のプ
    ロセッサ。
  51. 【請求項５１】前記複数の確認ビットの前記１つがゼロ
    にセットされていることに応答して、前記実際の宛先を
    前記キャッシュの前記複数のエントリの前記１つに記憶
    することにより、前記複数のエントリの前記１つを更新
    する手段と、 前記確認ビットの前記１つを１にセットする手段とを含
    む、請求項５０記載のプロセッサ。
  52. 【請求項５２】前記実際の宛先が前記予測された宛先に
    等しいことに応答して、前記複数の確認ビットの前記１
    つがゼロにセットされているか否かを判断する手段と、 前記複数の確認ビットの前記１つがゼロにセットされて
    いることに応答して、前記確認ビットの前記１つを１に
    セットする手段とを含む、請求項５１記載のプロセッ
    サ。
  53. 【請求項５３】前記キャッシュの前記複数のエントリの
    各々を、複数の確認ビットの異なる１つに関連付ける手
    段において、前記複数の確認ビットの各々が１ビットを
    含む、請求項５２記載のプロセッサ。
  54. 【請求項５４】前記キャッシュの前記複数のエントリの
    各々を、複数の確認ビットの異なる１つに関連付ける手
    段において、前記複数の確認ビットの各々が２ビットを
    含む、請求項５３記載のプロセッサ。
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