JPH0628184A - ブランチ予測方法及びブランチプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 プログラムされたコンピュータのブランチ命
令の方向を予測する方法及び装置の提供。 【構成】 ブランチ命令の結果を予測するための方法及
び装置は、複数のプロセッサディジタルコンピュータで
実行される。パイプライニングは、現代のコンピュータ
及び特にワークステーションのＲＩＳＣアーキテクチャ
クラスのデータ処理速度を加速するための一般的な技術
である。ブランチ命令の正確な予測はパイプラインの有
効な使用のために重要であり、誤った予測は影響を受け
たプロセッサパイプラインのすべての追い出し及び再負
荷の双方を必要とする。本発明によれば、ブランチ予測
は、連続する前のブランチのヒストリと特定のブランチ
命令との間の相関関係に基づいている。好ましい実施例
において、ブランチ予測テーブルが作成される。テーブ
ルのフィールドが導かれ、その後、前のブランチからの
結果と考慮中のブランチアドレスとの関連する組み合わ
せに基づいて更新される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタルコンピュータ
システムの分野に関する。特に、本発明は、このような
コンピュータシステムによって実行されるブランチ命令
用の方向の予測を行うブランチ予測方法御呼びブランチ
プロセッサに関する。

【０００２】

【従来の技術】減少した命令セット計算（ＲＩＳＣ）ア
ーキテクチャ及びＶＬＳＩ技術の最近の進歩によって、
コンピュータの設計者は、高速のプロセッサのスカラー
性能を増加するために深いパイプライン制御を設計する
ことによって、さらに機能ユニットを付加することによ
って命令レベルの並行処理を開発することができる。使
用可能な命令指示レベル並行処理を開発するために、さ
らに複雑なハードウエアが作られるにつれて、ブランチ
によって生じるパイプラインの中断に注意をはらわなけ
ればならない。ブランチは実行されるすべての命令の１
５％から３０％程度を構成するから、ブランチの処理能
率は重要である。プロセッサの性能における著しい改良
が、ブランチングの結果として生じるコストを減少する
ために特に設計した方法及びハードウエアを使用するこ
とによって達成される。

【０００３】ブランチのコストを減少する多くのハード
ウエア・インプリメンテーションは従来技術で報告され
ている。それらの間で、ブランチ・ターゲットキャッシ
ュ（ＢＴＣ）が最も一般的に使用される。ＢＴＣは、ブ
ランチに関する情報を保持するために使用されるキャッ
シュメモリである。ＢＴＣ内に保持される典型的な情報
は、前に実行したブランチ命令のアドレス、そのブラン
チのターゲットアドレス、ブランチ予測ビット、及び時
にターゲットアドレスの命令を含む。ＢＴＣは、直接マ
ップ、理想的なセット、または完全に理想的なキャッシ
ュとしてオーガナイズされる。ＢＴＣ及びそれに保持さ
れた情報のオーガナイゼーションは、従属したインプリ
メンテーションであるが、ＢＴＣの一般的な操作は同じ
である。命令取り出しステージの間、命令アドレスがＢ
ＴＣのブランチアドレスと比較される。突き合わせがあ
れば、ブランチが見つけだされ、そのブランチに関連す
る記憶された予測情報に基づいて予測が行われる。予測
がそのブランチを行うことであれば、ターゲット命令
（分岐先命令）は、ＢＴＣ内のいずれかにあれば、急送
され、次の命令取り出しのために使用される。ブランチ
が実際に解決された時に、ＢＴＣ内のそのブランチに関
連するブランチ情報はそのブランチの結果に基づいて更
新される。

【０００４】実際の装置で実行された他のハードウエア
法はブランチ・ターゲット事前取り出しとして知られて
いる。この方法において、事前に取り出されたターゲッ
ト命令を一時的に保持するために、短い命令バッファの
みが使用される。しかしながら、近づく命令の流れのブ
ランチを予測する機構は、あらかじめターゲット取り出
しを開始するために使用される。ブランチ命令が早く検
出され、ターゲットアドレスをあらかじめ計算すること
ができるならば、ターゲット命令を遅延ゼロで事前取り
出しできる。この種の設計において、ブランチの予測
は、専用のテーブルか、または命令キャッシュディレク
トリにおいて実行される。

【０００５】双方の実行において、パイプライン処理用
のブランチコストの全体の節減は、予測の正確性に依存
する。ブランチを誤って予測すると、急送された正しく
ない命令をパイプラインから取り除かなければならず、
パイプライン内に特別な遅延を生じる。パイプラインの
フラッシングのコストが高いならば、予測の正確性につ
いての小さな向上はパイプラインの性能に大きな影響を
与える。

【０００６】過度に複雑でないが、能率的な通常使用さ
れるブランチ予測装置は、ブランチ予測技術に基づいた
Ｎビットカウンタである。ブランチ予測に基づいたＮビ
ットカウンタの基本的な考えは、予測のためにＮビット
のアップダウンカウンタを使用することである。理想的
な場合において、Ｎビットカウンタが独特のブランチ
（異なるアドレスを有するブランチ）の各々に振り分け
られる。ブランチを実行しようとするとき、そのブラン
チに関連するカウンタ値Ｃが予測のために使用される。
カウンタ値Ｃが所定のスレッショルド値Ｌより大きいか
または等しいならば、ブランチが行われることが予測さ
れ、そうでない場合には、ブランチが行われないことが
予測される。スレッショルド値Ｌに関する典型的候補
は、２^N −１である。ブランチに対するカウンタ値Ｃ
は、ブランチが解決されるときはいつでも更新される。
ブランチが行われるならば、カウンタ値Ｃは１つずつ増
加し、そうでなければ、１つずつ減算される。もし、Ｃ
＝２^N −１であれば、ブランチが行われる限りその値の
ままである。Ｃ＝０ならば、ブランチが行われない限り
ゼロのままである。実際の実行において、Ｎビットカウ
ンタ値を記憶するためのテーブルとして小さいキャッシ
ュメモリが使用される。通常、ブランチアドレスの低い
オーダーのビットは、テーブルにアクセスするために使
用され、Ｎビットカウンタ値Ｃを発生する。これらのＮ
ビットはアドレスが同じメモリエントリにマップされる
すべてのブランチ用の予測ビットとして使用される。追
加のバックグラウンド情報については米国特許第４，３
７０，７１１号参照。

【０００７】

【発明が解決しようとする課題】概して、カウンタに基
づいたブランチ予測はヒストリに基づいた方法であり、
単にそのブランチの過去のヒストリに基づいたブランチ
の接近を決定する。各ブランチ毎にカウンタ値によって
表される予測情報は、独立している。このような予測法
は典型的には、プログラミングの構造が内側のループに
よって支配される科学的な作業のために比較的よく働
く。これらの適用において、ブランチの結果は、それ自
身の過去のヒストリにさらに関連しようとし、他のブラ
ンチの接近には、関連しようとしない。このような自己
関連ヒストリは予測可能性を提供する。

【０００８】制御権移動が集中する多数の整数負荷にお
いて、ブランチ間の関連は科学的な負荷における程簡単
ではない。このような適用におけるブランチの結果は、
それ自身の過去のヒストリによって影響を受けるだけで
はなく、先行している他のブランチの結果によって影響
を受ける。要するに、ブランチは通常、お互いに関連
し、相互に依存し合う。この関連または相互依存的な関
係によって、各個々のブランチのヒストリは無秩序にな
り、単にそのブランチのヒストリ上に基づいた予測法の
正確性を低下させる。したがって、ブランチが関連する
負荷のブランチ予測に基づいてカウンタの正確性を増大
させる予測装置及び方法の必要性が存在する。

【０００９】

【課題を解決するための手段及び作用】本発明の好まし
い実施例によれば、ブランチの結果を予測するためにＭ
ビットシフトレジスタ及びブランチ予測テーブルを使用
する。ブランチ予測テーブルを予測情報を記憶するよう
に使用する間、Ｍビットシフトレジスタは、実行された
条件付き及び条件付でないブランチ命令の最後のＭ個の
結果を記憶する（実施については「１」及び実施しない
場合は「０」）。本発明によれば、複数のＮビットカウ
ンタはテーブルの各エントリに関連する。予測のための
各時間毎に１つのカウンタのみが使用され、カウンタの
選択は、Ｍビットシフトレジスタの内容によって部分的
に決定される。予測及びカウンタの更新はＮビットカウ
ンタ予測アルゴリズムに基づいて実行される。例えば、
カウンタは簡単なリニアアキュムレータであるか、また
は複雑な数学的な作用に基づいている。好ましい形態に
おいて、各テーブルのエントリ（行）に２^M 組のＮビッ
トフィールドがあり、Ｎビットの各組は、Ｎビットカウ
ンタの内容を表している。テーブルエントリは条件付の
ブランチのアドレスのいくつかの低いオーダーのビット
を使用することによってアドレスされ、モジューロ演算
またはハッシュアルゴリズムから得られる。

【００１０】現在実施されているような本発明の重要性
は、関連するブランチ情報を追跡し選択的に関連づける
ためにＭビットシフトレジスタを使用することにある。
それによって、ブランチの過去のヒストリは、Ｍビット
シフトレジスタ内に記憶されたビットパターンに従って
サブヒストリに分割される。この予測は、Ｍビットシフ
トレジスタによって選択されたサブヒストリに関連する
情報に基づいている。

【００１１】

【実施例】本発明に係る相関関係に基づいたブランチ予
測方法及び装置は、ＩＢＭ社によって製造され及び供給
されたＲＩＳＩシステム／６０００^TMタイプのスーパー
スカラの減少した命令セット計算（ＲＩＳＩ）ワークス
テーションにおいて使用されることが好ましい。ＲＩＳ
Ｉ命令を処理するためのパイプラインアーキュテクチャ
は、タイムリーな正しいブランチ予測の重要性を引立た
せる。したがって、本発明は、前述したＲＩＳＩワーク
ステーションにおいて説明する。

【００１２】この代表的なＲＩＳＩワークステーション
は、図１に示すように、全体として、１で示すキャビネ
ットを有し、このキャビネット１は、複数のプロセッ
サ、揮発性メモリ、不揮発性メモリ、通信回路、図形回
路及び入力／出力回路を収容している。この図形回路
は、ルーチンとして図１のアイテム２のようなカラーデ
ィスプレイを駆動する一方、入力／出力回路は、操作者
がキーボード３またはマウス４を使用してワークステー
ションに命令を入力することを可能にする。よく知られ
ているように、図１のワークステーションはスタンドア
ローンユニットであるか、または局所化または拡張され
たネットワークにおいて操作するようになっている。

【００１３】図１のワークステーション内のプロセッサ
を相互に接続するための代表的なアーキュテクチャは図
２のブロック図によって概略的に示されている。図示し
た構成要素は、主メモリ６、命令キヤッシュメモリ８、
Ｉ／Ｏレジスタ及びデバイス９、固定小数点プロセッサ
１１及び浮動小数点プロセッサ１２を有する。本発明
は、ブランチプロセッサ１２のアーキュテクチャ内の改
良に関する。

【００１４】固定点プロセッサ１１及び浮動点プロセッ
サ１２が並行操作を最大化するためにパイプラインのよ
うに操作されると仮定すると、ブランチプロセッサ１３
はプロセッサ１１及び１２の機能的な使用を最大にする
ためにブランチを予期することが特に重要である。この
点において、誤った予測の結果としてプロセッサ１１か
または１２のいずれかのパイプラインのデータを一掃す
ることを必要とするブランチに遭遇することは特に好ま
しくない。本発明による相関関係に基づいたブランチの
予測によってブランチプロセッサ１３がプロセッサ１１
または１２のデータの取り扱いによって起こるブランチ
コンディションの結果を正しく予期する可能性が増大す
る。

【００１５】一般的に、ブランチ予測の利点はコンピュ
ータアーキュテクチャ設計のコミュニティ内でよく評価
される。例えば、これまで説明したダイナミックカウン
タに基づいたブランチ予測技術は、ＩＢＭ３７０メイン
フレームにおいて使用される。

【００１６】それら自身のヒストリーに基づいて条件付
のブランチの結果を予測する、プラクティスの現行のブ
ランチ予測アーキュテクチァ及び方法に対して、本発明
は、複数の連続したブランチ操作が相関し、または相互
に依存しているという知識から独自に導き出される改良
を認識してそれを実行する。このような相関情報の取得
及び使用はブランチ命令の予期した結果を改良しようと
するとき関連づけられる。したがって、本発明のアーキ
ュテクチャ及び方法は複数の連続したブランチングの前
後関係のヒストリ情報を使用してブランチの結果の予測
を改良するために情報を選択的に組み合わせる。

【００１７】本発明の好ましい実施例を図３に示す。こ
の実施例は前に説明したタイプのＲＩＳＩコンピュータ
内に包含するのに適している。図３に示した機能的な構
成要素は図２に示すようにブランチプロセッサ１３内に
統合することが好ましい。

【００１８】このアーキュテクチャ内で実施する本発明
は、多数の観点において明瞭な特徴を有する。第１に、
好ましくは、スタティックＲＡＭの形態のブランチ予測
テーブル１４がある。本実施例のテーブルは図４にさら
に明瞭に示すようにそれぞれが８つの２ビットフィール
ドからなる８つのエントリ（行）で構成されている。

【００１９】次に、本発明にとって独特なことは、シフ
トレジスタ１６であり、その内容は、前の３つのブラン
チ命令の実行においてブランチが行われたかどうかを表
す。条件付及び条件付でないブランチの双方の結果が、
シフトレジスタ１６に入ることに留意すべきである。

【００２０】第３に、テーブル用のアドレスは、シフト
レジスタによって提供された３ビット、即ちビットＳ
０，Ｓ１及びＳ２と、ブランチ命令から選択された３ビ
ット、即ちＡ27，Ａ28及びＡ29とを含む組み合わせから
引き出される。後の３つのビットは、ブランチアドレス
におけるビットストリングによって通常示すようにブラ
ンチ命令アドレス変化予測評価から直接に取られるか、
またはモジューロ操作またはハッシュアルゴリズムから
導かれる。フィールドビットは、テーブル１４から読み
出されるときにＰ0 及びＰ1 として、更新中またはテー
ブル１４への再エントリ中にＣ0 及びＣ1 として同定さ
れる。

【００２１】図３に示す機能構成要素の最後は、２ビッ
トアップ／ダウンカウンタ１８であり、このカウンタは
テーブル１４の各フィールドに関連する２ビットの値を
個々に増加するか減少させるために使用する。この値
は、考慮中のブランチの結果に基づいて変化する。

【００２２】図４は、出力として記憶されたデータビッ
トＰ0 ，Ｐ1 を提供するためにシフトレジスタ及びセレ
クトブランチ・アドレスビットによって定義される合成
アドレスを使用してブランチ予測テーブル１４のフィー
ルドのアクセスを概略的に示す。テーブル１４の予測デ
ータの更新は、図５に示され、その場合、更新したカウ
ンタデータＣ0 、Ｃ1 が対応するように定義されたフィ
ールドでブランチ予測テーブル１４に入れられる。

【００２３】テーブル１４の大きさはシフトレジスタの
大きさによる１つの観点で描かれている。シフトレジス
タが連続するＭ個のブランチ命令の結果に関連するよう
に選択されるならば、各エントリは２^M フィールドを有
する。一般的に、テーブルは２^Q のエントリ（行）を有
する。Ｍ及びＱの双方は設計パラメータである。Ｍ及び
Ｑのための適当な値は、テーブルに利用可能なメモリの
大きさ、カウンタの大きさ及び装置上の典型的な負荷に
よって決定される。各フィールドのビットの数は、予測
カウンタの大きさによって定義され、Ｎビットのフィー
ルドは２^N −１までの値を累算するカウンタを適応す
る。

【００２４】図３に参照数字１８によって同定される２
ビットのアップダウンカウンタを図６に詳細に示す。前
のブランチの結果に対応する入力ラインＡ０は、カウン
タを増加させるか減少させるかを定義することに留意す
べきである。カウンタ１８の制御線ＣＥ及びＰＬを駆動
する信号はテーブルの出力信号Ｐ0 ，Ｐ1 のビット内容
に基づいて図７及び図８にそれぞれ示すようなロジック
ＯＲ及びＸＯＲブロックで発生する。図８のＸＯＲゲー
トのロジックは、それがその最小値０（２進数００）に
到達したときまたはその最大値３（２進数１１）に達し
たとき、カウンタ機能を無効にし、クロックの０−１変
換に続いて直ぐに出力端子Ｃ0 ，Ｃ1 に平行に入力信号
Ｐ0 、Ｐ1 を転送するようになっており、図７のロジッ
クは、アップダウン選択信号Ａ０に基づいて入力信号Ｐ
0 ，Ｐ1 を増加するかまたは減少することができるよう
にカウンタ機能をイネーブルとする。図６に明らかな制
御信号は、カウンタが値「０」にリセットされることを
防止するために、強制的に「１」にされる。

【００２５】図３のシフトレジスタ１６が図９に詳細に
示されている。本発明において実施するように、実際の
ブランチ（条件付きまたは条件のついていないブラン
チ）の結果が入力端子Ａ０に供給され、続いて次のクロ
ックサイクルの直ぐ後で次の隣接位置に右側に連続的に
シフトされる。その結果のデータは、新しいブランチの
結果が入力端子Ａ０に現れる度に最も右の位置Ｓ2 から
シフトされるときに放棄されるまで右側に移動される。
各位置の２進値はＳ0 ，Ｓ1 ，Ｓ2 の状態を表す。

【００２６】図３に示すブランチ予測アーキテクチャ
は、操作的に前のブランチング操作の結果によって多数
のブランチを相関させ、テーブルから引き出された予測
データはそれらのヒストリカルな関係で重みづけられた
情報を計算に入れる。

【００２７】テーブル１４の各フィールドに記憶された
データは００，０１，１０または１１ビットの組み合わ
せによって表される値を有することができる。ブランチ
アドレス及びシフトレジスタビットの組み合わせによっ
て選択されるテーブルの値は、ラインＡ０の「０」また
は「１」によって表されるように考慮中のブランチの結
果に基づいた２ビットアップ／ダウンカウンタ１８を使
用して２進値１だけ増加または減少される。例えば、ブ
ランチが起こらなければ、最小値０を有するカウンタ１
８内の値は１だけ減少され、ブランチが起これば、最大
値３を有するそのカウンタの値を１だけ増加させる。ビ
ットＣ０及びＣ１によって表される新しい数は、テーブ
ル１４の対応するフィールドに書き込まれる。

【００２８】さらに大きなパイプラインに向かう傾向が
あるとすれば、多数の制御変換を表すプログラムを走行
することを期待するコンピュータの開発者は、改良され
たブランチ予測の重要性を認識するであろう。同様に、
成功的なブランチ予測は命令の実行から外れたスーパー
スカラコンピュータに対して全く重要である。一般的
に、処理の並列性が長くさらに向上するにつれて、ブラ
ンチ予測がさらに重要になる。

【００２９】予備的な経験は、テーブルの大きさを増加
するにしたがって、ここに実施された相関関係に基づい
たブランチ予測は正確な戻りが減少することを示す。一
般的に、相関関係に基づいたブランチ予測は、アドレス
・コンフリクトの強さに影響され、このアドレス・コン
フリクトは、通常独自のブランチの数、独自のブランチ
の走行時間配分、コンフリクトブランチアドレスの数、
テーブルのサイズに依存する。

【００３０】図３に描いたアーキテクチャを使用した命
令水準シミュレーションは全体の正確性及び誤った予測
の相対的な減少の双方に関して測定された予測の量が非
常に重要であることを確証した。興味あることには、そ
の結果は、図３に実際描かれた形の比較的小さい３ビッ
トシフトレジスタと２ビットパーフィールド予測テーブ
ルを使用して導き出される。

【００３１】本発明を特定の実施例によって説明し、図
示したが、本発明に包含される装置及び方法は、ここに
説明した特許請求の範囲の幅に一致すると判断すべきで
ある。

【００３２】

【発明の効果】以上説明したように本発明によれば、当
該ブランチ命令をその前に連続するブランチのヒストリ
と関連させてその結果の予測を行うようになっているの
で、予測の正確さの向上を図ることかでき、パイプライ
ンの性能を向上に大きく寄与することができる。

【図面の簡単な説明】

【図１】ＲＩＳＣコンピュータの概略図。

【図２】スーパースカラーＲＩＳＣコンピュータ内のア
ーキテクチャのブロックダイヤグラム。

【図３】本発明に係るコンピュータのブランチプロセッ
サに加えられる機構のブロック図。

【図４】ブランチ予測テーブル読み出しの概略ダイヤグ
ラム。

【図５】ブランチ予測テーブル更新の概略ダイヤグラ
ム。

【図６】カウンタの概略図。

【図７】本発明とともに使用されるＯＲ論理機能のブロ
ック図。

【図８】本発明とともに使用されるＸＯＲ論理機能のブ
ロック図。

【図９】図３に示すシフトレジスタの概略図。

【符号の説明】

１ ワークステーション ３ キーボード ４ マウス ６ メモリ ８ データキャシュメモリ ９ Ｉ／Ｏレジスタ １１ 固定点プロセッサ １２ 浮動点プロセッサ １３ ブランチプロセッサ １４ ブランチ予測テーブル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 キミン、ソー アメリカ合衆国テキサス州、オースチン、 ロックレブン、ループ、9021

Claims (4)

【特許請求の範囲】
1. 【請求項１】プログラムされたコンピュータのブランチ
   命令の方向を予測する方法であって、 ブランチ予測テーブルを作成するステップと、 前記テーブルをブランチデータで周期的に更新するステ
   ップと、 前記テーブルによってブランチ命令を前のブランチデー
   タと関連づけ、 前記テーブルのデータに基づいたブランチ命令のために
   予測を引出すステップとを有するブランチ予測方法。
2. 【請求項２】関連づけるステップは、そのブランチ命令
   を連続する前のブランチのヒストリに選択的に関連させ
   る請求項１に記載のブランチ予測方法。
3. 【請求項３】メモリと複数のプロセッサとを有するプロ
   グラマブルワークステーションにおいて、 ブランチ予測データを記憶するための手段と、 前記ブランチ予測データを更新するための手段と、 連続する前のブランチ操作に関連するデータを記憶する
   ための手段と、 ブランチ命令データと連続する前のブランチ操作データ
   との組み合わせを使用してブランチ予測データを選択す
   る手段とを有するブランチプロセッサ。
4. 【請求項４】ブランチ予測データを記憶するための手段
   は複数のフィールドマトリックス・メモリである請求項
   ３に記載のブランチプロセッサ。