JP2539199B2 - デジタルプロセッサ制御装置 - Google Patents

デジタルプロセッサ制御装置

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JP2539199B2
JP2539199B2 JP61203572A JP20357286A JP2539199B2 JP 2539199 B2 JP2539199 B2 JP 2539199B2 JP 61203572 A JP61203572 A JP 61203572A JP 20357286 A JP20357286 A JP 20357286A JP 2539199 B2 JP2539199 B2 JP 2539199B2
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Description

【発明の詳細な説明】 この発明はデジタルコンピュータの命令プロセッサセ
クションに関するものであり、特に同時の記憶アクセス
と命令実行を可能にする方法と装置に関するものであ
る。
［関連した同時係属中の出願との相互参照］ この出願に特に興味ある関連した、同時係属中の出願
は、William M.Johnson,Brian W.Case,Rod Fleck,Ol
e MollerおよびCHeng Gang Kongのための1985年８月
30日に出願され、この発明の譲受人に譲渡された、「手
順内レジスタ割り当て、手順呼出し、マルチタスキング
動作のために最適化された汎用レジスタファイル（Gene
ral Purpose Register File Optimized for Intr
aprocedual Register Allocation,Procedure Calls,
and Multitasking Performance）」と題される米国特
許連続番号第771,311号の出願である。
［発明の背景］ コンピュータは、メインメモリからデータを読出す命
令を実行するときには、そのようなメモリの参照をしな
い命令を実行するときよりもはるかに多くの時間を必要
とする。メモリ参照はコンピュータの動作を著しく遅ら
せる可能性がある。したがって、メモリ参照のための時
間のペナルティをなくすための種々の技術がこの技術分
野において知られている。１つのそのような技術は、命
令をメモリからのデータの読出しと同時に実行すること
である。しかし、いわゆる命令依存性によって引起こさ
れるエラーを避けるために、予防策が取られなくてはな
らない。命令依存性とは、ある命令を実行することでメ
モリロケーションの内容が変化するときに、その変化が
起こる毎に、後の命令がそのデータをそのロケーション
から読出して使用してしまう場合をいう。この場合、第
１の命令は後の命令によってデータが読出される前に実
行を完了できるようにしなければならない。メモリデー
ト参照と命令実行とを同時に与えることは、縮小命令セ
ットコンピュータ（RISC）において特に好ましい。とい
うのは、RISCコンピュータの１つの目的は、実行時間を
改善することだからである。しかし、RISCに対して上に
述べられたような先行技術を応用する場合、２つの問題
点がある。第１に、RISCは頻繁に用いられるデータを記
憶するために、比較的大きな汎用ファイルレジスタを含
むのが通常である。メインメモリからファイルの各々の
レジスタへの別々のデータ経路を提供することによっ
て、命令の実行から生じるデータがファイルに書込まれ
るのと同時に、メモリから読出されたデータをファイル
内のどのレジスタにも書込めるようになる。書込時の遅
延は、データ参照と命令実行とを同時に行なうことによ
って実現される時間的改良を帳消しにしてしまうので、
書込時の遅延は望ましくない。RISCファイルレジスタに
は比較的多数のレジスタが存在するので、別々のデータ
経路を実現するのは不経済でもある。
第２に、RISCは、マイクロコードレベルのプロセッサ
制御を省略している。インターラプト手順によるメモリ
ページフォルトを取扱うのにマイクロコードプログラミ
ングがしばしば用いられているので、ページング要求の
要件を満たすためには、RISCは、命令セットレベルでハ
ードウエアおよびソフトウエアの両方において代わりの
ものを与えなくてはならない。
［発明の要約］ この発明は命令実行と並行してメモリへのデータ参照
を実行するための機構を実現するための、単純なアーキ
テクチャを提供する。このアーキテクチャは特にRISCに
適しており、メインメモリロードまたはストアアドレス
をストアするためのチャネルアドレスレジスタと、スト
ア動作のためのデータを一時的にストアするチャネルデ
ータレジスタと、ロード動作の場合、ファイル内のロー
ドされたレジスタの番号を含む制御情報を格納するチャ
ネル制御レジスタとを採用する。この番号は、ロードさ
れるべきデータの命令の依存性を検出するために用いら
れる。論理回路は、もしロードから必要とされるデータ
がまだ利用可能でないなら、以後の命令処理を一時停止
する。
命令実行サイクルがロードデータをレジスタファイル
に書込み直すために利用可能となるまで、ロードデータ
をストアするためのデータイン（DATA−IN）レジスタが
用いられる。この技術はレジスタファイルへの別々の経
路の必要性をなくす。論理回路はレジスタファイルロケ
ーションを効果的に置換するために、その書戻しの前の
データの記憶を検出する。
ページフォルトの間、ページフォルトを回復できるよ
うにするために、チャネルアドレスと、チャネルデータ
と、チャネル制御レジスタとの内容がセーブされる。
［好ましい実施例の詳細な説明］ 縮小命令セットコピュータ（RISC）のデジタルプロセ
ッサ制御部10は第１図にブロック図の形で示されてい
る。このデジタルプロセッサ制御部10は命令実行とメモ
リへのデータ参照とを同時に提供する。プロセッサ10は
頻繁に用いられるデータを記憶するためのレジスタファ
イル12を含む。プロセッサ10に用いるのに適しているレ
ジスタファイルは関連した同時係属中の、William M.J
ohnson,Brian W.Case,Rod Fleck,Ole MollerおよびC
heng Gang Kongのための1985年８月30日に出願され、
この発明の譲受人に譲渡された、「手順内レジスタ割り
当て、手順呼出し、マルチタスキング動作のために最適
化された汎用レジスタファイル（General Purpose Re
gister File Optimized for Intraprocedual Regi
ster Allocation,Procedure Calls,and Multitaskin
g Performance）」と題される米国特許連続番号第771,
311号の出願に説明される。その説明はここで引用によ
り援用される。第１図に示される経路は示された要素の
間のデータの流れのみを例示し、いくつかの信号を並列
に導伝することができる。制御信号経路もまた当業者に
よって認められるように、必要であるが、種々の例示さ
れた要素の制御を達成する方法は当業者によって周知で
あるので第１図に示されていない。
簡単には、レジスタファイル12は各々が指示部または
数を持った１組のレジスタを含む。レジスタファイル12
は第１および第２の読出ポートと、第１および第２の読
出アドレスポートと、書込ポートとを有する。第１の読
出ポートに転送されたファイル12内のレジスタの内容は
バス14を介してデータラッチ16に導伝され、そして第２
の読出ポートに転送された内容はバス18を介してデータ
ラッチ20に導伝される。それぞれデータラッチ16および
データラッチ20の出力端子はそれぞれバス22および24を
介してそれぞれ算術論理ユニット（ALU）26への第１お
よび第２の入力に接続される。ALU26の出力端子はバス2
8を介してラッチ16およびラッチ20の第２の入力端子に
接続される。バス28はまた、ALU26の出力をデータラッ
チ30の入力端子に接続する。ラッチ30の出力端子はバス
32を介してレジスタファイル12の書込ポートに接続され
る。
第１図に示されていないプロセッサ10の部分は示され
ていない命令キャッシュからフェッチされる命令を処理
し、そして命令によって要求された動作の実行を引き起
こす。そのような動作はファイル12のレジスタからのデ
ータラッチ16または20のうちの１つへのローディングを
含むことがある。レジスタのアドレスは命令によって特
定される。あるいは、上述のような動作はラッチ30に保
持されるALU26の動作の結果をファイル12のレジスタに
ストアすることであることもある。この場合もまた、ア
ドレスは命令によって特定される。これらの動作は当業
者によって認められるであろうように、第２図に図示さ
れていないプロセッサ10の部分によって制御される。こ
れらの動作の詳細な説明には関連した同時係属中の出願
を参照することができる。
メインメモリ34はあまりしばしば必要とされないデー
タをストアするためにプロセッサ10によって用いられ
る。双方向のデータバス36はメモリ34をプロセッサ10の
ために働くローカルチャネル38に接続させる。図示され
ていない他のプロセッサがプロセッサ10とメモリ34を共
有してもよい。その場合、それらはそれら自身のローカ
ルチャネルを介してメモリ34に接続される。
データインレジスタ40の入力端子はローカルチャネル
38に接続され、そのためメモリ34から読出されたロード
データは一時的にストアされ得る。データインレジスタ
40の出力端子はバス42を介してラッチ16、20および30の
入力端子に接続される。
チャネルアドレスレジスタ44の入力端子はバス46を介
してレジスタファイル12の第１の読出ポートに接続さ
れ、そしてチャネルデータレジスタ48の入力端子はバス
50を介してレジスタファイル12の第２の読出ポートに接
続される。チャネルアドレスおよびチャネルデータレジ
スタの44および48の出力端子はそれぞれバス52および54
を介してローカルチャネル38に接続される。チャネル制
御レジスタ56は状態および制御信号をプロセッサ10の制
御部分から受取り、そしてローカルチャネル38に接続さ
れた要素の間の交信を維持する信号ライン58を介して信
号を発生する。
ロードまたはストア命令のデコードサイクルの間、プ
ロセッサ10の制御部分は信号を発生し、それによってメ
モリアドレスがレジスタファイル12の第２の読出部分で
発生され、そしてストア命令の場合にはデータがレジス
タファイル12の第１の読出部分で発生され、そしてデコ
ードサイクルの最後でアドレスはバス46を介してチャネ
ルアドレスレジスタ44に導伝され、データはバス50を介
してチャネルデータレジスタ48に導伝され、そして制御
情報はチャネル制御レジスタ56内に置かれる。レジスタ
44、48および56の内容はメモリ34へのメモリ参照が完了
するまで変化されず、そのためもし完了前にメモリ34の
ページフォルトが起こると、これらのレジスタの内容は
セーブされそしてバスがフォルトを検出することを引起
こした動作を再度始めるために用いられる。
通常では、ALU26およびプロセッサ10の関連した部分
による命令の実行は、チャネル制御レジスタ56およびプ
ロセッサ10の制御部分の制御の下で、データインレジス
タ40を介してのメインメモリ34からの、およびチャネル
アドレスおよびデータレジスタ44および48を介してのメ
インメモリへのデータの転送と独立してそして同時に起
こり得る。しかしながら、チャネル制御レジスタ56にス
トアされたファイル12のレジスタの番号はまた、メモリ
へのデータ参照と命令実行とを同時に行なうことを妨げ
るような、ロードされるべきデータに「依存する」命令
を検出するために用いることができる。
第１図に示される比較器60は第１および第２の信号ラ
イン62および64上で、それぞれファイル12から検索され
るべきオペランドのレジスタ番号と、進行中のロードの
行先であり、すなわちオペランドをロードするために用
いられるファイル12内のレジスタのレジスタ番号とを示
す信号を受取る。ライン62および64上の信号はまたレジ
スタファイル12のそれぞれ第１および第２の読出アドレ
スポートに与えられる。比較器60はまた進行中であるロ
ードに関するファイル12内のレジスタ番号を示す制御信
号を信号ライン58を介してチャネル制御レジスタ56から
受取る。比較器60は、もしライン62または64に沿って導
伝されるレジスタ番号がライン58に沿って導伝されるも
のと結果として一致するなら、出力端子でHIGH HOLD信
号を発生し、そしてオペランドを読出す命令の、それよ
り先への処理は進行中のロードが完了されるまで一時停
止する。
主要メモリ34へのデータのローディングおよび記憶の
間の、プロセッサ10の動作をより良く理解するために、
記憶参照命令の実行を例示する第２図を次に参照すべき
である。ロード命令の部分100は、オペレーションコー
ド102と、メモリ34のソースアドレスのファイル12内の
ロケーションを識別するレジスタロケーション番号104
と、制御情報106と、レジスタファイル12内の行先アド
レス108からなっているのが示される。第２図に示され
るように、ソースアドレスはチャネルアドレスレジスタ
44への後の転送のためにファイル12内の、ロケーション
番号104によって識別されるロケーションのレジスタに
ストアされ、制御情報106および行先アドレス108はプロ
セッサ状態情報と一緒にチャネル制御レジスタ56にスト
アされる。
ストア命令の部分110はオペレーションコード112と、
メモリ34のソースアドレスのファイル12内のロケーショ
ンを識別するレジスタロケーション番号114と、レジス
タファイル12から読出されるべきデータのソースのレジ
スタロケーション番号116と、制御情報118とからなって
いるのが第２図に示される。ソースアドレスは後のチャ
ネルアドレスレジスタ44への転送のためにレジスタファ
イル12内のロケーション番号114によって識別されるロ
ケーションにストアされ、データソースは後のチャネル
データレジスタ48への転送のためにロケーション番号11
6によって識別されるロケーションでレジスタファイル1
2内にストアされ、そして制御情報118はチャネル制御レ
ジスタ56内にストアされる。このようにしてデータは命
令実行と同時に、レジスタファイル12へメインメモリ34
からロードされ、そしてレジスタファイル12からメイン
メモリ34へとストアされ得る。命令依存性は上で述べら
れた比較器60によって検出され、そしてもし依存性が検
出されるなら、ロードが完了するまで命令のさらなる実
行を妨げる。その代わりに、もしページフォルトがメイ
ンメモリ34内で検出されるなら、レジスタ44、48および
56の内容はフォルト動作を解決および再度始めるために
用いられ得る。
第１図を再び参照すると、メインメモリ34から読出さ
れたデータはバス36およびローカルチャネル38を介して
データリンレジスタ40に導伝され、そのデータがレジス
タファイル12に書込まれる命令実行サイクルが利用可能
となるまでデータインレジスタ40にストアされる。レジ
スタファイル12のサイズがそのような動作のための別々
のデータ経路を排除するので、第１図に例示されるプロ
セッサの動作およびアーキテクチャはそのような別々の
経路の必要性をなくす。データがデータインレジスタ40
内にある間、上に図示された命令の依存性を検出する比
較器は、ALU26によって使用するためにこのデータのソ
ースを制御する。この期間の間、データインレジスタ40
の内容はバス42と、それぞれデータラッチ16および20を
介してALU26の第１または第２の入力のいずれかに導伝
され、そのためデータインレジスタ40は主要メモリ34か
ら検索されたデータの行先であるファイル12内のレジス
タを効果的に取替える。
そこでデータインレジスタ40の内容をレジスタファイ
ル12に書込むための命令実行サイクルが利用可能になる
と、レジスタ40の内容はラッチ30に導伝され、そしてそ
こからバス32を介してファイル12の書込ポートへと導伝
される。
データインレジスタ40がメモリ34から読出されたデー
タを一時的にストアするために用いられることを引き起
こした命令に続く命令であって、メインメモリ34からデ
ータのアクセスを必要とするようなものが存在し得る。
この後者の命令もまた、データインレジスタ40内でのデ
ータの一時的な記憶を必要とするだろう。しかしなが
ら、この後の命令の存在もまた、第３図のタイミング図
に関して以下に述べられるように、レジスタファイル12
に書込むためのサイクルの利用の可能性を保証する。
命令キャッシュからのフェッチ命令と、デコード命令
と、命令実行と、結果のストアの命令の処理のためにプ
ロセッサ10は４段階パイプラインを採用する。第３図は
この発明のプロセッサ10によって与えられる同時の記憶
データ参照および命令の実行を例示するタイミング図で
ある。時間t0で始まり、命令フェッチサイクル201が起
こり、次にt1で始まる命令デコードサイクル202が続
き、次にt2で始まる命令実行サイクル203が続き、次にt
3で始まるファイル12へのストアバック動作204が続き、
t4まで持続する。プロセッサ10はこれもまた時間t2で始
まるデータ205のレジスタファイル12からメインメモリ3
4までの転送を始動することができ、そのためt3で始ま
る命令の実行203に即座に続くサイクルの間、転送が起
こる。ストアバック動作は主要メモリ転送動作205が終
わった後に時間t3で起こらなければならず、こうして遅
延されたストアバック動作206はt5で始まり、t6まで継
続する。さらに、メインメモリ34からファイル12へのデ
ータの転送は遅延されたストアバック動作206と同時に
期間t5ないしt6の間に起こることができる。
【図面の簡単な説明】
第１図はデータ参照および命令実行を平行に提供するRI
SCプロセッサの一部分のブロック図である。 第２図はこの発明のプロセッサによるロードおよびスト
ア命令の実行を例示する。 第３図は同時のデータへのデータ参照および命令実行を
例示するこの発明のプロセッサのタイミング図である。 図において、10はデジタルプロセッサ制御部分、12はレ
ジスタファイル、14,16,22,24,28,32,42,46,50,52およ
び54はバス、16,20および30はデータラッチ、26は演算
論理装置（ALU）、34はメインメモリ、36は双方向のデ
ータバス、38はローカルチャネル、40はデータインレジ
スタ、44はチャネルアドレスレジスタ、48はチャネルデ
ータレジスタ、56はチャネル制御レジスタ、58は信号ラ
イン、60は比較器、62および64は信号ライン、102は動
作コード、104はアドレスソース、106は制御情報、108
は行先アドレス、112は動作コード、114はアドレスソー
ス、116はデータソース、118は制御情報、201は命令フ
ェッチサイクル、202は命令デコードサイクル、203は命
令実行サイクル、204はストアバック動作、205はデータ
転送、206はストアバック動作である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン・ガン・コン アメリカ合衆国、カリフォルニア州、サ ン・ホセ アグア・ヴィスタ・ドライ ブ、2822 (72)発明者 オーレ・モラー デンマーク王国、デ・ゴ・2990 ニーヴ ァ ローモゼン、310 (56)参考文献 特開 昭59−231652（ＪＰ，Ａ) 特開 昭57−100680（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリからのロード命令とメモリへのスト
    ア命令とを含むセットからの命令をサイクル的に実行
    し、前記メモリへのアクセスと同時に命令実行を提供す
    るデジタルプロセッサ制御装置であって、 第１および第２の出力端子と、第１および第２のアドレ
    ス端子と、入力端子とを有し、各々がロケーション指示
    部を有する複数個の複数ビットワードを、前記ワードを
    表わす信号が前記入力端子に与えられるとストアし、前
    記第１および第２のアドレス端子に与えられる前記信号
    に対応するロケーションにストアされる前記ワードにそ
    れぞれ対応する信号を前記第１および第２の出力端子に
    発生するためのファイル手段と、 前記メモリに接続され、前記メモリから読出されたワー
    ドを一時的に受取りそしてストアし、そして前記ワード
    に対応する信号を出力端子に発生するための第１の一時
    記憶手段と、 前記ファイル手段の前記出力端子と前記第１の一時記憶
    手段の出力端子とに接続される複数個の入力端子を有
    し、前記入力端子に与えられた前記信号の選択可能なも
    のを算術的に組合せ、そして前記組合せに対応する信号
    を発生するための組合せ手段と、 それぞれ前記ファイル手段の第１および第２の出力端子
    に接続され、前記ファイル手段の第１および第２の出力
    端子に発生されたワードに対応する信号を一時的に受取
    りそしてストアするための第２および第３の一時記憶手
    段と、 制御情報を一時的に受取りそしてストアし、前記制御情
    報からチャネル制御信号を発生するための第４の一時記
    憶手段と、さらに、 前記組合せ手段と前記第１の一時記憶手段とによって発
    生された前記信号に応答し、前記信号の１つを前記ファ
    イル手段の入力端子に選択的に導伝するための第１の多
    重手段とを含み、 前記メモリは前記第２および第４の一時記憶手段の内容
    に応答して前記第３の一時記憶手段の内容をストアし、
    さらに 前記第１の多重手段が前記第１の一時記憶手段の内容を
    前記ファイル手段に導伝するまで、前記組合せ手段が、
    前記第１の一時記憶手段の内容を選択する、プロセッサ
    制御装置。
  2. 【請求項２】前記組合せ手段が、 第１および第２の入力端子と出力端子とを有し、前記組
    合せに対応する前記信号を発生するための算術論理ユニ
    ット手段と、 前記ファイル手段の前記第１の出力端子と、前記算術論
    理ユニット手段の前記出力端子と、前記第１の一時記憶
    手段の前記出力端子とでそれぞれ発生された信号に応答
    して、前記算術論理ユニット手段の前記第１の入力端子
    に選択的に導伝するための第２の多重手段と、 前記ファイル手段の前記第２の出力端子と、前記算術論
    理ユニット手段の前記出力端子と、前記第１の一時記憶
    手段の前記出力端子とでそれぞれ発生された信号に応答
    し、前記算術論理ユニット手段の前記第２の入力端子に
    選択的に導電するための第３の多重手段とを含む、特許
    請求の範囲第１項に記載のデジタルプロセッサ制御装
    置。
  3. 【請求項３】前記第４の一時記憶手段によってストアさ
    れた前記制御情報が前記第１の一時記憶手段の内容に対
    応するファイル手段ロケーション指示部を含む、特許請
    求の範囲第１項に記載のデジタルプロセッサ制御装置。
  4. 【請求項４】メモリからのロード命令とメモリへのスト
    ア命令とを含むセットからの命令をサイクル的に実行
    し、前記メモリへのアクセスと同時に命令実行を提供す
    るデジタルプロセッサ制御装置であって、 第１および第２の出力端子と、第１および第２のアドレ
    ス端子と、入力端子とを有し、各々がロケーション指示
    部を有する複数個の複数ビットワードを、前記ワードを
    表わす信号が前記入力端子に与えられるとストアし、そ
    れぞれ前記第１および第２のアドレス端子に与えられる
    前記信号に対応するロケーションにストアされる前記ワ
    ードに対応する信号を前記第１および第２の出力端子に
    発生するためのファイル手段と、 前記メモリに接続され、前記メモリから読出されたワー
    ドを一時的に受取りそしてストアし、そして前記ワード
    に対応する信号を出力端子に発生するための第１の一時
    記憶手段と、 前記ファイル手段の前記出力端子と前記第１の一時記憶
    手段の出力端子とに接続される複数個の入力端子を有
    し、前記入力端子に与えられた前記信号の選択可能なも
    のを算術的に組合せ、そして前記組合せに対応する信号
    を発生するための組合せ手段と、 それぞれ前記ファイル手段の第１および第２の出力端子
    に接続され、前記ファイル手段の第１および第２の出力
    端子に発生されたワードに対応する信号を一時的に受取
    りそしてストアするための第２および第３の一時記憶手
    段と、 制御情報を一時的に受取りそしてストアし、前記制御情
    報からチャネル制御信号を発生するための第４の一時記
    憶手段と、さらに 前記組合せ手段と前記第１の一時記憶手段によって発生
    された前記信号に応答し、前記信号の１つを前記ファイ
    ル手段の入力端子に選択的に導伝するための第１の多重
    手段とを含み、 前記メモリは前記第２および第４の一時記憶手段の内容
    に応答して前記第３の一時記憶手段の内容をストアし、
    さらに 前記第１の多重手段が前記第１の一時記憶手段の内容を
    前記ファイル手段に導伝するまで、前記組合せ手段が前
    記第１の一時記憶手段の前記内容を選択し、さらに 前記ファイル手段の前記第１および第２のアドレス端子
    にそれぞれ接続される第１および第２の入力端子を有
    し、前記チャネル制御信号に応答して、前記チャネル制
    御信号から、前記チャネル制御信号のアドレス部分と、
    前記ファイル手段の前記第１および第２の入力端子に与
    えられた前記アドレス信号の少なくとも１つとが同一で
    ある場合には、その同一であることを表わす第１の信号
    を発生し、そうでない場合には第２の信号を発生するた
    めの比較手段を含む、デジタルプロセッサ制御装置。
  5. 【請求項５】各々がロケーション指示部を有するレジス
    タのファイルを有するデジタルプロセッサ制御による、
    メモリへのアクセスと同時に、各々が複数個のオペラン
    ドを含む命令を実行する方法であって、 ａ） キャッシュから命令を読出す段階と、 ｂ） 段階（ａ）で読出された命令のオペランドのレジ
    スタファイルのロケーション指示部を決定する段階と、 ｃ） 段階（ｂ）で決定された前記オペランドのレジス
    タファイルのロケーション指示部をストアする段階と、 ｄ） 段階（ｃ）でストアされた前記ロケーション指示
    部のいずれもがあるロケーション指定と等しくないな
    ら、メモリの前記レジスタファイル内の前記あるロケー
    ション指定からのデータのロードと並列に、段階（ａ）
    で読出された前記命令を実行する段階と、 ｅ） メモリから読出された、前記レジスタファイル内
    のロケーション指示部にストアされるべきデータを一時
    的にストアする段階と、 ｆ） もし前記ロケーション指示部の１個以上が段階
    （ｅ）で規定された前記ロケーション指示部と等しいな
    らその場合は前記１個以上のオペランドとして段階
    （ｅ）で一時的にストアされたデータを用いるが、もし
    そうでなければ、段階（ｃ）でストアされた前記ロケー
    ション指示部でのデータを用いて段階（ａ）で読出され
    た前記命令を実行する段階とを含む、並列実行およびメ
    モリアクセス方法。
  6. 【請求項６】段階（ｅ）で一時的にストアされた前記デ
    ータが前記レジスタファイル内の前記ロケーション指示
    部にストアされるまで、段階（ｅ）および（ｆ）を繰返
    す段階とをさらに含む、特許請求の範囲第５項に記載の
    並列実行およびメモリアクセス方法。
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