JPS63240632A - 情報処理装置 - Google Patents
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- JPS63240632A JPS63240632A JP62074910A JP7491087A JPS63240632A JP S63240632 A JPS63240632 A JP S63240632A JP 62074910 A JP62074910 A JP 62074910A JP 7491087 A JP7491087 A JP 7491087A JP S63240632 A JPS63240632 A JP S63240632A
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- 230000010365 information processing Effects 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
- G06F11/141—Saving, restoring, recovering or retrying at machine instruction level for bus or memory accesses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
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- G06F2212/206—Memory mapped I/O
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は情報処理装置に係り、特に命令制御装置に関す
る。
る。
[従来の技術]
従来の命令制御方式が採用されている中央処理装置の一
例を第5図に示す。第5図に於て、52は命令先取り部
、53は命令デコード部、54は命令実行部、55はバ
スインターフェース部、56は外部バスをそれぞれ示し
ている。
例を第5図に示す。第5図に於て、52は命令先取り部
、53は命令デコード部、54は命令実行部、55はバ
スインターフェース部、56は外部バスをそれぞれ示し
ている。
命令先取り部52はバスインターフェース部55を介し
て外部バス56から先取りした命令コードを蓄積して命
令キューを形成し、命令デコード部53の要求に従って
命令デコード部53に命令コードを供給する。命令デコ
ード部53は命令先取り部52から送られてくる命令コ
ードをデコードして命令実行部54の制御情報を送出し
、また、メモリオペランドの実行アドレスを計算してバ
スインターフェース部55に送出する。命令実行部54
は命令デコード部53から送られてきた制御情報に基づ
き演算等を実行する。バスインターフェース部55は命
令デコード部53から供給されたアドレスに基づき外部
メモリへのアクセス及び命令先取り部52への命令の先
取りを実行する。
て外部バス56から先取りした命令コードを蓄積して命
令キューを形成し、命令デコード部53の要求に従って
命令デコード部53に命令コードを供給する。命令デコ
ード部53は命令先取り部52から送られてくる命令コ
ードをデコードして命令実行部54の制御情報を送出し
、また、メモリオペランドの実行アドレスを計算してバ
スインターフェース部55に送出する。命令実行部54
は命令デコード部53から送られてきた制御情報に基づ
き演算等を実行する。バスインターフェース部55は命
令デコード部53から供給されたアドレスに基づき外部
メモリへのアクセス及び命令先取り部52への命令の先
取りを実行する。
かかる構成の中央処理装置は一般的には命令をフェッチ
し、該命令のデコードを行い、メモリオペランドのアド
レスを計算してそのアドレスに対して読み出し/iFき
込みを行う。しかしながら、メモリアクセスの際にペー
ジフォールトが発生すると、まず、ページ単位で入れ替
えを実施し、1命令単位の先頭から再実行を行う。例え
ば、IN命令を例にして入出力命令等の実行時の動作を
詳述すると、中央処理装置はIN命令をデコードし、命
令で示されていた入出力アドレスから入出力リードを行
い、そのデータを所定のメモリアドレスに書き込もうと
する。ここで、ページフォールトが発生すると、中央処
理装置はまずページ入れ替えを実行し、しかる後に命令
の先頭から再実行を行う。
し、該命令のデコードを行い、メモリオペランドのアド
レスを計算してそのアドレスに対して読み出し/iFき
込みを行う。しかしながら、メモリアクセスの際にペー
ジフォールトが発生すると、まず、ページ単位で入れ替
えを実施し、1命令単位の先頭から再実行を行う。例え
ば、IN命令を例にして入出力命令等の実行時の動作を
詳述すると、中央処理装置はIN命令をデコードし、命
令で示されていた入出力アドレスから入出力リードを行
い、そのデータを所定のメモリアドレスに書き込もうと
する。ここで、ページフォールトが発生すると、中央処
理装置はまずページ入れ替えを実行し、しかる後に命令
の先頭から再実行を行う。
[発明が解決しようとする問題点コ
しかしながら、上記従来の中央処理装置ではページフォ
ールトが発生するとページ入れ替えを行い、しかる後に
命令の先頭から再実行を行うので、入出力命令の場合に
は再実行時に読み取るデータが不正確になることがあっ
た。即ち、入出力アドレスの割り当てられている周辺装
置によってとよ、最初にデータを読み取った後にデータ
の内容が変化するものがあり、この様な周辺装置からは
命令の再実行時に正しいデータを得ることができないと
いう問題点が生じる。
ールトが発生するとページ入れ替えを行い、しかる後に
命令の先頭から再実行を行うので、入出力命令の場合に
は再実行時に読み取るデータが不正確になることがあっ
た。即ち、入出力アドレスの割り当てられている周辺装
置によってとよ、最初にデータを読み取った後にデータ
の内容が変化するものがあり、この様な周辺装置からは
命令の再実行時に正しいデータを得ることができないと
いう問題点が生じる。
上記問題点を避けるにはリフトウェアによってページフ
ォールトが発生しないようなアドレス指定をしなければ
ならず、そのためにプログラム作成上の制約が発生する
という問題点が生じる。
ォールトが発生しないようなアドレス指定をしなければ
ならず、そのためにプログラム作成上の制約が発生する
という問題点が生じる。
従って、本発明の目的は、命令を正常に再実行でき、し
かもプログラム作成上の制約のない情報処理装置を提供
することである。
かもプログラム作成上の制約のない情報処理装置を提供
することである。
[問題点を解決するための手段]
本願第1発明は、バスとの間で情報の授受を行うバスイ
ンターフェース部と、該バスインターフェース部を介し
て供給された命令に関する情報をデコードする命令デコ
ード部と、デコードされた命令に間する情報を実行する
命令実行部とを備えた情報処理装置において、上記命令
デコード部は、命令デコーダと、該命令デコーダから供
給されるタグ情報にしたがい実効アドレスを計算する実
効アドレス生成部と、上記実効アドレスに基づき実アド
レスを発生させるメモリ管理ユニットと、デコードされ
た命令に関する情報のキューとを有し、デコードされた
命令に関する情報が所定の入出力命令であることを示し
ている場合には上記タグ情報と上記キューとに基づき上
記バスインターフェース部と上記バスとの間の情報の授
受を制限あるいは制限を解除させることを特徴としてい
る。
ンターフェース部と、該バスインターフェース部を介し
て供給された命令に関する情報をデコードする命令デコ
ード部と、デコードされた命令に間する情報を実行する
命令実行部とを備えた情報処理装置において、上記命令
デコード部は、命令デコーダと、該命令デコーダから供
給されるタグ情報にしたがい実効アドレスを計算する実
効アドレス生成部と、上記実効アドレスに基づき実アド
レスを発生させるメモリ管理ユニットと、デコードされ
た命令に関する情報のキューとを有し、デコードされた
命令に関する情報が所定の入出力命令であることを示し
ている場合には上記タグ情報と上記キューとに基づき上
記バスインターフェース部と上記バスとの間の情報の授
受を制限あるいは制限を解除させることを特徴としてい
る。
上記第1発明に牽連する第2発明は、バスとの間で情報
の授受を行うバスインターフェース部と、該バスインタ
ーフェース部を介して供給された命令に関する情報をデ
コードする命令デコード部と、デコードされた命令に関
する情報を実ゴテする命令実行部とを備えた情報処理装
置において、上記命令デコード部は、命令デコーダと、
該命令デコーダから供給されるタグ情報にしたがい実効
アドレスを計算する実効アドレス生成部と、上記実効ア
ドレスに基づき実アドレスを発生させるメモリ管理ユニ
ットと、デコードされた命令に関する情報のキューと、
仮想記憶空間上の入出力アドレスが人出カマツブされて
いるか否かに関する情報を保持している仮想記憶ページ
情報テーブルとを有し、デコードされた命令に関する情
報が所定の入出力命令であることを示している場合には
該仮想記憶ページ情報テーブルを参照して入出力命令に
関与する入出力アドレスが人出カマツブされているか否
かを判断し、該判断結果に基づき上記バスインターフェ
ース部と上記バスとの間の情報の授受を制限または非制
限することを特徴としている。
の授受を行うバスインターフェース部と、該バスインタ
ーフェース部を介して供給された命令に関する情報をデ
コードする命令デコード部と、デコードされた命令に関
する情報を実ゴテする命令実行部とを備えた情報処理装
置において、上記命令デコード部は、命令デコーダと、
該命令デコーダから供給されるタグ情報にしたがい実効
アドレスを計算する実効アドレス生成部と、上記実効ア
ドレスに基づき実アドレスを発生させるメモリ管理ユニ
ットと、デコードされた命令に関する情報のキューと、
仮想記憶空間上の入出力アドレスが人出カマツブされて
いるか否かに関する情報を保持している仮想記憶ページ
情報テーブルとを有し、デコードされた命令に関する情
報が所定の入出力命令であることを示している場合には
該仮想記憶ページ情報テーブルを参照して入出力命令に
関与する入出力アドレスが人出カマツブされているか否
かを判断し、該判断結果に基づき上記バスインターフェ
ース部と上記バスとの間の情報の授受を制限または非制
限することを特徴としている。
[発明の作用]
上記構成の本願第1発明に係る情報処理装置では、バス
インターフェース部がバスか°ら命令に関する情報を受
は取ると、該バスインターフェース部を介して供給され
た命令に関する情報を命令デコード部がデコードする。
インターフェース部がバスか°ら命令に関する情報を受
は取ると、該バスインターフェース部を介して供給され
た命令に関する情報を命令デコード部がデコードする。
このデコードされた命令に関する情報が所定の入出力命
令であるときには、命令デコーダから供給されたタグ情
報にしたがい実効アドレス生成部が実効アドレスを計算
し、上記実効アドレスに基づきメモリ管理部が実アドレ
スを発生させるとともに、デコードされた命令に関する
情報をキューに供給する。これらの動作と共に、命令デ
コード部は上記タグ情報に基づき上記バスインターフェ
ース部と上記バスとの間の情報の授受を制限する。従っ
て、ページフォールトが発生してもページ入れ替え中は
入出力アドレスのリードは保留され、ページ入れ替え後
の命令の再実行時に上記制限が解除されて上記留保され
ていた入出力アドレスのリードは実行される。
令であるときには、命令デコーダから供給されたタグ情
報にしたがい実効アドレス生成部が実効アドレスを計算
し、上記実効アドレスに基づきメモリ管理部が実アドレ
スを発生させるとともに、デコードされた命令に関する
情報をキューに供給する。これらの動作と共に、命令デ
コード部は上記タグ情報に基づき上記バスインターフェ
ース部と上記バスとの間の情報の授受を制限する。従っ
て、ページフォールトが発生してもページ入れ替え中は
入出力アドレスのリードは保留され、ページ入れ替え後
の命令の再実行時に上記制限が解除されて上記留保され
ていた入出力アドレスのリードは実行される。
上記構成の本願第2発明に係る情報処理装置では、バス
インターフェース部がバスから命令に関する情報を受は
取ると、該バスインターフェース部を介して供給された
命令に関する情報を命令デコード部がデコードする。こ
のデコードされた命令に関する情報が所定の入出力命令
であるときには、命令デコーダから供給されたタグ情報
にしたがい実効アドレス生成部が実効アドレスを計算し
、上記実効アドレスに基づきメモリ管理部が実アドレス
を発生させるとともに、デコードされた命令に関する情
報をキュー に供給する。これらの動作と共に、命令デ
コード部は仮想記憶ページ情報テーブルを参照して上記
入出力命令に関与する入出力アドレスが入出力マップさ
れているか否かを判断し、人出カマツブされていると上
記バスインターフェース部と上記バスとの間の情報の授
受を制限する。従って、ページフォールトが発生しても
ページ入れ替え中は入出力アドレスのリードは保留され
、ページ入れ替え後の再実行時に上記制限が解除されて
上記留保されていた入出力アドレスのリードは実行され
る。
インターフェース部がバスから命令に関する情報を受は
取ると、該バスインターフェース部を介して供給された
命令に関する情報を命令デコード部がデコードする。こ
のデコードされた命令に関する情報が所定の入出力命令
であるときには、命令デコーダから供給されたタグ情報
にしたがい実効アドレス生成部が実効アドレスを計算し
、上記実効アドレスに基づきメモリ管理部が実アドレス
を発生させるとともに、デコードされた命令に関する情
報をキュー に供給する。これらの動作と共に、命令デ
コード部は仮想記憶ページ情報テーブルを参照して上記
入出力命令に関与する入出力アドレスが入出力マップさ
れているか否かを判断し、人出カマツブされていると上
記バスインターフェース部と上記バスとの間の情報の授
受を制限する。従って、ページフォールトが発生しても
ページ入れ替え中は入出力アドレスのリードは保留され
、ページ入れ替え後の再実行時に上記制限が解除されて
上記留保されていた入出力アドレスのリードは実行され
る。
[実施例コ
以下、本発明の実施例について説明する。
第1図は本願第1発明の一実施例を示すブロック図であ
り、図中、11は命令デコード情報を蓄えておくキュー
であり、命令デコーダ12が入出力命令をデコードした
場合にはこのキュー11の特定ビットがアクティブにな
る。命令デコーダ12は命令先取り部13に取り込まれ
た命令のデコードを行い、その結果の内のデコード情報
はキュー11へ、タグ情報は実行アドレス生成部に送ら
れる。実行アドレス生成部15ではメモリオペランドの
実行アドレスを計算してその結果をメモリ管理ユニット
16に送出する。メモリ管理ユニット16ては仮想アド
レスから実アドレスへの変換が行われ、該実アドレスに
基づきバスインターフェース部14にてアドレスバス1
8を介して送出した実アドレスで示されるメモリアドレ
スからデータバス19を介してリード・ライトを実行し
、命令をフェッチすると、該命令を命令先取り部13に
供給する。命令デコーダ12て発生する命令デコード情
報はキュー11を経て命令実行部17に供給され、命令
実行部17はこのデコード情報に基づき演算を実行する
。
り、図中、11は命令デコード情報を蓄えておくキュー
であり、命令デコーダ12が入出力命令をデコードした
場合にはこのキュー11の特定ビットがアクティブにな
る。命令デコーダ12は命令先取り部13に取り込まれ
た命令のデコードを行い、その結果の内のデコード情報
はキュー11へ、タグ情報は実行アドレス生成部に送ら
れる。実行アドレス生成部15ではメモリオペランドの
実行アドレスを計算してその結果をメモリ管理ユニット
16に送出する。メモリ管理ユニット16ては仮想アド
レスから実アドレスへの変換が行われ、該実アドレスに
基づきバスインターフェース部14にてアドレスバス1
8を介して送出した実アドレスで示されるメモリアドレ
スからデータバス19を介してリード・ライトを実行し
、命令をフェッチすると、該命令を命令先取り部13に
供給する。命令デコーダ12て発生する命令デコード情
報はキュー11を経て命令実行部17に供給され、命令
実行部17はこのデコード情報に基づき演算を実行する
。
次に、入出力(I 10)命令が命令デコーダに供給さ
れた場合について説明する。命令デコード部13に入出
力命令が取り込まれると、その命令は命令デコーダ12
.に送出され、命令デコーダ12は入出力命令をデコー
ドするとキュー11の特定ビットをアクティブにすると
ともに、タグ情報にデコード中の命令が入出力命令であ
る旨を載せて実行アドレス生成部15に供給する。実行
アドレス生成部15は上記タグ情報に基づきデコード中
の命令が入出力命令である旨の信号を形成してバスイン
ターフェース部14に供給する。この信号に応答してバ
スインターフェース部14は外部バスとの信号の授受を
停止する。
れた場合について説明する。命令デコード部13に入出
力命令が取り込まれると、その命令は命令デコーダ12
.に送出され、命令デコーダ12は入出力命令をデコー
ドするとキュー11の特定ビットをアクティブにすると
ともに、タグ情報にデコード中の命令が入出力命令であ
る旨を載せて実行アドレス生成部15に供給する。実行
アドレス生成部15は上記タグ情報に基づきデコード中
の命令が入出力命令である旨の信号を形成してバスイン
ターフェース部14に供給する。この信号に応答してバ
スインターフェース部14は外部バスとの信号の授受を
停止する。
続いて、IN命令を例にして本実施例の動作を詳述する
。通常IN命令は第1オペランド部に入出カポ−ドアド
レスを、第2オペランド部にメモリアドレスをそれぞれ
含んでいる。まず、命令デコーダ12はタグ情報により
デコード中の命令が入出力命令であることを実行アドレ
ス生成部15に通知する。バスインターフェース部14
はこのタグ情報に応答して以後のバスアクセスを停止す
る。従って、IN命令の第1オペランドに基づく入出力
アドレス・リードは保留されることになる。
。通常IN命令は第1オペランド部に入出カポ−ドアド
レスを、第2オペランド部にメモリアドレスをそれぞれ
含んでいる。まず、命令デコーダ12はタグ情報により
デコード中の命令が入出力命令であることを実行アドレ
ス生成部15に通知する。バスインターフェース部14
はこのタグ情報に応答して以後のバスアクセスを停止す
る。従って、IN命令の第1オペランドに基づく入出力
アドレス・リードは保留されることになる。
しかしながら、アドレス計算等は通常通り行われてバス
インターフェース部14の入出力アドレスラッチにラッ
チされる。次に、実効アドレス生成部15とメモリ管理
ユニットによって第2オペランドアドレスの計算、変換
等が実行され、ページフォールトが発生すると命令の実
行を中断し、ページ入れ替え等の処理を行う。その後に
IN命令の最初から再実行するが、この処理の完了後に
命令デコーダ12は命令デコードキューを命令実行部1
7に渡す。この命令デコードキューでは命令デコーダ1
2によってIN命令をデコードした結果として特定ビッ
トがアクティブになっているので、命令実行部17はバ
スインターフェース部14に外部バスアクセスの再開を
指令する信号を送出する。その結果、バスインターフェ
ース部14は保留していた入出力アドレスのり−1とメ
モリアドレスへのライトとを実行し、これによりIN命
令の実行を完了する。
インターフェース部14の入出力アドレスラッチにラッ
チされる。次に、実効アドレス生成部15とメモリ管理
ユニットによって第2オペランドアドレスの計算、変換
等が実行され、ページフォールトが発生すると命令の実
行を中断し、ページ入れ替え等の処理を行う。その後に
IN命令の最初から再実行するが、この処理の完了後に
命令デコーダ12は命令デコードキューを命令実行部1
7に渡す。この命令デコードキューでは命令デコーダ1
2によってIN命令をデコードした結果として特定ビッ
トがアクティブになっているので、命令実行部17はバ
スインターフェース部14に外部バスアクセスの再開を
指令する信号を送出する。その結果、バスインターフェ
ース部14は保留していた入出力アドレスのり−1とメ
モリアドレスへのライトとを実行し、これによりIN命
令の実行を完了する。
次に、第2図を参照して本願第2発明の一実施例を説明
する。第2図中、番号21乃至27で示されている構成
は第1図中の番号11乃至17て示されている構成に対
応している。本実施例ではメモリマツブト入出力方式を
採用しているので、入出力空間としてコツピングされて
いるページを示すテーブル28を有している。上記第1
発明の一実施例では入出力命令をデコードすることによ
り得られるタグ情報とデコード情報とによってバスイン
ターフェース部、命令実行部を制御していたが、メモリ
マツブト入出力方式を採用すると通常のメモリアクセス
の命令で入出力にアクセスすることになり、命令数も増
加するので、デコード情報で制御することは非常に困難
になる。
する。第2図中、番号21乃至27で示されている構成
は第1図中の番号11乃至17て示されている構成に対
応している。本実施例ではメモリマツブト入出力方式を
採用しているので、入出力空間としてコツピングされて
いるページを示すテーブル28を有している。上記第1
発明の一実施例では入出力命令をデコードすることによ
り得られるタグ情報とデコード情報とによってバスイン
ターフェース部、命令実行部を制御していたが、メモリ
マツブト入出力方式を採用すると通常のメモリアクセス
の命令で入出力にアクセスすることになり、命令数も増
加するので、デコード情報で制御することは非常に困難
になる。
メモリマツブト入出力方式というのは仮想記憶空間に入
出力アドレス空間を割り当てることによって実現される
。まず、命令デコーダ22はメモリアクセスの命令のデ
コードを開始し−、アドレス計算を実行するためのタグ
情報を実効アドレス生成部25に送り、ここで得られた
実効アドレスはメモリ管理ユニット26に送られて仮想
アドレスから実アドレスへの変換が行われる。この時に
テーブル28を参照する。テーブル28の内部構造を第
3図に示す。テーブル28は32ビツト長のデータで本
処理装置の仮想記憶空間のページ数分存在する。図中、
31は各ページの主記憶上でのベースアドレスを示して
いる。32は仮想記憶管理制御ビットである。33はそ
のページが人出カマツブされているか否かを示すビット
であり、こ □のビットが「1」のときには人出カマツ
ブされていることを示しており、「0」のときには入出
力マップされていないことを示している。
出力アドレス空間を割り当てることによって実現される
。まず、命令デコーダ22はメモリアクセスの命令のデ
コードを開始し−、アドレス計算を実行するためのタグ
情報を実効アドレス生成部25に送り、ここで得られた
実効アドレスはメモリ管理ユニット26に送られて仮想
アドレスから実アドレスへの変換が行われる。この時に
テーブル28を参照する。テーブル28の内部構造を第
3図に示す。テーブル28は32ビツト長のデータで本
処理装置の仮想記憶空間のページ数分存在する。図中、
31は各ページの主記憶上でのベースアドレスを示して
いる。32は仮想記憶管理制御ビットである。33はそ
のページが人出カマツブされているか否かを示すビット
であり、こ □のビットが「1」のときには人出カマツ
ブされていることを示しており、「0」のときには入出
力マップされていないことを示している。
第4図を参照してユニット間の信号の授受を説明する。
テーブル28を参照した結果、入出力空間としてマツピ
ングされているアドレスへのアクセス47であることが
判別すると、メモリアクセスは入出力空間へのアクセス
であることを示す信号49を実効アドレス生成ユニット
42を送出し、更に命令デコーダ41へも同義の信号5
0を供給する。その結果、命令デコードキューに入出力
アクセスである旨の情報51を載せて命令実行・ユニッ
トへ知らせる。メモリ管理ユニット43はメモリアクセ
スが入出力空間へのアクセスであると判明した時点で、
タグ情報48を書き換え、バスインターフェース部44
箱のタグ情報を参照して以降のバスアクセスを停止する
。この関にメモリアドレスの計算と変換とを完了させて
命令デコードユニットから命令デコードキューが有効で
ある旨の信号が出力されると、キューの値を受は取った
命令実行部はバスアクセスの停止を解除する信号24を
バスインターフェース部に送出し、外部バスに留保され
ていたリード・ライトを実行する。
ングされているアドレスへのアクセス47であることが
判別すると、メモリアクセスは入出力空間へのアクセス
であることを示す信号49を実効アドレス生成ユニット
42を送出し、更に命令デコーダ41へも同義の信号5
0を供給する。その結果、命令デコードキューに入出力
アクセスである旨の情報51を載せて命令実行・ユニッ
トへ知らせる。メモリ管理ユニット43はメモリアクセ
スが入出力空間へのアクセスであると判明した時点で、
タグ情報48を書き換え、バスインターフェース部44
箱のタグ情報を参照して以降のバスアクセスを停止する
。この関にメモリアドレスの計算と変換とを完了させて
命令デコードユニットから命令デコードキューが有効で
ある旨の信号が出力されると、キューの値を受は取った
命令実行部はバスアクセスの停止を解除する信号24を
バスインターフェース部に送出し、外部バスに留保され
ていたリード・ライトを実行する。
この様に入出力アクセスの判定をメモリ管理ユニットで
行うと、入出力命令に限らず、即ちデコード情報に入出
力アクセスである旨を付加しなくても入出力命令制御が
行え、メモリマツブト入出力方式の命令制御が容易にお
こなえる。
行うと、入出力命令に限らず、即ちデコード情報に入出
力アクセスである旨を付加しなくても入出力命令制御が
行え、メモリマツブト入出力方式の命令制御が容易にお
こなえる。
[発明の効果]
以上説明してきたように、本願第1発明では命令に関す
る情報に基づくタグ情報とキューとに従い、所定の入出
力命令の場合はバスとバスインターフェース部との間の
情報の授受を制限するので、ページフォールトが発生し
てもページ書換え等の終了後の再実行時に入出力アドレ
スへのアクセスを実行する。従って、データの誤りが発
生することがなく、プログラム作成上の制限を受けるこ
ともない。
る情報に基づくタグ情報とキューとに従い、所定の入出
力命令の場合はバスとバスインターフェース部との間の
情報の授受を制限するので、ページフォールトが発生し
てもページ書換え等の終了後の再実行時に入出力アドレ
スへのアクセスを実行する。従って、データの誤りが発
生することがなく、プログラム作成上の制限を受けるこ
ともない。
本願第2発明でも、仮想記憶ページ情報テーブルを参照
して該テーブルに入出力マップされているとバスとバス
インターフェースとの間の情報の授受を制限するので、
第1発明と同様にデータの誤りが発生することがなく、
プログラム作成上の制限を受けることもない。
して該テーブルに入出力マップされているとバスとバス
インターフェースとの間の情報の授受を制限するので、
第1発明と同様にデータの誤りが発生することがなく、
プログラム作成上の制限を受けることもない。
第1図は本願第1発明の一実施例を示すブロック図、
第2図は本願第2発明の一実施例を示すブロック図、
第3図は第2発明の一実施例における入出力アドレス参
照テーブルの構成を示すブロック図、第4図は第2発明
の一実施例の動作を説明するためのブロック図、 第5図は従来の情報処理装置の構成を示すブロック図で
ある。 11.21・φ・・・φ・・・キュー、12.22・・
・・・・・・・・命令デコーダ、13.23・・・・・
・・・・命令先取り部、14.24・・・・・・・・・
バスインターフェース部、 15.25・・・・・・・・・実効アドレス生成部、 16.26・・・・・・・・・メモリ管理ユニット、 17.27・・・・・・・・・命令実行部、18.29
・・・・・・・・・アドレスバス、19.20・・・
・・・・ ・ ・データバス、28・・・・・・・・・
・・・入出力アドレス参照テーブル。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第4図 第5図
照テーブルの構成を示すブロック図、第4図は第2発明
の一実施例の動作を説明するためのブロック図、 第5図は従来の情報処理装置の構成を示すブロック図で
ある。 11.21・φ・・・φ・・・キュー、12.22・・
・・・・・・・・命令デコーダ、13.23・・・・・
・・・・命令先取り部、14.24・・・・・・・・・
バスインターフェース部、 15.25・・・・・・・・・実効アドレス生成部、 16.26・・・・・・・・・メモリ管理ユニット、 17.27・・・・・・・・・命令実行部、18.29
・・・・・・・・・アドレスバス、19.20・・・
・・・・ ・ ・データバス、28・・・・・・・・・
・・・入出力アドレス参照テーブル。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第4図 第5図
Claims (2)
- (1)バスとの間で情報の授受を行うバスインターフェ
ース部と、 該バスインターフェース部を介して供給された命令に関
する情報をデコードする命令デコード部と、 デコードされた命令に関する情報を実行する命令実行部
とを備えた情報処理装置において、上記命令デコード部
は、 命令デコーダと、 該命令デコーダから供給されるタグ情報にしたがい実効
アドレスを計算する実効アドレス生成部と、 上記実効アドレスに基づき実アドレスを発生させるメモ
リ管理ユニットと、 デコードされた命令に関する情報のキューとを有し、デ
コードされた命令に関する情報が所定の入出力命令であ
ることを示している場合には上記タグ情報と上記キュー
とに基づき上記バスインターフェース部と上記バスとの
間の情報の授受を制限あるいは制限を解除させることを
特徴とする情報処理装置。 - (2)バスとの間で情報の授受を行うバスインターフェ
ース部と、 該バスインターフェース部を介して供給された命令に関
する情報をデコードする命令デコード部と、 デコードされた命令に関する情報を実行する命令実行部
とを備えた情報処理装置において、上記命令デコード部
は、 命令デコーダと、 該命令デコーダから供給されるタグ情報にしたがい実効
アドレスを計算する実効アドレス生成部と、 上記実効アドレスに基づき実アドレスを発生させるメモ
リ管理ユニットと、 デコードされた命令に関する情報のキューと、仮想記憶
空間上の入出力アドレスが入出力マップされているか否
かに関する情報を保持している仮想記憶ページ情報テー
ブルとを有し、デコードされた命令に関する情報が所定
の入出力命令であることを示している場合には該仮想記
憶ページ情報テーブルを参照して入出力命令に関与する
入出力アドレスが入出力マップされているか否かを判断
し、該判断結果に基づき上記バスインターフェース部と
上記バスとの間の情報の授受を制限または非制限にする
ことを特徴とする情報処理装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62074910A JPS63240632A (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
EP19880105019 EP0288760A3 (en) | 1987-03-27 | 1988-03-28 | Data processor capable of correctly re-executing instructions |
US07/173,784 US5016169A (en) | 1987-03-27 | 1988-03-28 | Data processor capable of correctly re-executing instructions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62074910A JPS63240632A (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63240632A true JPS63240632A (ja) | 1988-10-06 |
Family
ID=13561014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62074910A Pending JPS63240632A (ja) | 1987-03-27 | 1987-03-27 | 情報処理装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5016169A (ja) |
EP (1) | EP0288760A3 (ja) |
JP (1) | JPS63240632A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05233288A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | 情報処理装置 |
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1988
- 1988-03-28 EP EP19880105019 patent/EP0288760A3/en not_active Withdrawn
- 1988-03-28 US US07/173,784 patent/US5016169A/en not_active Expired - Fee Related
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Publication number | Publication date |
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EP0288760A3 (en) | 1992-01-29 |
US5016169A (en) | 1991-05-14 |
EP0288760A2 (en) | 1988-11-02 |
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