JPS63240632A - 情報処理装置 - Google Patents

情報処理装置

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JPS63240632A
JPS63240632A JP62074910A JP7491087A JPS63240632A JP S63240632 A JPS63240632 A JP S63240632A JP 62074910 A JP62074910 A JP 62074910A JP 7491087 A JP7491087 A JP 7491087A JP S63240632 A JPS63240632 A JP S63240632A
Authority
JP
Japan
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instruction
information
input
output
address
Prior art date
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Application number
JP62074910A
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English (en)
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Hiroshi Koya
小屋　啓
Yoshikuni Satou
佐藤　由邦
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to US07/173,784 priority patent/US5016169A/en
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    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
    • G06F11/141—Saving, restoring, recovering or retrying at machine instruction level for bus or memory accesses
    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は情報処理装置に係り、特に命令制御装置に関す
る。
［従来の技術］ 従来の命令制御方式が採用されている中央処理装置の一
例を第５図に示す。第５図に於て、５２は命令先取り部
、５３は命令デコード部、５４は命令実行部、５５はバ
スインターフェース部、５６は外部バスをそれぞれ示し
ている。
命令先取り部５２はバスインターフェース部５５を介し
て外部バス５６から先取りした命令コードを蓄積して命
令キューを形成し、命令デコード部５３の要求に従って
命令デコード部５３に命令コードを供給する。命令デコ
ード部５３は命令先取り部５２から送られてくる命令コ
ードをデコードして命令実行部５４の制御情報を送出し
、また、メモリオペランドの実行アドレスを計算してバ
スインターフェース部５５に送出する。命令実行部５４
は命令デコード部５３から送られてきた制御情報に基づ
き演算等を実行する。バスインターフェース部５５は命
令デコード部５３から供給されたアドレスに基づき外部
メモリへのアクセス及び命令先取り部５２への命令の先
取りを実行する。
かかる構成の中央処理装置は一般的には命令をフェッチ
し、該命令のデコードを行い、メモリオペランドのアド
レスを計算してそのアドレスに対して読み出し／ｉＦき
込みを行う。しかしながら、メモリアクセスの際にペー
ジフォールトが発生すると、まず、ページ単位で入れ替
えを実施し、１命令単位の先頭から再実行を行う。例え
ば、ＩＮ命令を例にして入出力命令等の実行時の動作を
詳述すると、中央処理装置はＩＮ命令をデコードし、命
令で示されていた入出力アドレスから入出力リードを行
い、そのデータを所定のメモリアドレスに書き込もうと
する。ここで、ページフォールトが発生すると、中央処
理装置はまずページ入れ替えを実行し、しかる後に命令
の先頭から再実行を行う。
［発明が解決しようとする問題点コ しかしながら、上記従来の中央処理装置ではページフォ
ールトが発生するとページ入れ替えを行い、しかる後に
命令の先頭から再実行を行うので、入出力命令の場合に
は再実行時に読み取るデータが不正確になることがあっ
た。即ち、入出力アドレスの割り当てられている周辺装
置によってとよ、最初にデータを読み取った後にデータ
の内容が変化するものがあり、この様な周辺装置からは
命令の再実行時に正しいデータを得ることができないと
いう問題点が生じる。
上記問題点を避けるにはリフトウェアによってページフ
ォールトが発生しないようなアドレス指定をしなければ
ならず、そのためにプログラム作成上の制約が発生する
という問題点が生じる。
従って、本発明の目的は、命令を正常に再実行でき、し
かもプログラム作成上の制約のない情報処理装置を提供
することである。
［問題点を解決するための手段］ 本願第１発明は、バスとの間で情報の授受を行うバスイ
ンターフェース部と、該バスインターフェース部を介し
て供給された命令に関する情報をデコードする命令デコ
ード部と、デコードされた命令に間する情報を実行する
命令実行部とを備えた情報処理装置において、上記命令
デコード部は、命令デコーダと、該命令デコーダから供
給されるタグ情報にしたがい実効アドレスを計算する実
効アドレス生成部と、上記実効アドレスに基づき実アド
レスを発生させるメモリ管理ユニットと、デコードされ
た命令に関する情報のキューとを有し、デコードされた
命令に関する情報が所定の入出力命令であることを示し
ている場合には上記タグ情報と上記キューとに基づき上
記バスインターフェース部と上記バスとの間の情報の授
受を制限あるいは制限を解除させることを特徴としてい
る。
上記第１発明に牽連する第２発明は、バスとの間で情報
の授受を行うバスインターフェース部と、該バスインタ
ーフェース部を介して供給された命令に関する情報をデ
コードする命令デコード部と、デコードされた命令に関
する情報を実ゴテする命令実行部とを備えた情報処理装
置において、上記命令デコード部は、命令デコーダと、
該命令デコーダから供給されるタグ情報にしたがい実効
アドレスを計算する実効アドレス生成部と、上記実効ア
ドレスに基づき実アドレスを発生させるメモリ管理ユニ
ットと、デコードされた命令に関する情報のキューと、
仮想記憶空間上の入出力アドレスが人出カマツブされて
いるか否かに関する情報を保持している仮想記憶ページ
情報テーブルとを有し、デコードされた命令に関する情
報が所定の入出力命令であることを示している場合には
該仮想記憶ページ情報テーブルを参照して入出力命令に
関与する入出力アドレスが人出カマツブされているか否
かを判断し、該判断結果に基づき上記バスインターフェ
ース部と上記バスとの間の情報の授受を制限または非制
限することを特徴としている。
［発明の作用］ 上記構成の本願第１発明に係る情報処理装置では、バス
インターフェース部がバスか°ら命令に関する情報を受
は取ると、該バスインターフェース部を介して供給され
た命令に関する情報を命令デコード部がデコードする。
このデコードされた命令に関する情報が所定の入出力命
令であるときには、命令デコーダから供給されたタグ情
報にしたがい実効アドレス生成部が実効アドレスを計算
し、上記実効アドレスに基づきメモリ管理部が実アドレ
スを発生させるとともに、デコードされた命令に関する
情報をキューに供給する。これらの動作と共に、命令デ
コード部は上記タグ情報に基づき上記バスインターフェ
ース部と上記バスとの間の情報の授受を制限する。従っ
て、ページフォールトが発生してもページ入れ替え中は
入出力アドレスのリードは保留され、ページ入れ替え後
の命令の再実行時に上記制限が解除されて上記留保され
ていた入出力アドレスのリードは実行される。
上記構成の本願第２発明に係る情報処理装置では、バス
インターフェース部がバスから命令に関する情報を受は
取ると、該バスインターフェース部を介して供給された
命令に関する情報を命令デコード部がデコードする。こ
のデコードされた命令に関する情報が所定の入出力命令
であるときには、命令デコーダから供給されたタグ情報
にしたがい実効アドレス生成部が実効アドレスを計算し
、上記実効アドレスに基づきメモリ管理部が実アドレス
を発生させるとともに、デコードされた命令に関する情
報をキュー　に供給する。これらの動作と共に、命令デ
コード部は仮想記憶ページ情報テーブルを参照して上記
入出力命令に関与する入出力アドレスが入出力マップさ
れているか否かを判断し、人出カマツブされていると上
記バスインターフェース部と上記バスとの間の情報の授
受を制限する。従って、ページフォールトが発生しても
ページ入れ替え中は入出力アドレスのリードは保留され
、ページ入れ替え後の再実行時に上記制限が解除されて
上記留保されていた入出力アドレスのリードは実行され
る。
［実施例コ 以下、本発明の実施例について説明する。
第１図は本願第１発明の一実施例を示すブロック図であ
り、図中、１１は命令デコード情報を蓄えておくキュー
であり、命令デコーダ１２が入出力命令をデコードした
場合にはこのキュー１１の特定ビットがアクティブにな
る。命令デコーダ１２は命令先取り部１３に取り込まれ
た命令のデコードを行い、その結果の内のデコード情報
はキュー１１へ、タグ情報は実行アドレス生成部に送ら
れる。実行アドレス生成部１５ではメモリオペランドの
実行アドレスを計算してその結果をメモリ管理ユニット
１６に送出する。メモリ管理ユニット１６ては仮想アド
レスから実アドレスへの変換が行われ、該実アドレスに
基づきバスインターフェース部１４にてアドレスバス１
８を介して送出した実アドレスで示されるメモリアドレ
スからデータバス１９を介してリード・ライトを実行し
、命令をフェッチすると、該命令を命令先取り部１３に
供給する。命令デコーダ１２て発生する命令デコード情
報はキュー１１を経て命令実行部１７に供給され、命令
実行部１７はこのデコード情報に基づき演算を実行する
。
次に、入出力（Ｉ　１０）命令が命令デコーダに供給さ
れた場合について説明する。命令デコード部１３に入出
力命令が取り込まれると、その命令は命令デコーダ１２
．に送出され、命令デコーダ１２は入出力命令をデコー
ドするとキュー１１の特定ビットをアクティブにすると
ともに、タグ情報にデコード中の命令が入出力命令であ
る旨を載せて実行アドレス生成部１５に供給する。実行
アドレス生成部１５は上記タグ情報に基づきデコード中
の命令が入出力命令である旨の信号を形成してバスイン
ターフェース部１４に供給する。この信号に応答してバ
スインターフェース部１４は外部バスとの信号の授受を
停止する。
続いて、ＩＮ命令を例にして本実施例の動作を詳述する
。通常ＩＮ命令は第１オペランド部に入出カポ−ドアド
レスを、第２オペランド部にメモリアドレスをそれぞれ
含んでいる。まず、命令デコーダ１２はタグ情報により
デコード中の命令が入出力命令であることを実行アドレ
ス生成部１５に通知する。バスインターフェース部１４
はこのタグ情報に応答して以後のバスアクセスを停止す
る。従って、ＩＮ命令の第１オペランドに基づく入出力
アドレス・リードは保留されることになる。
しかしながら、アドレス計算等は通常通り行われてバス
インターフェース部１４の入出力アドレスラッチにラッ
チされる。次に、実効アドレス生成部１５とメモリ管理
ユニットによって第２オペランドアドレスの計算、変換
等が実行され、ページフォールトが発生すると命令の実
行を中断し、ページ入れ替え等の処理を行う。その後に
ＩＮ命令の最初から再実行するが、この処理の完了後に
命令デコーダ１２は命令デコードキューを命令実行部１
７に渡す。この命令デコードキューでは命令デコーダ１
２によってＩＮ命令をデコードした結果として特定ビッ
トがアクティブになっているので、命令実行部１７はバ
スインターフェース部１４に外部バスアクセスの再開を
指令する信号を送出する。その結果、バスインターフェ
ース部１４は保留していた入出力アドレスのり−１とメ
モリアドレスへのライトとを実行し、これによりＩＮ命
令の実行を完了する。
次に、第２図を参照して本願第２発明の一実施例を説明
する。第２図中、番号２１乃至２７で示されている構成
は第１図中の番号１１乃至１７て示されている構成に対
応している。本実施例ではメモリマツブト入出力方式を
採用しているので、入出力空間としてコツピングされて
いるページを示すテーブル２８を有している。上記第１
発明の一実施例では入出力命令をデコードすることによ
り得られるタグ情報とデコード情報とによってバスイン
ターフェース部、命令実行部を制御していたが、メモリ
マツブト入出力方式を採用すると通常のメモリアクセス
の命令で入出力にアクセスすることになり、命令数も増
加するので、デコード情報で制御することは非常に困難
になる。
メモリマツブト入出力方式というのは仮想記憶空間に入
出力アドレス空間を割り当てることによって実現される
。まず、命令デコーダ２２はメモリアクセスの命令のデ
コードを開始し−、アドレス計算を実行するためのタグ
情報を実効アドレス生成部２５に送り、ここで得られた
実効アドレスはメモリ管理ユニット２６に送られて仮想
アドレスから実アドレスへの変換が行われる。この時に
テーブル２８を参照する。テーブル２８の内部構造を第
３図に示す。テーブル２８は３２ビツト長のデータで本
処理装置の仮想記憶空間のページ数分存在する。図中、
３１は各ページの主記憶上でのベースアドレスを示して
いる。３２は仮想記憶管理制御ビットである。３３はそ
のページが人出カマツブされているか否かを示すビット
であり、こ　□のビットが「１」のときには人出カマツ
ブされていることを示しており、「０」のときには入出
力マップされていないことを示している。
第４図を参照してユニット間の信号の授受を説明する。
テーブル２８を参照した結果、入出力空間としてマツピ
ングされているアドレスへのアクセス４７であることが
判別すると、メモリアクセスは入出力空間へのアクセス
であることを示す信号４９を実効アドレス生成ユニット
４２を送出し、更に命令デコーダ４１へも同義の信号５
０を供給する。その結果、命令デコードキューに入出力
アクセスである旨の情報５１を載せて命令実行・ユニッ
トへ知らせる。メモリ管理ユニット４３はメモリアクセ
スが入出力空間へのアクセスであると判明した時点で、
タグ情報４８を書き換え、バスインターフェース部４４
箱のタグ情報を参照して以降のバスアクセスを停止する
。この関にメモリアドレスの計算と変換とを完了させて
命令デコードユニットから命令デコードキューが有効で
ある旨の信号が出力されると、キューの値を受は取った
命令実行部はバスアクセスの停止を解除する信号２４を
バスインターフェース部に送出し、外部バスに留保され
ていたリード・ライトを実行する。
この様に入出力アクセスの判定をメモリ管理ユニットで
行うと、入出力命令に限らず、即ちデコード情報に入出
力アクセスである旨を付加しなくても入出力命令制御が
行え、メモリマツブト入出力方式の命令制御が容易にお
こなえる。
［発明の効果］ 以上説明してきたように、本願第１発明では命令に関す
る情報に基づくタグ情報とキューとに従い、所定の入出
力命令の場合はバスとバスインターフェース部との間の
情報の授受を制限するので、ページフォールトが発生し
てもページ書換え等の終了後の再実行時に入出力アドレ
スへのアクセスを実行する。従って、データの誤りが発
生することがなく、プログラム作成上の制限を受けるこ
ともない。
本願第２発明でも、仮想記憶ページ情報テーブルを参照
して該テーブルに入出力マップされているとバスとバス
インターフェースとの間の情報の授受を制限するので、
第１発明と同様にデータの誤りが発生することがなく、
プログラム作成上の制限を受けることもない。
【図面の簡単な説明】
第１図は本願第１発明の一実施例を示すブロック図、 第２図は本願第２発明の一実施例を示すブロック図、 第３図は第２発明の一実施例における入出力アドレス参
照テーブルの構成を示すブロック図、第４図は第２発明
の一実施例の動作を説明するためのブロック図、 第５図は従来の情報処理装置の構成を示すブロック図で
ある。 １１．２１・φ・・・φ・・・キュー、１２．２２・・
・・・・・・・・命令デコーダ、１３．２３・・・・・
・・・・命令先取り部、１４．２４・・・・・・・・・
バスインターフェース部、 １５．２５・・・・・・・・・実効アドレス生成部、 １６．２６・・・・・・・・・メモリ管理ユニット、 １７．２７・・・・・・・・・命令実行部、１８．２９
・・・・・・・・・アドレスバス、１９．２０・・・　
・・・・　・　・データバス、２８・・・・・・・・・
・・・入出力アドレス参照テーブル。 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− 第４図 第５図

Claims (2)

    【特許請求の範囲】
  1. （１）バスとの間で情報の授受を行うバスインターフェ
    ース部と、 該バスインターフェース部を介して供給された命令に関
    する情報をデコードする命令デコード部と、 デコードされた命令に関する情報を実行する命令実行部
    とを備えた情報処理装置において、上記命令デコード部
    は、 命令デコーダと、 該命令デコーダから供給されるタグ情報にしたがい実効
    アドレスを計算する実効アドレス生成部と、 上記実効アドレスに基づき実アドレスを発生させるメモ
    リ管理ユニットと、 デコードされた命令に関する情報のキューとを有し、デ
    コードされた命令に関する情報が所定の入出力命令であ
    ることを示している場合には上記タグ情報と上記キュー
    とに基づき上記バスインターフェース部と上記バスとの
    間の情報の授受を制限あるいは制限を解除させることを
    特徴とする情報処理装置。
  2. （２）バスとの間で情報の授受を行うバスインターフェ
    ース部と、 該バスインターフェース部を介して供給された命令に関
    する情報をデコードする命令デコード部と、 デコードされた命令に関する情報を実行する命令実行部
    とを備えた情報処理装置において、上記命令デコード部
    は、 命令デコーダと、 該命令デコーダから供給されるタグ情報にしたがい実効
    アドレスを計算する実効アドレス生成部と、 上記実効アドレスに基づき実アドレスを発生させるメモ
    リ管理ユニットと、 デコードされた命令に関する情報のキューと、仮想記憶
    空間上の入出力アドレスが入出力マップされているか否
    かに関する情報を保持している仮想記憶ページ情報テー
    ブルとを有し、デコードされた命令に関する情報が所定
    の入出力命令であることを示している場合には該仮想記
    憶ページ情報テーブルを参照して入出力命令に関与する
    入出力アドレスが入出力マップされているか否かを判断
    し、該判断結果に基づき上記バスインターフェース部と
    上記バスとの間の情報の授受を制限または非制限にする
    ことを特徴とする情報処理装置。
JP62074910A 1987-03-27 1987-03-27 情報処理装置 Pending JPS63240632A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP62074910A JPS63240632A (ja) 1987-03-27 1987-03-27 情報処理装置
EP19880105019 EP0288760A3 (en) 1987-03-27 1988-03-28 Data processor capable of correctly re-executing instructions
US07/173,784 US5016169A (en) 1987-03-27 1988-03-28 Data processor capable of correctly re-executing instructions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62074910A JPS63240632A (ja) 1987-03-27 1987-03-27 情報処理装置

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JPS63240632A true JPS63240632A (ja) 1988-10-06

Family

ID=13561014

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62074910A Pending JPS63240632A (ja) 1987-03-27 1987-03-27 情報処理装置

Country Status (3)

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US (1) US5016169A (ja)
EP (1) EP0288760A3 (ja)
JP (1) JPS63240632A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05233288A (ja) * 1992-02-19 1993-09-10 Nec Corp 情報処理装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117489A (en) * 1987-04-22 1992-05-26 Mitsubishi Denki Kabushiki Kaisha Data-driven processor having an internal tag-generating system for generating a distinct tagged information and assembling with un-tagged information of an input/output data packet
CA2025197C (en) * 1989-10-19 1998-04-21 Michael H. Kelley Method and system for dynamically controlling the operation of a program
US5028186A (en) * 1990-01-29 1991-07-02 Mechanical Plastics Corp. Hollow wall anchor with enhanced holding strength
US5255371A (en) * 1990-04-02 1993-10-19 Unisys Corporation Apparatus for interfacing a real-time communication link to an asynchronous digital computer system by utilizing grouped data transfer commands
JP3226055B2 (ja) * 1992-09-16 2001-11-05 松下電器産業株式会社 情報処理装置
US5535352A (en) * 1994-03-24 1996-07-09 Hewlett-Packard Company Access hints for input/output address translation mechanisms
US7921261B2 (en) 2007-12-18 2011-04-05 International Business Machines Corporation Reserving a global address space
US7925842B2 (en) 2007-12-18 2011-04-12 International Business Machines Corporation Allocating a global shared memory
US8200939B2 (en) * 2008-01-31 2012-06-12 Arm Norway As Memory management unit in a microprocessor system
US8719555B2 (en) * 2008-01-31 2014-05-06 Arm Norway As Method for overcoming livelock in a multi-threaded system
US8719553B2 (en) * 2008-01-31 2014-05-06 Arm Norway As Method for re-circulating a fragment through a rendering pipeline
US8044971B2 (en) * 2008-01-31 2011-10-25 Arm Norway As Methods of and apparatus for processing computer graphics
US8115783B2 (en) * 2008-01-31 2012-02-14 Arm Norway As Methods of and apparatus for processing computer graphics
US7844746B2 (en) * 2008-02-01 2010-11-30 International Business Machines Corporation Accessing an effective address and determining whether the effective address is associated with remotely coupled I/O adapters
US8484307B2 (en) * 2008-02-01 2013-07-09 International Business Machines Corporation Host fabric interface (HFI) to perform global shared memory (GSM) operations
US8893126B2 (en) * 2008-02-01 2014-11-18 International Business Machines Corporation Binding a process to a special purpose processing element having characteristics of a processor
US8239879B2 (en) * 2008-02-01 2012-08-07 International Business Machines Corporation Notification by task of completion of GSM operations at target node
US8214604B2 (en) * 2008-02-01 2012-07-03 International Business Machines Corporation Mechanisms to order global shared memory operations
US8275947B2 (en) * 2008-02-01 2012-09-25 International Business Machines Corporation Mechanism to prevent illegal access to task address space by unauthorized tasks
US8255913B2 (en) * 2008-02-01 2012-08-28 International Business Machines Corporation Notification to task of completion of GSM operations by initiator node
US8200910B2 (en) * 2008-02-01 2012-06-12 International Business Machines Corporation Generating and issuing global shared memory operations via a send FIFO
US8146094B2 (en) * 2008-02-01 2012-03-27 International Business Machines Corporation Guaranteeing delivery of multi-packet GSM messages
CN117355816A (zh) * 2021-08-20 2024-01-05 英特尔公司 用于设备转译后备缓冲器预转译指令和对输入/输出存储器管理单元协议的扩展的装置、方法和系统
GB2611542B (en) 2021-10-06 2023-11-15 Advanced Risc Mach Ltd Circuitry and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5919287A (ja) * 1982-07-22 1984-01-31 Toshiba Corp メモリアクセス命令による入出力処理方式
JPS60193062A (ja) * 1984-03-14 1985-10-01 Nec Corp マイクロプロセツサ
JPS61118840A (ja) * 1984-11-15 1986-06-06 Nec Corp 電子計算機の制御方式

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4155119A (en) * 1977-09-21 1979-05-15 Sperry Rand Corporation Method for providing virtual addressing for externally specified addressed input/output operations
US4434459A (en) * 1980-04-25 1984-02-28 Data General Corporation Data processing system having instruction responsive apparatus for both a basic and an extended instruction set
US4442484A (en) * 1980-10-14 1984-04-10 Intel Corporation Microprocessor memory management and protection mechanism
US4604691A (en) * 1982-09-07 1986-08-05 Nippon Electric Co., Ltd. Data processing system having branch instruction prefetching performance
US4471432A (en) * 1982-10-13 1984-09-11 Wilhite John E Method and apparatus for initiating the execution of instructions using a central pipeline execution unit
US4635186A (en) * 1983-06-20 1987-01-06 International Business Machines Corporation Detection and correction of multi-chip synchronization errors
US4734852A (en) * 1985-08-30 1988-03-29 Advanced Micro Devices, Inc. Mechanism for performing data references to storage in parallel with instruction execution on a reduced instruction-set processor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5919287A (ja) * 1982-07-22 1984-01-31 Toshiba Corp メモリアクセス命令による入出力処理方式
JPS60193062A (ja) * 1984-03-14 1985-10-01 Nec Corp マイクロプロセツサ
JPS61118840A (ja) * 1984-11-15 1986-06-06 Nec Corp 電子計算機の制御方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05233288A (ja) * 1992-02-19 1993-09-10 Nec Corp 情報処理装置

Also Published As

Publication number Publication date
EP0288760A3 (en) 1992-01-29
US5016169A (en) 1991-05-14
EP0288760A2 (en) 1988-11-02

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