JPS5919287A - メモリアクセス命令による入出力処理方式 - Google Patents
メモリアクセス命令による入出力処理方式Info
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- JPS5919287A JPS5919287A JP57127875A JP12787582A JPS5919287A JP S5919287 A JPS5919287 A JP S5919287A JP 57127875 A JP57127875 A JP 57127875A JP 12787582 A JP12787582 A JP 12787582A JP S5919287 A JPS5919287 A JP S5919287A
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- JP
- Japan
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- input
- output
- memory access
- address
- memory
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理アドレスを物理アドレスに変換してメモリ
アクセスが行なわれる情報処理装置に好適するメモリア
クセス命令による入出力処理方式に関する。
アクセスが行なわれる情報処理装置に好適するメモリア
クセス命令による入出力処理方式に関する。
従来、この種の情報処理装置における入出力処理は、入
出力命令を用いて実行されるのが一般的であった。した
がって一般的な命令を生成するフォートランやコゼルな
どの高級言語で入出力処理のプログラムを生成すること
はできなかった。このため、オペレーティング争システ
ムの大部分が高級言語で書かれるようになっても、入出
力処理に関する部分については依然としてアセンブラ言
語で書かざるを得す、グログラム作成効率が低下する欠
点があった。
出力命令を用いて実行されるのが一般的であった。した
がって一般的な命令を生成するフォートランやコゼルな
どの高級言語で入出力処理のプログラムを生成すること
はできなかった。このため、オペレーティング争システ
ムの大部分が高級言語で書かれるようになっても、入出
力処理に関する部分については依然としてアセンブラ言
語で書かざるを得す、グログラム作成効率が低下する欠
点があった。
本発明は上記事情に鑑みてなされたものでその目的は、
入出力命令のような特殊な命令を使わなくでも一般的な
メモリアクセス命令（いわゆるｍｏｖｅ系命令）で入出
力処理が行なえ、もって高級右語によって入出力処理に
関するプログラム部分を記述することができるメモリア
クセス命名による入出力処理方式を提供することにある
。
入出力命令のような特殊な命令を使わなくでも一般的な
メモリアクセス命令（いわゆるｍｏｖｅ系命令）で入出
力処理が行なえ、もって高級右語によって入出力処理に
関するプログラム部分を記述することができるメモリア
クセス命名による入出力処理方式を提供することにある
。
〔発明の概１要〕
本発明は、論理アドレスを物理アドレスに変換してメモ
リアクセスが行なわれる情報処理装置に必要不可欠なア
ドレス変換表を効率よく用いることにより、メモリアク
セス命令で入出力処理が行なえろようにしたものである
。そこでアドレス変換表の各エントリに入出力操作指定
用の入出力指定ビットを付加し、この入出力指定ビット
が無効、すなわち入出力操作が指定されでいない場合に
はメモリコントローラはメモリアクセス動作を行ない、
入出力指定ビットが有効、すなわち入出力操作が指定さ
れていない場合にはメモリコントローラはメモリアクセ
ス動作を行なわないようにしている。
リアクセスが行なわれる情報処理装置に必要不可欠なア
ドレス変換表を効率よく用いることにより、メモリアク
セス命令で入出力処理が行なえろようにしたものである
。そこでアドレス変換表の各エントリに入出力操作指定
用の入出力指定ビットを付加し、この入出力指定ビット
が無効、すなわち入出力操作が指定されでいない場合に
はメモリコントローラはメモリアクセス動作を行ない、
入出力指定ビットが有効、すなわち入出力操作が指定さ
れていない場合にはメモリコントローラはメモリアクセ
ス動作を行なわないようにしている。
また本発明ではメモリアクセス命令の実行に際して上記
アドレス変換表から読み出されるエントリ内容中の入出
力指定ビットも各種の割込みビットの一つとして割込み
信号レジスタの対応ビット位置に保持される構成として
いる。そして割込み信号レジスタからの割込みを示す有
効出力に応じて割込み発生を判断し、割込み信号レジス
タの保持内容に基づいて割込み要因を判断する。本発明
では、この判断の結果、入出力操作指定による割込みが
あったことが認められた場合に入出力処理を行なうよう
Ｋしている。
アドレス変換表から読み出されるエントリ内容中の入出
力指定ビットも各種の割込みビットの一つとして割込み
信号レジスタの対応ビット位置に保持される構成として
いる。そして割込み信号レジスタからの割込みを示す有
効出力に応じて割込み発生を判断し、割込み信号レジス
タの保持内容に基づいて割込み要因を判断する。本発明
では、この判断の結果、入出力操作指定による割込みが
あったことが認められた場合に入出力処理を行なうよう
Ｋしている。
本発明では、この入出力処理を定義するための情報とし
て論理アドレスの所定部分を少なくとも充てており、当
該情報の一部で入出力対象機器を定義し、当該情報の残
り部分で入出力操作内容を定義するようにしている。そ
して、上述の入出力処理は当該情報に基づいて行なわれ
る。
て論理アドレスの所定部分を少なくとも充てており、当
該情報の一部で入出力対象機器を定義し、当該情報の残
り部分で入出力操作内容を定義するようにしている。そ
して、上述の入出力処理は当該情報に基づいて行なわれ
る。
以下、本発明の一実施例を図面を参照して説明する。図
面は本発明が適用される情報処理装置におけるＣＰＵの
要部構成を示すものである。
面は本発明が適用される情報処理装置におけるＣＰＵの
要部構成を示すものである。
図中、ＩＩは主メモリ（図示せず）から取り出された実
行すべき命令が保持される命令レジスタ、１２は命令レ
ジスタ１１に保持されている命令の実行をマイクロプロ
グラムレベルで制御するマイクロプログラム制御部（以
下、ファームウェア部と称する）である。１３は論理ア
ドレスが保持されるメモリアドレスレジスタである、、
本実施例において論理アドレスはページ番号ＰＮ（上位
アドレス）と４一ノ内相対アドレスＰＲＡ（下位アドレ
ス）とからなっている。
行すべき命令が保持される命令レジスタ、１２は命令レ
ジスタ１１に保持されている命令の実行をマイクロプロ
グラムレベルで制御するマイクロプログラム制御部（以
下、ファームウェア部と称する）である。１３は論理ア
ドレスが保持されるメモリアドレスレジスタである、、
本実施例において論理アドレスはページ番号ＰＮ（上位
アドレス）と４一ノ内相対アドレスＰＲＡ（下位アドレ
ス）とからなっている。
１４は論理アドレスー物理アドレス変換用のアドレス変
換表である。アドレス変換表１４の各エン） ＩＪの内
容は例えば該嶺ベーノの起点位置を示す起点アドレスＯ
ＲＩＱＩＮと、該当ページが主メモリ上に定義されてい
るか否かを示すイリーガルピッ） Ｉｒと、入出力操作
指定用の入出力指定ビットＩ／１０とからなっている。
換表である。アドレス変換表１４の各エン） ＩＪの内
容は例えば該嶺ベーノの起点位置を示す起点アドレスＯ
ＲＩＱＩＮと、該当ページが主メモリ上に定義されてい
るか否かを示すイリーガルピッ） Ｉｒと、入出力操作
指定用の入出力指定ビットＩ／１０とからなっている。
アドレス変換表１４は論理アドレス中の啄−ジ番号ＰＮ
によって索引される。１５は物理アドレスが保持される
物理アドレスレジスタである。本実施例において、この
物理アドレスは起点アドレス０ＲＩＧＩＮ （上位アド
レス）と（−ジ内相対アドレスＰＲＡ（下位アドレス）
との連結情報である。１６はイー・ゾ内相対アＰレスＰ
ＦＬＡとメモＩＪ リード／ライト信号Ｒ／ｖとの連結
情報が入出力管理情報として上記入出力指定ピッ） Ｉ
ｌｏの論理状態に応じて保持される入出力管理レジスタ
、１７は割込み信号レジスタである。この割込み信号レ
ジスタ１７の各ビット位置には各種の割込みビットがビ
ット対応で保持される。この割込みビットには上記イリ
ーがルビッ）Ｉｒは勿論、上記入出力指定ピッ） Ｉｌ
ｏも含１れてい次に本発明の一実施例の動作を説明する
。今、命令アドレスレジスタ１１に主メモリ（図示せず
）から取り出されたメモリアクセス命令が保持されたも
のとする。ファームウェア部１２はメモリアクセス命令
の命令コードＯＰに従って当該命令の実行制御を行なう
。１′かして、例えばアドレス修飾された論理アドレス
がメモリアドレスレジスタ１３に保持される。次にメモ
リアクセスのだめに、メモリアドレスレジスタ１３に保
持されている論理アドレス中のべ一ノ番号ＰＨに対応す
るエン） ＩＪ内容がアドレス変換表１４から取り出さ
れる。そして、上記エントリ内容中の起点アドレス０Ｒ
ＩＧＩＮを上位アドレスとし、上記論理アドレス中のペ
ージ内相対アドレスＰＲＡを下位アドレスとする物理ア
ドレスが生成される。このとき上記エン） ＩＪ内容中
のイリーガルビットＩｒはメモリコントローラ（図示せ
ず）に供給される。本実施例において、上記論理アドレ
ス中の波−ジ番号ＰＮで示されるページが主メモリ上に
定義されている場合には、イリーガルビットＩｒは論理
”０＃となっている。
によって索引される。１５は物理アドレスが保持される
物理アドレスレジスタである。本実施例において、この
物理アドレスは起点アドレス０ＲＩＧＩＮ （上位アド
レス）と（−ジ内相対アドレスＰＲＡ（下位アドレス）
との連結情報である。１６はイー・ゾ内相対アＰレスＰ
ＦＬＡとメモＩＪ リード／ライト信号Ｒ／ｖとの連結
情報が入出力管理情報として上記入出力指定ピッ） Ｉ
ｌｏの論理状態に応じて保持される入出力管理レジスタ
、１７は割込み信号レジスタである。この割込み信号レ
ジスタ１７の各ビット位置には各種の割込みビットがビ
ット対応で保持される。この割込みビットには上記イリ
ーがルビッ）Ｉｒは勿論、上記入出力指定ピッ） Ｉｌ
ｏも含１れてい次に本発明の一実施例の動作を説明する
。今、命令アドレスレジスタ１１に主メモリ（図示せず
）から取り出されたメモリアクセス命令が保持されたも
のとする。ファームウェア部１２はメモリアクセス命令
の命令コードＯＰに従って当該命令の実行制御を行なう
。１′かして、例えばアドレス修飾された論理アドレス
がメモリアドレスレジスタ１３に保持される。次にメモ
リアクセスのだめに、メモリアドレスレジスタ１３に保
持されている論理アドレス中のべ一ノ番号ＰＨに対応す
るエン） ＩＪ内容がアドレス変換表１４から取り出さ
れる。そして、上記エントリ内容中の起点アドレス０Ｒ
ＩＧＩＮを上位アドレスとし、上記論理アドレス中のペ
ージ内相対アドレスＰＲＡを下位アドレスとする物理ア
ドレスが生成される。このとき上記エン） ＩＪ内容中
のイリーガルビットＩｒはメモリコントローラ（図示せ
ず）に供給される。本実施例において、上記論理アドレ
ス中の波−ジ番号ＰＮで示されるページが主メモリ上に
定義されている場合には、イリーガルビットＩｒは論理
”０＃となっている。
Ｉｒ＝’”０”ノ場合、メモリコントローラはメモリリ
ード／ライト信号Ｒ／ｖおよび上記生成された物理アド
レスを用いてメモリアクセス動作を行なう、これに対し
、上記波−ノ番号ＰＮで示されるページが主メモリ上に
定義されていない場合には、イリーガルピッ） Ｉｒは
論−理“１″となっている。ｒ ｒ ＝ ” １ ”の
場合、メモリコントローラはメモリアクセス動作を行な
わない。本実施例は、メモリアクセス命令でも上述のよ
うにメモリコントローラがメモリアクセス動作を行なわ
ない場合があることを利用し、当該メモリアクセス命令
を入出力命令として用いるようにしたものである。
ード／ライト信号Ｒ／ｖおよび上記生成された物理アド
レスを用いてメモリアクセス動作を行なう、これに対し
、上記波−ノ番号ＰＮで示されるページが主メモリ上に
定義されていない場合には、イリーガルピッ） Ｉｒは
論−理“１″となっている。ｒ ｒ ＝ ” １ ”の
場合、メモリコントローラはメモリアクセス動作を行な
わない。本実施例は、メモリアクセス命令でも上述のよ
うにメモリコントローラがメモリアクセス動作を行なわ
ない場合があることを利用し、当該メモリアクセス命令
を入出力命令として用いるようにしたものである。
命令レジスタ１１に保持されているメモリアクセス命令
が入出力命令として使われる命令であるものとする。メ
モリアクセス命令を入出力命令として使用する場合、論
理アドレス中のべ一ノ番号ＰＮとしては、対応するペー
ジが主メモリ上に定義されていないものが採用される。
が入出力命令として使われる命令であるものとする。メ
モリアクセス命令を入出力命令として使用する場合、論
理アドレス中のべ一ノ番号ＰＮとしては、対応するペー
ジが主メモリ上に定義されていないものが採用される。
この場合、アドレス変換表７４においてこの４−ノ番号
ＰＮで指定されるエン） ＩＪ内容中のイリーガルビッ
トＩｒは論理゛ｌ”に設定されている。
ＰＮで指定されるエン） ＩＪ内容中のイリーガルビッ
トＩｒは論理゛ｌ”に設定されている。
オた、このエントリ内容中の入出力指定ビットＩ１０も
論理” １ ”に設定される。このＩｌｏ ＝”１″は
入出力操作、すなわちメモリアクセス命令を入出力命令
として使用することを示すものであるが、■ｒ＝”１ｎ
であれば前述したようにメモリコントローラはメモ
リアクセス動作を行なわないのでメモリアクセス命令を
入出力命令とし１使用することによる不都合は生じない
。
論理” １ ”に設定される。このＩｌｏ ＝”１″は
入出力操作、すなわちメモリアクセス命令を入出力命令
として使用することを示すものであるが、■ｒ＝”１ｎ
であれば前述したようにメモリコントローラはメモ
リアクセス動作を行なわないのでメモリアクセス命令を
入出力命令とし１使用することによる不都合は生じない
。
メモリアドレスレジスタ１３に保持されている論理アド
レス中の４−ノ番号ＰＮで指定されることにより前述の
如くアドレス変換表１４から取り出された対応エントリ
内容中の入出力指定ビットＩ１０が論理” ｌ”の場合
、上記論理アドレス中のべ一ノ内相対アドレスＰＲＡと
メモリリード／ライト信号Ｒ／Ｗとの連結情報が入出力
管理情報として入出力管理レジスタ１６に保持される。
レス中の４−ノ番号ＰＮで指定されることにより前述の
如くアドレス変換表１４から取り出された対応エントリ
内容中の入出力指定ビットＩ１０が論理” ｌ”の場合
、上記論理アドレス中のべ一ノ内相対アドレスＰＲＡと
メモリリード／ライト信号Ｒ／Ｗとの連結情報が入出力
管理情報として入出力管理レジスタ１６に保持される。
この場合、メモリリード／ライト信号Ｒ／Ｗは入出力管
理レジスタ１６の最下位ビット位置の保持内容となる。
理レジスタ１６の最下位ビット位置の保持内容となる。
また、アドレス変換表１４から取り出された上記対応エ
ン） ＩＪ内容中の入出力指定ピッ） Ｉｌｏ （＝”
ビ）およびイリーガルビットエｒ（＝”１”）は割込み
信号レジスタ１７の対応するビット位置にそれぞれ保持
される。しかして、割込み信号レジスタ１７の各ビット
位置の論理出力のオア出力（オアヶ・−トは図示されて
いない）がファームウェア部１２に供給される。上述の
ように割込み信号レジスタ１？の各ビットの少なくとも
１つが論理゛ＩＨの場合、上記オア出力は割込み信号と
してファームウェア部１２に入力される。
ン） ＩＪ内容中の入出力指定ピッ） Ｉｌｏ （＝”
ビ）およびイリーガルビットエｒ（＝”１”）は割込み
信号レジスタ１７の対応するビット位置にそれぞれ保持
される。しかして、割込み信号レジスタ１７の各ビット
位置の論理出力のオア出力（オアヶ・−トは図示されて
いない）がファームウェア部１２に供給される。上述の
ように割込み信号レジスタ１？の各ビットの少なくとも
１つが論理゛ＩＨの場合、上記オア出力は割込み信号と
してファームウェア部１２に入力される。
ファームウェア部１２はメモリアクセス命令の処理を終
了する（前述したように１ ｒ＝１＋ビの場合、メモリ
コントローラはメモリアクセス動作を行なわないので、
実質的なメモリアクセス処理は行なわれていない。した
がって、ファームウェア部１２のメモリアクセス命令に
対する処理内容すなわちマイクロプログラムを、本来の
メモリアクセス命令に対するそれと共用しても何ら不都
合はない）と、上記割込み信号に応じて割込み処理ルー
チンを実行する。この割込み処理ルーチンでは割込み要
因が調べられる。
了する（前述したように１ ｒ＝１＋ビの場合、メモリ
コントローラはメモリアクセス動作を行なわないので、
実質的なメモリアクセス処理は行なわれていない。した
がって、ファームウェア部１２のメモリアクセス命令に
対する処理内容すなわちマイクロプログラムを、本来の
メモリアクセス命令に対するそれと共用しても何ら不都
合はない）と、上記割込み信号に応じて割込み処理ルー
チンを実行する。この割込み処理ルーチンでは割込み要
因が調べられる。
これは、割込み信号レジスタ１７を参照することによっ
て行なわれる。上述のように割込み信号レジスタ１７の
入出力指定ピッ） ５勺に対応するビット位置の出力が
ｌ″の場合、イリーガルビットエ、に対応するビット位
置の出力が′１”であっても、入出力操作指定による割
込みと判断され、入出力処理ルーチンが実行される。な
お、上記イリーガルビットエｒに対応するビット位置の
出力だけが１″であれば、メモリアクセスにおけるイリ
ーがル割込みと判断され、イリーがル処理ルーチンが実
行される。
て行なわれる。上述のように割込み信号レジスタ１７の
入出力指定ピッ） ５勺に対応するビット位置の出力が
ｌ″の場合、イリーガルビットエ、に対応するビット位
置の出力が′１”であっても、入出力操作指定による割
込みと判断され、入出力処理ルーチンが実行される。な
お、上記イリーガルビットエｒに対応するビット位置の
出力だけが１″であれば、メモリアクセスにおけるイリ
ーがル割込みと判断され、イリーがル処理ルーチンが実
行される。
入出力処理ルーチンでは、入出力管理レジスタ１６の保
持内容すなわち入出力管理情報に基づいて入出力処理が
行なわれる。本実施例において入出力管理情報の上位ビ
ットは入出力対象機器を示し、（メモリリード／ライト
信号Ｒ／Ｗを最下位ビットとする）下位ビットは入出力
操作内容を示すようになっている。このため、メモリア
クセス命令中のオペランド郊びにリード／ライト指定は
、対応する論理アドレス中のべ一ノ内相対アドレスＰＲ
Ａの上位ビットが所望の入出力対象機器を示し、その下
位ビットとメモＩＪ リード／ライト信号Ｒ／Ｗとの連
結情報が所望の入出力操作内容を示すように適切に設定
される必要がある。しかして、入出力処理ルーチンにお
いて、上記入出力管理情報の上位ビットで示されている
入出力対象機器とＣＰＵとの間で当該入出力管理情報の
下位ビットで示されている操作内容の入出力処理が行な
われる。そして、この入出力処理が終了すると割込みが
解除され、次の命令が実行される。
持内容すなわち入出力管理情報に基づいて入出力処理が
行なわれる。本実施例において入出力管理情報の上位ビ
ットは入出力対象機器を示し、（メモリリード／ライト
信号Ｒ／Ｗを最下位ビットとする）下位ビットは入出力
操作内容を示すようになっている。このため、メモリア
クセス命令中のオペランド郊びにリード／ライト指定は
、対応する論理アドレス中のべ一ノ内相対アドレスＰＲ
Ａの上位ビットが所望の入出力対象機器を示し、その下
位ビットとメモＩＪ リード／ライト信号Ｒ／Ｗとの連
結情報が所望の入出力操作内容を示すように適切に設定
される必要がある。しかして、入出力処理ルーチンにお
いて、上記入出力管理情報の上位ビットで示されている
入出力対象機器とＣＰＵとの間で当該入出力管理情報の
下位ビットで示されている操作内容の入出力処理が行な
われる。そして、この入出力処理が終了すると割込みが
解除され、次の命令が実行される。
なお、前記実施例では、入出力管理情報が論理アドレス
中の４−ノ内相対アドレスＰＲＡとメモＩＪ ＩＪ−ド
／ライト信号Ｒ／Ｗとの連結情報であるものとして説明
したが、ペーノ内相対アドレスＰＲＡだけであってもよ
い（ただしメモリリード／ライト信号Ｒ／Ｗを用いない
場合には、指定できる種類が少なくなる可能性がある）
。
中の４−ノ内相対アドレスＰＲＡとメモＩＪ ＩＪ−ド
／ライト信号Ｒ／Ｗとの連結情報であるものとして説明
したが、ペーノ内相対アドレスＰＲＡだけであってもよ
い（ただしメモリリード／ライト信号Ｒ／Ｗを用いない
場合には、指定できる種類が少なくなる可能性がある）
。
また、前記実施例では入出力管理情報の上位ビットで入
出力対象機器を指定し、下位ビットで入出力操作内容を
指定するものとして説明したがその逆であってもよい。
出力対象機器を指定し、下位ビットで入出力操作内容を
指定するものとして説明したがその逆であってもよい。
また論理アドレス中のページ内アドレスＰＲｋＫ限らず
、論理アドレス全体、或いは論理アドレスのあらかじめ
定められた部分を入出力管理情報の一部寸たけ全部とし
てもよい。
、論理アドレス全体、或いは論理アドレスのあらかじめ
定められた部分を入出力管理情報の一部寸たけ全部とし
てもよい。
まだ、前記実施例では、イリーガルビットエ。
の論理信号をメモリコントローラに供給するものとして
説明したが、イリーガルビットＩｒおよび入出力指定ビ
ットＩ／１０の各論理信号のオア出力を擬似イリーガル
ビットとしてメモリコントローラに供給するようにして
もよ′い。
説明したが、イリーガルビットＩｒおよび入出力指定ビ
ットＩ／１０の各論理信号のオア出力を擬似イリーガル
ビットとしてメモリコントローラに供給するようにして
もよ′い。
更に前記実施例では本発明を梨−ノアドレス方式が適用
される情報処理装置に実施した場合について説明したが
、論理アドレスを物理アドレスに変換するためにアドレ
ス変換表を必要とするアドレス方式であれば、セグメン
トアドレス方式など、その他のアドレス方式が適用され
る情報処理装置にも同様に実施そきる。
される情報処理装置に実施した場合について説明したが
、論理アドレスを物理アドレスに変換するためにアドレ
ス変換表を必要とするアドレス方式であれば、セグメン
トアドレス方式など、その他のアドレス方式が適用され
る情報処理装置にも同様に実施そきる。
以上詳述したように本発明のメモリアクセス命令による
入出力処理方式によれば、入出力命令のような特殊な命
令を使わなくても一般的なメモリアクセス命令で入出力
処理を行なうことができる。このため、フォートランや
コブルなどの高級言語によって入出力処理に関するプロ
グラム部分を記述することができ、プログラム作成効率
が向−ヒする。
入出力処理方式によれば、入出力命令のような特殊な命
令を使わなくても一般的なメモリアクセス命令で入出力
処理を行なうことができる。このため、フォートランや
コブルなどの高級言語によって入出力処理に関するプロ
グラム部分を記述することができ、プログラム作成効率
が向−ヒする。
図面は本発明の一実施例を示すブロック図でちる。
１２・・・ファームウェア部（マイクログロダラム制御
部）、１３・・・メモリアドレスレノスタ、１４・・・
アドレス変換表、１６・・・入出力管理レノスタ、１７
・・・割込み信号レノスタ。
部）、１３・・・メモリアドレスレノスタ、１４・・・
アドレス変換表、１６・・・入出力管理レノスタ、１７
・・・割込み信号レノスタ。
Claims (3)
- （１）論理アドレスを物理アドレスに変換してメモリア
クセスが行なわれる情報処理装置において、論理アドレ
ス−物理アドレス変換用のアドレス変換表であって、各
エントリに入出力操作指定用の入出力指定ビットが付加
されているアドレス変換表と、メモリアクセス命令の実
行に際し、上記アドレス変換表から読み出されるエント
リ内容中の上記入出力指定ビットの論理状態に応じて上
記論理アドレスの所定部分が少なくとも保持される入出
力管理レジスタと、上記アドレス変換表から読み出され
るエントリ内容中の上記入出力指定ビットを含む各種の
割込みビットがそれぞれ対応するビット位置に保持され
る割込み信号レノスタと、上記アドレス変換表から読み
出されるエントリ内容中の上記入出力指定ビットが入出
力操作を指定している場合にメモリコントローラによる
メモリアクセス動作を禁止する手段と、上記割込み信号
レノスタからの有効出力に応じて起動され、この割込み
信号レジスタの保持内容に基づいて割込み要因を判断す
る手段と、この手段によって入出力操作指定による割込
みであるものと判断された場合に上記入出力管理レジス
タの保持内容に基づいて入出力処理を行なう手段とを具
備し、上記入出力管理レジスタの保持内容の一部で入出
力対象機器が指定され、当該保持内容の残り部分で入出
力操作内容が指定されるように構成されていることを特
徴とするメモリアクセス命令による入出力処理方式。 - （２）上記入出力管理レジスタの保持内容が上記論理ア
ドレスの所定部分とメモリリード／ライト信号との連結
情報であることを特徴とする特許請求の範囲第１項記載
のメモリアクセス命令による入出力処理方式。 - （３）上記入出力操作内容を指定する部分に上記メモリ
リード／ライト信号が含オれていることを特徴とする特
許請求の範囲第２項記載のメモリアクセス命令による入
出力処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127875A JPS5919287A (ja) | 1982-07-22 | 1982-07-22 | メモリアクセス命令による入出力処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127875A JPS5919287A (ja) | 1982-07-22 | 1982-07-22 | メモリアクセス命令による入出力処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919287A true JPS5919287A (ja) | 1984-01-31 |
Family
ID=14970797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127875A Pending JPS5919287A (ja) | 1982-07-22 | 1982-07-22 | メモリアクセス命令による入出力処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919287A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240632A (ja) * | 1987-03-27 | 1988-10-06 | Nec Corp | 情報処理装置 |
| CN103664317A (zh) * | 2012-09-17 | 2014-03-26 | 武汉市沃农肥业有限公司 | 一种新型螯合缓释中微量元素全价肥及其制备方法 |
-
1982
- 1982-07-22 JP JP57127875A patent/JPS5919287A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240632A (ja) * | 1987-03-27 | 1988-10-06 | Nec Corp | 情報処理装置 |
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