JPS59119456A - セグメンテイシヨンされたメモリのアクセス方式 - Google Patents
セグメンテイシヨンされたメモリのアクセス方式Info
- Publication number
- JPS59119456A JPS59119456A JP22695982A JP22695982A JPS59119456A JP S59119456 A JPS59119456 A JP S59119456A JP 22695982 A JP22695982 A JP 22695982A JP 22695982 A JP22695982 A JP 22695982A JP S59119456 A JPS59119456 A JP S59119456A
- Authority
- JP
- Japan
- Prior art keywords
- segment
- memory
- read
- data
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、セグメンティションされたメモリのアクセ
ス方式の改良に関するものである。
ス方式の改良に関するものである。
〔発明の技術的背景〕1
従来の該種方式を第1図、第2図を参照して説明する。
第1図において、1はCPUを示す。こ(7)CPUI
からは、アドレスバス2、デーItバス3、メモリリー
ド信号線4、メモリライト信号線5、I 701J −
ト(la6、I10ライト信号線7が延びる。8はプロ
グラムメモリを示し、このプログラムメモリ8にはアド
レスバス2、f−IIババス、メモリライト信号線4、
メモリライト信号線5が接続されている。また、セグメ
ントレジスタ9には、アドレスバス2、データバス3、
I10ライト信号線7が接続される。更に、メモリ1o
には、アドレスバス2、データバス3、メモリリード信
号a’is メモリライト信号線5が接続される。
からは、アドレスバス2、デーItバス3、メモリリー
ド信号線4、メモリライト信号線5、I 701J −
ト(la6、I10ライト信号線7が延びる。8はプロ
グラムメモリを示し、このプログラムメモリ8にはアド
レスバス2、f−IIババス、メモリライト信号線4、
メモリライト信号線5が接続されている。また、セグメ
ントレジスタ9には、アドレスバス2、データバス3、
I10ライト信号線7が接続される。更に、メモリ1o
には、アドレスバス2、データバス3、メモリリード信
号a’is メモリライト信号線5が接続される。
セグメントレジスタ9にセットされたセグメント値はデ
コーダ11へ到シ、ここでセグメント選択信号12o
、12□、12□+ −−−,12nとされて、メモリ
1゜のセグメント10o+ 101 、102 + −
−+、 1onへ送出される。
コーダ11へ到シ、ここでセグメント選択信号12o
、12□、12□+ −−−,12nとされて、メモリ
1゜のセグメント10o+ 101 、102 + −
−+、 1onへ送出される。
このようなシステムにおいて、プログラムメモリ8のア
ドレスが(o o o o )、6番地から(7FF
F )1a 番地までであり、メモリ1oのアドレスが
(8000)1a番地から(FFFF)1.番地までで
あるとする。すると、次に示す第1表のプログラムを実
行すると、データ・アドレス・各信号は、第2図のタイ
ムチャートのように変化する。
ドレスが(o o o o )、6番地から(7FF
F )1a 番地までであり、メモリ1oのアドレスが
(8000)1a番地から(FFFF)1.番地までで
あるとする。すると、次に示す第1表のプログラムを実
行すると、データ・アドレス・各信号は、第2図のタイ
ムチャートのように変化する。
第1表
先ず、00項において、メモリリード信号がアクティブ
とされ、インストラクションフェッチが行なわれ、次に
、I10ライト信号がアクティブとされ、セグメントレ
ジスタ9にセグメント値“1”がセットされる。これに
よシ、デコーダ11からは、セグメント選択信号12□
がアクティブとされて出力される。01項において、メ
モリリード信号がアクティブとされ、インストラクショ
ンフェッチが行なわれ、次に、メモリリード信号がアク
ティブとされてメモリ1oのセグメン)10□内の(s
ooo)0.番地からデータが読み出される。
とされ、インストラクションフェッチが行なわれ、次に
、I10ライト信号がアクティブとされ、セグメントレ
ジスタ9にセグメント値“1”がセットされる。これに
よシ、デコーダ11からは、セグメント選択信号12□
がアクティブとされて出力される。01項において、メ
モリリード信号がアクティブとされ、インストラクショ
ンフェッチが行なわれ、次に、メモリリード信号がアク
ティブとされてメモリ1oのセグメン)10□内の(s
ooo)0.番地からデータが読み出される。
次に、02項において、メモIJ IJ−ド信号がアク
ティブとされ、インストラクションフェッチが行なわれ
、次にI10ライト信号がアクティブとされセグメント
レジスタ9にセグメント値″2″がセットされる。これ
により、デコーダ11からは、セグメント選択信号12
2がアクティブとされて出力される。更に、03項にお
いて、メモリリード信号がアクティブとされ、インスト
ラクション7エツチが行なわれ、次にメモリライト信号
がアクティブとされて、メモリ10のセグメント102
内の(8000ha番地に、上記でリードしたデータが
書き込まれる。
ティブとされ、インストラクションフェッチが行なわれ
、次にI10ライト信号がアクティブとされセグメント
レジスタ9にセグメント値″2″がセットされる。これ
により、デコーダ11からは、セグメント選択信号12
2がアクティブとされて出力される。更に、03項にお
いて、メモリリード信号がアクティブとされ、インスト
ラクション7エツチが行なわれ、次にメモリライト信号
がアクティブとされて、メモリ10のセグメント102
内の(8000ha番地に、上記でリードしたデータが
書き込まれる。
以下、同様に、04項乃至07項が実行され、メモリ1
0のセグメント10□内の(8001)1a番地に格納
されていたデータがセグメント102内の(8001)
16番地に書き込まれる。
0のセグメント10□内の(8001)1a番地に格納
されていたデータがセグメント102内の(8001)
16番地に書き込まれる。
このように、従来の方式では、あるセグメントから、あ
るセグメントへデータを転送する際には、先ず、リード
すべきセグメントのセグメント値をセグメントレジスタ
にセットし、データの読み取シを行なった後、ライトす
べきセグメントのセグメント値をセグメントレジスタに
セットし、上記データの書き込みを行うという手法が採
られていたので、リード、ライトを行う毎にセグメント
10□内に必要なセグメント値をセットし直さなければ
寿らず、多くの時間を必要とした。
るセグメントへデータを転送する際には、先ず、リード
すべきセグメントのセグメント値をセグメントレジスタ
にセットし、データの読み取シを行なった後、ライトす
べきセグメントのセグメント値をセグメントレジスタに
セットし、上記データの書き込みを行うという手法が採
られていたので、リード、ライトを行う毎にセグメント
10□内に必要なセグメント値をセットし直さなければ
寿らず、多くの時間を必要とした。
本発明は、上述したような従来の方式の欠点に鑑みなさ
れたもので、その目的は、高速でデータ転送可能なセグ
メンティションされたメモリのアクセス方式を提供する
ことである。
れたもので、その目的は、高速でデータ転送可能なセグ
メンティションされたメモリのアクセス方式を提供する
ことである。
そこで、本発明では、セグメンティシロンされたメモリ
をアクセスする際のセグメントレジスタをリードセグメ
ント用レジスタとライトセグメント用レジスタの2個と
し、前記メモリ内の任意の2セグメント間において上記
2のレジスタを用いてデータ転送するようにした。
をアクセスする際のセグメントレジスタをリードセグメ
ント用レジスタとライトセグメント用レジスタの2個と
し、前記メモリ内の任意の2セグメント間において上記
2のレジスタを用いてデータ転送するようにした。
以下、図面を参照して本発明の詳細な説明する。
第3図は本発明の方式を採用したシステムのブロック図
である。同図において第1図と同一の構成要素には、同
一番号を付し説明を省略する。同図において、9Aはラ
イトセグメント用レジスタを示し、9Bはリードセグメ
ント用レジスタを示す。これらレジスタ9A、9Bの夫
々には、アドレスバス2、データバス3、I10ライト
信号線7が接続されている。また、ライトセグメント用
レジスタ9A及びリードセグメント用レジスタ9Bの出
力は、セレクタ13に到っていて、セレクタ13が制御
されることにより、その一方が選択されるようになって
いる。即ち、セレクタ13にはメモリリード信号線4、
メモリライト信号線5が接続されていて、メモリライト
信号がアクティブとされると、ライトセグメント用レジ
スタ9Aにセットされているセグメント値がセレクタ1
3を通過し、メモリリード信号がアクティブとされると
、リードセグメント用レジスタ9Bにセットされている
セグメント値がセレクタ13を通過する。更に、セレク
タ13の出力はデコーダ11に与えられる。
である。同図において第1図と同一の構成要素には、同
一番号を付し説明を省略する。同図において、9Aはラ
イトセグメント用レジスタを示し、9Bはリードセグメ
ント用レジスタを示す。これらレジスタ9A、9Bの夫
々には、アドレスバス2、データバス3、I10ライト
信号線7が接続されている。また、ライトセグメント用
レジスタ9A及びリードセグメント用レジスタ9Bの出
力は、セレクタ13に到っていて、セレクタ13が制御
されることにより、その一方が選択されるようになって
いる。即ち、セレクタ13にはメモリリード信号線4、
メモリライト信号線5が接続されていて、メモリライト
信号がアクティブとされると、ライトセグメント用レジ
スタ9Aにセットされているセグメント値がセレクタ1
3を通過し、メモリリード信号がアクティブとされると
、リードセグメント用レジスタ9Bにセットされている
セグメント値がセレクタ13を通過する。更に、セレク
タ13の出力はデコーダ11に与えられる。
以上のように構成されたシステムにおいて、第1表に示
したプログラムと同様の処理結果をもたらすプログラム
は、次に示す第2表のようになる。
したプログラムと同様の処理結果をもたらすプログラム
は、次に示す第2表のようになる。
以下余白
第2表
次に、第2表のプログラムによるデータ転送の動作を第
4図を参照して説明する。
4図を参照して説明する。
先ず、00項において、メモリリード信号がアクティブ
とされ、インストラクションフェッチが行なわれ、次に
、■10ライト信号がアクティブとされ、アドレスバス
2上のアドレスでリードセグメント用レジスタ9Bが指
示され、セグメント値°°1”がセットされる。01項
において、メモリリード信号がアクティブとされ、イン
ストラクションフェッチが行なわれ、次に、工10ライ
ト信号がアクティブとされ、アドレスバス2上のアドレ
スでライトセグメント用レジスタ9Aが指示され、セグ
メント値”2”がセットされる。次に、02項において
、メモリリード信号がアクティブとされ、インストラク
ションフェッチが行なわれ、更に、メモリリード信号が
アクティブとされることKより、セレクタ13がリード
セグメント用レジスタ9B内のセグメント値″′1”を
通過させる。
とされ、インストラクションフェッチが行なわれ、次に
、■10ライト信号がアクティブとされ、アドレスバス
2上のアドレスでリードセグメント用レジスタ9Bが指
示され、セグメント値°°1”がセットされる。01項
において、メモリリード信号がアクティブとされ、イン
ストラクションフェッチが行なわれ、次に、工10ライ
ト信号がアクティブとされ、アドレスバス2上のアドレ
スでライトセグメント用レジスタ9Aが指示され、セグ
メント値”2”がセットされる。次に、02項において
、メモリリード信号がアクティブとされ、インストラク
ションフェッチが行なわれ、更に、メモリリード信号が
アクティブとされることKより、セレクタ13がリード
セグメント用レジスタ9B内のセグメント値″′1”を
通過させる。
これによりデコーダ11からは、セグメント選択信号1
21がアクティブとされて出力され、メモリ10のセグ
メン)X)□内の(sooo)□6番地からデータが読
み出される。次に、03項において、メモリリード信号
がアクティブとされ、インストラクションフェッチが行
なわれ、更に、メモリライト信号がアクティブとされる
ことにより、セレクタ13がライトセグメント用レジス
タ9A内のセグメント値″2”を通過させる。これによ
り、デコーダ11からは、セグメント選択信号12.が
アクティブとされて出力され、メモリ1oのセグメン)
102内の(8000)11!番地へ上記のデータが書
き込まれる。
21がアクティブとされて出力され、メモリ10のセグ
メン)X)□内の(sooo)□6番地からデータが読
み出される。次に、03項において、メモリリード信号
がアクティブとされ、インストラクションフェッチが行
なわれ、更に、メモリライト信号がアクティブとされる
ことにより、セレクタ13がライトセグメント用レジス
タ9A内のセグメント値″2”を通過させる。これによ
り、デコーダ11からは、セグメント選択信号12.が
アクティブとされて出力され、メモリ1oのセグメン)
102内の(8000)11!番地へ上記のデータが書
き込まれる。
以下、04項においては02項と同様な動作でセグメン
)101の(8001)□6番地のデータが読み出され
、05項においては03項と同様な動作で上記のデータ
がセグメント102の(8001)u+番地へ書き込ま
れる。更に、このようなデータ転送が続くとしても従来
のようにリード、ライトの毎にセグメントレジスタに、
必要なセグメント値をセットする必要がなくなる。この
ため、本発明をファクシミリ装置における画像データの
編集処理等に使用すると極めて効率のよい処理ができる
。
)101の(8001)□6番地のデータが読み出され
、05項においては03項と同様な動作で上記のデータ
がセグメント102の(8001)u+番地へ書き込ま
れる。更に、このようなデータ転送が続くとしても従来
のようにリード、ライトの毎にセグメントレジスタに、
必要なセグメント値をセットする必要がなくなる。この
ため、本発明をファクシミリ装置における画像データの
編集処理等に使用すると極めて効率のよい処理ができる
。
以上説明したように、本発明によれば、リード、ライト
の毎にセグメントレジスタに、必要なセグメント値をセ
ットする為の時間を削除できるから、極めて高速な(従
来の約半分)データ転送が可能となる。
の毎にセグメントレジスタに、必要なセグメント値をセ
ットする為の時間を削除できるから、極めて高速な(従
来の約半分)データ転送が可能となる。
第1図は従来方式を採用したシステムのブロック図、第
2図はその動作を示すタイムチャート、第3図は本発明
を採用したシステムのブロック図、第4図はその動作を
示すタイムチャートである。 1・・・CPU 8・・・プログラムメモリ 9A・・・ライトセグメント用レジスタ9B・・・リー
ドセグメント用レジスタ10・・・メモリ 11・・・デコーダ 13・・・セレクタ 代理人弁理士 則 近 憲 佑 (ほか1名)
2図はその動作を示すタイムチャート、第3図は本発明
を採用したシステムのブロック図、第4図はその動作を
示すタイムチャートである。 1・・・CPU 8・・・プログラムメモリ 9A・・・ライトセグメント用レジスタ9B・・・リー
ドセグメント用レジスタ10・・・メモリ 11・・・デコーダ 13・・・セレクタ 代理人弁理士 則 近 憲 佑 (ほか1名)
Claims (2)
- (1) セグメンティションされたメモリをアクセスす
る際のセグメントレジスタをリードセグメント用レジス
タとライトセグメント用レジスタの2個とし、前記メモ
リ内の任意の2セグメント間において上記2のレジスタ
を用いてデータ転送するようにしたことを特徴とするセ
グメンティションされたメモリのアクセス方式。 - (2) ライトセグメント用レジスタにセットされた
七′グメント値とリードセグメント用レジスタにセット
されたセグメント値とは、セレクタへ到り、該セレクタ
に与えられる信号に基づいて出力され、デコーダによっ
てデコードされて2セグメント中の1セグメントを指定
することを特徴とする特許請求の範囲第(1)項記載の
セグメンティションされたメモリのアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22695982A JPS59119456A (ja) | 1982-12-27 | 1982-12-27 | セグメンテイシヨンされたメモリのアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22695982A JPS59119456A (ja) | 1982-12-27 | 1982-12-27 | セグメンテイシヨンされたメモリのアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59119456A true JPS59119456A (ja) | 1984-07-10 |
Family
ID=16853298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22695982A Pending JPS59119456A (ja) | 1982-12-27 | 1982-12-27 | セグメンテイシヨンされたメモリのアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59119456A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61224050A (ja) * | 1985-03-29 | 1986-10-04 | Nec Corp | メモリアクセス回路 |
JPS61243546A (ja) * | 1985-04-22 | 1986-10-29 | Nec Corp | メモリアドレス回路 |
-
1982
- 1982-12-27 JP JP22695982A patent/JPS59119456A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61224050A (ja) * | 1985-03-29 | 1986-10-04 | Nec Corp | メモリアクセス回路 |
JPS61243546A (ja) * | 1985-04-22 | 1986-10-29 | Nec Corp | メモリアドレス回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5824954A (ja) | アドレス制御方式 | |
JPS59119456A (ja) | セグメンテイシヨンされたメモリのアクセス方式 | |
JPH05197619A (ja) | マルチcpu用メモリ制御回路 | |
JP2003186739A (ja) | 半導体記憶装置、制御装置及び半導体記憶装置の制御方法 | |
JP2884620B2 (ja) | ディジタル画像処理装置 | |
JPS60142450A (ja) | 記憶システム | |
JPH05242009A (ja) | 直接メモリアクセス装置 | |
JPS6232832B2 (ja) | ||
JPS5919287A (ja) | メモリアクセス命令による入出力処理方式 | |
JPH0354653A (ja) | マイクロプロセッサの固定データ書込方法 | |
JPH04333940A (ja) | データ書き込み方式 | |
JPH0855058A (ja) | メモリエリア拡張方法 | |
JPH0546465A (ja) | 計算機のデータアクセス方式 | |
JPH04262449A (ja) | データ転送方式 | |
JPH0540685A (ja) | アドレスデコーダ | |
JPS6222165A (ja) | 主記憶装置アクセス制御方式 | |
JPH06103154A (ja) | 共有メモリ制御装置 | |
JPS621035A (ja) | 浅い束縛/非束縛方式 | |
JPS6380332A (ja) | マイクロプロセツサ | |
JPS61150038A (ja) | 二進木処理方式 | |
JPH0368994A (ja) | 表示装置 | |
JPH03184143A (ja) | メモリアクセス方式 | |
JPH0638233B2 (ja) | デ−タ処理装置 | |
JPH03276344A (ja) | メモリヘのデータ書き込み方式 | |
JPH0573240B2 (ja) |