JPS59119456A - セグメンテイシヨンされたメモリのアクセス方式 - Google Patents
セグメンテイシヨンされたメモリのアクセス方式Info
- Publication number
- JPS59119456A JPS59119456A JP22695982A JP22695982A JPS59119456A JP S59119456 A JPS59119456 A JP S59119456A JP 22695982 A JP22695982 A JP 22695982A JP 22695982 A JP22695982 A JP 22695982A JP S59119456 A JPS59119456 A JP S59119456A
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- Japan
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- segment
- memory
- read
- data
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、セグメンティションされたメモリのアクセ
ス方式の改良に関するものである。
ス方式の改良に関するものである。
〔発明の技術的背景〕１
従来の該種方式を第１図、第２図を参照して説明する。
第１図において、１はＣＰＵを示す。こ（７）ＣＰＵＩ
からは、アドレスバス２、デーＩｔバス３、メモリリー
ド信号線４、メモリライト信号線５、Ｉ ７０１Ｊ −
ト（ｌａ６、Ｉ１０ライト信号線７が延びる。８はプロ
グラムメモリを示し、このプログラムメモリ８にはアド
レスバス２、ｆ−ＩＩババス、メモリライト信号線４、
メモリライト信号線５が接続されている。また、セグメ
ントレジスタ９には、アドレスバス２、データバス３、
Ｉ１０ライト信号線７が接続される。更に、メモリ１ｏ
には、アドレスバス２、データバス３、メモリリード信
号ａ’ｉｓ メモリライト信号線５が接続される。
からは、アドレスバス２、デーＩｔバス３、メモリリー
ド信号線４、メモリライト信号線５、Ｉ ７０１Ｊ −
ト（ｌａ６、Ｉ１０ライト信号線７が延びる。８はプロ
グラムメモリを示し、このプログラムメモリ８にはアド
レスバス２、ｆ−ＩＩババス、メモリライト信号線４、
メモリライト信号線５が接続されている。また、セグメ
ントレジスタ９には、アドレスバス２、データバス３、
Ｉ１０ライト信号線７が接続される。更に、メモリ１ｏ
には、アドレスバス２、データバス３、メモリリード信
号ａ’ｉｓ メモリライト信号線５が接続される。
セグメントレジスタ９にセットされたセグメント値はデ
コーダ１１へ到シ、ここでセグメント選択信号１２ｏ
、１２□、１２□＋ −−−，１２ｎとされて、メモリ
１゜のセグメント１０ｏ＋ １０１ 、１０２ ＋ −
−＋、 １ｏｎへ送出される。
コーダ１１へ到シ、ここでセグメント選択信号１２ｏ
、１２□、１２□＋ −−−，１２ｎとされて、メモリ
１゜のセグメント１０ｏ＋ １０１ 、１０２ ＋ −
−＋、 １ｏｎへ送出される。
このようなシステムにおいて、プログラムメモリ８のア
ドレスが（ｏ ｏ ｏ ｏ ）、６番地から（７ＦＦ
Ｆ ）１ａ 番地までであり、メモリ１ｏのアドレスが
（８０００）１ａ番地から（ＦＦＦＦ）１．番地までで
あるとする。すると、次に示す第１表のプログラムを実
行すると、データ・アドレス・各信号は、第２図のタイ
ムチャートのように変化する。
ドレスが（ｏ ｏ ｏ ｏ ）、６番地から（７ＦＦ
Ｆ ）１ａ 番地までであり、メモリ１ｏのアドレスが
（８０００）１ａ番地から（ＦＦＦＦ）１．番地までで
あるとする。すると、次に示す第１表のプログラムを実
行すると、データ・アドレス・各信号は、第２図のタイ
ムチャートのように変化する。
第１表
先ず、００項において、メモリリード信号がアクティブ
とされ、インストラクションフェッチが行なわれ、次に
、Ｉ１０ライト信号がアクティブとされ、セグメントレ
ジスタ９にセグメント値“１”がセットされる。これに
よシ、デコーダ１１からは、セグメント選択信号１２□
がアクティブとされて出力される。０１項において、メ
モリリード信号がアクティブとされ、インストラクショ
ンフェッチが行なわれ、次に、メモリリード信号がアク
ティブとされてメモリ１ｏのセグメン）１０□内の（ｓ
ｏｏｏ）０．番地からデータが読み出される。
とされ、インストラクションフェッチが行なわれ、次に
、Ｉ１０ライト信号がアクティブとされ、セグメントレ
ジスタ９にセグメント値“１”がセットされる。これに
よシ、デコーダ１１からは、セグメント選択信号１２□
がアクティブとされて出力される。０１項において、メ
モリリード信号がアクティブとされ、インストラクショ
ンフェッチが行なわれ、次に、メモリリード信号がアク
ティブとされてメモリ１ｏのセグメン）１０□内の（ｓ
ｏｏｏ）０．番地からデータが読み出される。
次に、０２項において、メモＩＪ ＩＪ−ド信号がアク
ティブとされ、インストラクションフェッチが行なわれ
、次にＩ１０ライト信号がアクティブとされセグメント
レジスタ９にセグメント値″２″がセットされる。これ
により、デコーダ１１からは、セグメント選択信号１２
２がアクティブとされて出力される。更に、０３項にお
いて、メモリリード信号がアクティブとされ、インスト
ラクション７エツチが行なわれ、次にメモリライト信号
がアクティブとされて、メモリ１０のセグメント１０２
内の（８０００ｈａ番地に、上記でリードしたデータが
書き込まれる。
ティブとされ、インストラクションフェッチが行なわれ
、次にＩ１０ライト信号がアクティブとされセグメント
レジスタ９にセグメント値″２″がセットされる。これ
により、デコーダ１１からは、セグメント選択信号１２
２がアクティブとされて出力される。更に、０３項にお
いて、メモリリード信号がアクティブとされ、インスト
ラクション７エツチが行なわれ、次にメモリライト信号
がアクティブとされて、メモリ１０のセグメント１０２
内の（８０００ｈａ番地に、上記でリードしたデータが
書き込まれる。
以下、同様に、０４項乃至０７項が実行され、メモリ１
０のセグメント１０□内の（８００１）１ａ番地に格納
されていたデータがセグメント１０２内の（８００１）
１６番地に書き込まれる。
０のセグメント１０□内の（８００１）１ａ番地に格納
されていたデータがセグメント１０２内の（８００１）
１６番地に書き込まれる。
このように、従来の方式では、あるセグメントから、あ
るセグメントへデータを転送する際には、先ず、リード
すべきセグメントのセグメント値をセグメントレジスタ
にセットし、データの読み取シを行なった後、ライトす
べきセグメントのセグメント値をセグメントレジスタに
セットし、上記データの書き込みを行うという手法が採
られていたので、リード、ライトを行う毎にセグメント
１０□内に必要なセグメント値をセットし直さなければ
寿らず、多くの時間を必要とした。
るセグメントへデータを転送する際には、先ず、リード
すべきセグメントのセグメント値をセグメントレジスタ
にセットし、データの読み取シを行なった後、ライトす
べきセグメントのセグメント値をセグメントレジスタに
セットし、上記データの書き込みを行うという手法が採
られていたので、リード、ライトを行う毎にセグメント
１０□内に必要なセグメント値をセットし直さなければ
寿らず、多くの時間を必要とした。
本発明は、上述したような従来の方式の欠点に鑑みなさ
れたもので、その目的は、高速でデータ転送可能なセグ
メンティションされたメモリのアクセス方式を提供する
ことである。
れたもので、その目的は、高速でデータ転送可能なセグ
メンティションされたメモリのアクセス方式を提供する
ことである。
そこで、本発明では、セグメンティシロンされたメモリ
をアクセスする際のセグメントレジスタをリードセグメ
ント用レジスタとライトセグメント用レジスタの２個と
し、前記メモリ内の任意の２セグメント間において上記
２のレジスタを用いてデータ転送するようにした。
をアクセスする際のセグメントレジスタをリードセグメ
ント用レジスタとライトセグメント用レジスタの２個と
し、前記メモリ内の任意の２セグメント間において上記
２のレジスタを用いてデータ転送するようにした。
以下、図面を参照して本発明の詳細な説明する。
第３図は本発明の方式を採用したシステムのブロック図
である。同図において第１図と同一の構成要素には、同
一番号を付し説明を省略する。同図において、９Ａはラ
イトセグメント用レジスタを示し、９Ｂはリードセグメ
ント用レジスタを示す。これらレジスタ９Ａ、９Ｂの夫
々には、アドレスバス２、データバス３、Ｉ１０ライト
信号線７が接続されている。また、ライトセグメント用
レジスタ９Ａ及びリードセグメント用レジスタ９Ｂの出
力は、セレクタ１３に到っていて、セレクタ１３が制御
されることにより、その一方が選択されるようになって
いる。即ち、セレクタ１３にはメモリリード信号線４、
メモリライト信号線５が接続されていて、メモリライト
信号がアクティブとされると、ライトセグメント用レジ
スタ９Ａにセットされているセグメント値がセレクタ１
３を通過し、メモリリード信号がアクティブとされると
、リードセグメント用レジスタ９Ｂにセットされている
セグメント値がセレクタ１３を通過する。更に、セレク
タ１３の出力はデコーダ１１に与えられる。
である。同図において第１図と同一の構成要素には、同
一番号を付し説明を省略する。同図において、９Ａはラ
イトセグメント用レジスタを示し、９Ｂはリードセグメ
ント用レジスタを示す。これらレジスタ９Ａ、９Ｂの夫
々には、アドレスバス２、データバス３、Ｉ１０ライト
信号線７が接続されている。また、ライトセグメント用
レジスタ９Ａ及びリードセグメント用レジスタ９Ｂの出
力は、セレクタ１３に到っていて、セレクタ１３が制御
されることにより、その一方が選択されるようになって
いる。即ち、セレクタ１３にはメモリリード信号線４、
メモリライト信号線５が接続されていて、メモリライト
信号がアクティブとされると、ライトセグメント用レジ
スタ９Ａにセットされているセグメント値がセレクタ１
３を通過し、メモリリード信号がアクティブとされると
、リードセグメント用レジスタ９Ｂにセットされている
セグメント値がセレクタ１３を通過する。更に、セレク
タ１３の出力はデコーダ１１に与えられる。
以上のように構成されたシステムにおいて、第１表に示
したプログラムと同様の処理結果をもたらすプログラム
は、次に示す第２表のようになる。
したプログラムと同様の処理結果をもたらすプログラム
は、次に示す第２表のようになる。
以下余白
第２表
次に、第２表のプログラムによるデータ転送の動作を第
４図を参照して説明する。
４図を参照して説明する。
先ず、００項において、メモリリード信号がアクティブ
とされ、インストラクションフェッチが行なわれ、次に
、■１０ライト信号がアクティブとされ、アドレスバス
２上のアドレスでリードセグメント用レジスタ９Ｂが指
示され、セグメント値°°１”がセットされる。０１項
において、メモリリード信号がアクティブとされ、イン
ストラクションフェッチが行なわれ、次に、工１０ライ
ト信号がアクティブとされ、アドレスバス２上のアドレ
スでライトセグメント用レジスタ９Ａが指示され、セグ
メント値”２”がセットされる。次に、０２項において
、メモリリード信号がアクティブとされ、インストラク
ションフェッチが行なわれ、更に、メモリリード信号が
アクティブとされることＫより、セレクタ１３がリード
セグメント用レジスタ９Ｂ内のセグメント値″′１”を
通過させる。
とされ、インストラクションフェッチが行なわれ、次に
、■１０ライト信号がアクティブとされ、アドレスバス
２上のアドレスでリードセグメント用レジスタ９Ｂが指
示され、セグメント値°°１”がセットされる。０１項
において、メモリリード信号がアクティブとされ、イン
ストラクションフェッチが行なわれ、次に、工１０ライ
ト信号がアクティブとされ、アドレスバス２上のアドレ
スでライトセグメント用レジスタ９Ａが指示され、セグ
メント値”２”がセットされる。次に、０２項において
、メモリリード信号がアクティブとされ、インストラク
ションフェッチが行なわれ、更に、メモリリード信号が
アクティブとされることＫより、セレクタ１３がリード
セグメント用レジスタ９Ｂ内のセグメント値″′１”を
通過させる。
これによりデコーダ１１からは、セグメント選択信号１
２１がアクティブとされて出力され、メモリ１０のセグ
メン）Ｘ）□内の（ｓｏｏｏ）□６番地からデータが読
み出される。次に、０３項において、メモリリード信号
がアクティブとされ、インストラクションフェッチが行
なわれ、更に、メモリライト信号がアクティブとされる
ことにより、セレクタ１３がライトセグメント用レジス
タ９Ａ内のセグメント値″２”を通過させる。これによ
り、デコーダ１１からは、セグメント選択信号１２．が
アクティブとされて出力され、メモリ１ｏのセグメン）
１０２内の（８０００）１１！番地へ上記のデータが書
き込まれる。
２１がアクティブとされて出力され、メモリ１０のセグ
メン）Ｘ）□内の（ｓｏｏｏ）□６番地からデータが読
み出される。次に、０３項において、メモリリード信号
がアクティブとされ、インストラクションフェッチが行
なわれ、更に、メモリライト信号がアクティブとされる
ことにより、セレクタ１３がライトセグメント用レジス
タ９Ａ内のセグメント値″２”を通過させる。これによ
り、デコーダ１１からは、セグメント選択信号１２．が
アクティブとされて出力され、メモリ１ｏのセグメン）
１０２内の（８０００）１１！番地へ上記のデータが書
き込まれる。
以下、０４項においては０２項と同様な動作でセグメン
）１０１の（８００１）□６番地のデータが読み出され
、０５項においては０３項と同様な動作で上記のデータ
がセグメント１０２の（８００１）ｕ＋番地へ書き込ま
れる。更に、このようなデータ転送が続くとしても従来
のようにリード、ライトの毎にセグメントレジスタに、
必要なセグメント値をセットする必要がなくなる。この
ため、本発明をファクシミリ装置における画像データの
編集処理等に使用すると極めて効率のよい処理ができる
。
）１０１の（８００１）□６番地のデータが読み出され
、０５項においては０３項と同様な動作で上記のデータ
がセグメント１０２の（８００１）ｕ＋番地へ書き込ま
れる。更に、このようなデータ転送が続くとしても従来
のようにリード、ライトの毎にセグメントレジスタに、
必要なセグメント値をセットする必要がなくなる。この
ため、本発明をファクシミリ装置における画像データの
編集処理等に使用すると極めて効率のよい処理ができる
。
以上説明したように、本発明によれば、リード、ライト
の毎にセグメントレジスタに、必要なセグメント値をセ
ットする為の時間を削除できるから、極めて高速な（従
来の約半分）データ転送が可能となる。
の毎にセグメントレジスタに、必要なセグメント値をセ
ットする為の時間を削除できるから、極めて高速な（従
来の約半分）データ転送が可能となる。
第１図は従来方式を採用したシステムのブロック図、第
２図はその動作を示すタイムチャート、第３図は本発明
を採用したシステムのブロック図、第４図はその動作を
示すタイムチャートである。 １・・・ＣＰＵ ８・・・プログラムメモリ ９Ａ・・・ライトセグメント用レジスタ９Ｂ・・・リー
ドセグメント用レジスタ１０・・・メモリ １１・・・デコーダ １３・・・セレクタ 代理人弁理士 則 近 憲 佑 （ほか１名）
２図はその動作を示すタイムチャート、第３図は本発明
を採用したシステムのブロック図、第４図はその動作を
示すタイムチャートである。 １・・・ＣＰＵ ８・・・プログラムメモリ ９Ａ・・・ライトセグメント用レジスタ９Ｂ・・・リー
ドセグメント用レジスタ１０・・・メモリ １１・・・デコーダ １３・・・セレクタ 代理人弁理士 則 近 憲 佑 （ほか１名）
Claims (2)
- （１） セグメンティションされたメモリをアクセスす
る際のセグメントレジスタをリードセグメント用レジス
タとライトセグメント用レジスタの２個とし、前記メモ
リ内の任意の２セグメント間において上記２のレジスタ
を用いてデータ転送するようにしたことを特徴とするセ
グメンティションされたメモリのアクセス方式。 - （２） ライトセグメント用レジスタにセットされた
七′グメント値とリードセグメント用レジスタにセット
されたセグメント値とは、セレクタへ到り、該セレクタ
に与えられる信号に基づいて出力され、デコーダによっ
てデコードされて２セグメント中の１セグメントを指定
することを特徴とする特許請求の範囲第（１）項記載の
セグメンティションされたメモリのアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22695982A JPS59119456A (ja) | 1982-12-27 | 1982-12-27 | セグメンテイシヨンされたメモリのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22695982A JPS59119456A (ja) | 1982-12-27 | 1982-12-27 | セグメンテイシヨンされたメモリのアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119456A true JPS59119456A (ja) | 1984-07-10 |
Family
ID=16853298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22695982A Pending JPS59119456A (ja) | 1982-12-27 | 1982-12-27 | セグメンテイシヨンされたメモリのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119456A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224050A (ja) * | 1985-03-29 | 1986-10-04 | Nec Corp | メモリアクセス回路 |
| JPS61243546A (ja) * | 1985-04-22 | 1986-10-29 | Nec Corp | メモリアドレス回路 |
-
1982
- 1982-12-27 JP JP22695982A patent/JPS59119456A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224050A (ja) * | 1985-03-29 | 1986-10-04 | Nec Corp | メモリアクセス回路 |
| JPS61243546A (ja) * | 1985-04-22 | 1986-10-29 | Nec Corp | メモリアドレス回路 |
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