JPH06103154A - 共有メモリ制御装置 - Google Patents
共有メモリ制御装置Info
- Publication number
- JPH06103154A JPH06103154A JP9910592A JP9910592A JPH06103154A JP H06103154 A JPH06103154 A JP H06103154A JP 9910592 A JP9910592 A JP 9910592A JP 9910592 A JP9910592 A JP 9910592A JP H06103154 A JPH06103154 A JP H06103154A
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- JP
- Japan
- Prior art keywords
- circuit
- shared memory
- processor
- instruction
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】 共有メモリ制御回路においてプロセッサ回路
からのマイクロ命令またはアドレス情報を判断し、自己
の所属する制御部の共有メモリ回路のみに対してデータ
の書込みを行うか、他の制御部の共有メモリ回路を含む
全ての共有メモリ回路に対してデータの書込みを行うか
の制御を行う。 【効果】 共有メモリ回路に対する不要なデータの書込
みを抑制することができ、従って共有メモリ回路に対す
るアクセス速度を向上させることができる。
からのマイクロ命令またはアドレス情報を判断し、自己
の所属する制御部の共有メモリ回路のみに対してデータ
の書込みを行うか、他の制御部の共有メモリ回路を含む
全ての共有メモリ回路に対してデータの書込みを行うか
の制御を行う。 【効果】 共有メモリ回路に対する不要なデータの書込
みを抑制することができ、従って共有メモリ回路に対す
るアクセス速度を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサ回路
が共有メモリ回路に対してアクセス可能な共有メモリ制
御装置に関し、特に共有メモリ回路に対して書込み可能
な共有メモリ制御装置に関する。
が共有メモリ回路に対してアクセス可能な共有メモリ制
御装置に関し、特に共有メモリ回路に対して書込み可能
な共有メモリ制御装置に関する。
【０００２】
【従来の技術】複数のプロセッサ回路が共有メモリ回路
に対して書込み可能な従来の共有メモリ制御装置は、装
置内の複数の共有メモリ回路の全てに対して書込み動作
を行うように構成されている。
に対して書込み可能な従来の共有メモリ制御装置は、装
置内の複数の共有メモリ回路の全てに対して書込み動作
を行うように構成されている。
【０００３】
【発明が解決しようとする課題】上述したように、従来
の共有メモリ制御装置は、プロセッサ回路から共有メモ
リ回路に対して書込み指示が発行されると、共有メモリ
制御装置内の複数の共有メモリ回路の全てに対して書込
み動作を行うため、そのプロセッサ回路が所属する制御
部のみに関する制御情報も他の制御部の共有メモリ回路
に書込み、その間、他の制御部のプロセッサ回路が共有
メモリ回路を使用することができず、共有メモリ回路に
対するアクセス速度が遅くなるという欠点を有してい
る。
の共有メモリ制御装置は、プロセッサ回路から共有メモ
リ回路に対して書込み指示が発行されると、共有メモリ
制御装置内の複数の共有メモリ回路の全てに対して書込
み動作を行うため、そのプロセッサ回路が所属する制御
部のみに関する制御情報も他の制御部の共有メモリ回路
に書込み、その間、他の制御部のプロセッサ回路が共有
メモリ回路を使用することができず、共有メモリ回路に
対するアクセス速度が遅くなるという欠点を有してい
る。
【０００４】
【課題を解決するための手段】本発明の共有メモリ制御
装置は、複数のプロセッサ回路と、前記複数のプロセッ
サ回路が共有して使用する共有メモリ回路と、前記共有
メモリ回路の動作を制御する共有メモリ制御回路とを有
する複数の制御部を備える共有メモリ制御装置であっ
て、前記プロセッサ回路から前記共有メモリ回路に対し
て書込み指示が出されたとき、前記プロセッサ回路から
の命令またはアドレス情報によって、前記プロセッサ回
路が所属する制御部の共有メモリ回路に対してのみ書込
み動作を行うか、または、前記複数の制御部の全ての共
有メモリ回路に対して書込み動作を行うかを前記共有メ
モリ制御回路において制御すること含んでいる。
装置は、複数のプロセッサ回路と、前記複数のプロセッ
サ回路が共有して使用する共有メモリ回路と、前記共有
メモリ回路の動作を制御する共有メモリ制御回路とを有
する複数の制御部を備える共有メモリ制御装置であっ
て、前記プロセッサ回路から前記共有メモリ回路に対し
て書込み指示が出されたとき、前記プロセッサ回路から
の命令またはアドレス情報によって、前記プロセッサ回
路が所属する制御部の共有メモリ回路に対してのみ書込
み動作を行うか、または、前記複数の制御部の全ての共
有メモリ回路に対して書込み動作を行うかを前記共有メ
モリ制御回路において制御すること含んでいる。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
である。
である。
【０００７】図１において、第一制御部２は、第一プロ
セッサ回路１０を有する第一処理部４と、第二プロセッ
サ回路１１を有する第二処理部５と、メモリＩＣからな
る第一共有メモリ回路１６と、第一プロセッサ回路１０
もしくは第二プロセッサ回路１１からのマイクロ命令ま
たは第二共有メモリ制御回路１５からの指示によって第
一共有メモリ回路１６の動作の制御を行う第一共有メモ
リ制御回路１４とを備えている。一方、第二制御部３
は、第三プロセッサ回路１２を有する第三処理部６と、
第四プロセッサ回路１３を有する第四処理部７と、メモ
リＩＣからなる第二共有メモリ回路１７と、第三プロセ
ッサ回路１２もしくは第四プロセッサ回路１３からのマ
イクロ命令または第一共有メモリ制御回路１４からの指
示によって第二共有メモリ回路１７の動作の制御を行う
第二共有メモリ制御回路１５とを備えている。共有メモ
リ制御装置１は、第一制御部２と第二制御部３とによっ
て構成されている。
セッサ回路１０を有する第一処理部４と、第二プロセッ
サ回路１１を有する第二処理部５と、メモリＩＣからな
る第一共有メモリ回路１６と、第一プロセッサ回路１０
もしくは第二プロセッサ回路１１からのマイクロ命令ま
たは第二共有メモリ制御回路１５からの指示によって第
一共有メモリ回路１６の動作の制御を行う第一共有メモ
リ制御回路１４とを備えている。一方、第二制御部３
は、第三プロセッサ回路１２を有する第三処理部６と、
第四プロセッサ回路１３を有する第四処理部７と、メモ
リＩＣからなる第二共有メモリ回路１７と、第三プロセ
ッサ回路１２もしくは第四プロセッサ回路１３からのマ
イクロ命令または第一共有メモリ制御回路１４からの指
示によって第二共有メモリ回路１７の動作の制御を行う
第二共有メモリ制御回路１５とを備えている。共有メモ
リ制御装置１は、第一制御部２と第二制御部３とによっ
て構成されている。
【０００８】上述のように構成されている共有メモリ制
御装置１において、第一処理部４の第一プロセッサ回路
１０が第一共有メモリ回路１６に対して書込みの指示を
発行すると、その指示は、第一共有メモリ制御回路１４
において処理される。第一共有メモリ制御回路１４は、
その指示が、第一共有メモリ回路１６に対してのみの書
込み指示であるか、第一共有メモリ回路１６および第二
共有メモリ回路１７の両者に対する書込み指示であるか
を判断する。
御装置１において、第一処理部４の第一プロセッサ回路
１０が第一共有メモリ回路１６に対して書込みの指示を
発行すると、その指示は、第一共有メモリ制御回路１４
において処理される。第一共有メモリ制御回路１４は、
その指示が、第一共有メモリ回路１６に対してのみの書
込み指示であるか、第一共有メモリ回路１６および第二
共有メモリ回路１７の両者に対する書込み指示であるか
を判断する。
【０００９】第一共有メモリ回路１６に対してのみの書
込み指示であるときは、第一共有メモリ制御回路１４
は、第一プロセッサ回路１０によって指示された第一共
有メモリ回路１６のアドレスに指定されたデータを書込
み、この書込み動作が終了すると、第一共有メモリ制御
回路１４は、第一プロセッサ回路１０に対して書込み動
作終了を報告して一連の動作を終了する。
込み指示であるときは、第一共有メモリ制御回路１４
は、第一プロセッサ回路１０によって指示された第一共
有メモリ回路１６のアドレスに指定されたデータを書込
み、この書込み動作が終了すると、第一共有メモリ制御
回路１４は、第一プロセッサ回路１０に対して書込み動
作終了を報告して一連の動作を終了する。
【００１０】第一プロセッサ回路１０からの指示が、第
一共有メモリ回路１６および第二共有メモリ回路１７の
両者に対する書込み指示であるときは、第一共有メモリ
制御回路１４は、第一プロセッサ回路１０によって指示
された第一共有メモリ回路１６のアドレスに指定された
データを書込み、同時に、そのアドレスおよびデータを
第二共有メモリ制御回路１５に転送する。第二共有メモ
リ制御回路１５は、第二共有メモリ回路１７の転送され
てきたアドレスに転送されてきたデータを書込み、書込
み動作が終了すると、第一共有メモリ制御回路１４に対
して書込み動作終了を報告する。第一共有メモリ制御回
路１４は、第一共有メモリ回路１６に対する書込み動作
が終了し、かつ第二共有メモリ制御回路１５から書込み
動作終了の報告かあったとき、第一プロセッサ回路１０
に対して書込み動作終了を報告して一連の動作を終了す
る。
一共有メモリ回路１６および第二共有メモリ回路１７の
両者に対する書込み指示であるときは、第一共有メモリ
制御回路１４は、第一プロセッサ回路１０によって指示
された第一共有メモリ回路１６のアドレスに指定された
データを書込み、同時に、そのアドレスおよびデータを
第二共有メモリ制御回路１５に転送する。第二共有メモ
リ制御回路１５は、第二共有メモリ回路１７の転送され
てきたアドレスに転送されてきたデータを書込み、書込
み動作が終了すると、第一共有メモリ制御回路１４に対
して書込み動作終了を報告する。第一共有メモリ制御回
路１４は、第一共有メモリ回路１６に対する書込み動作
が終了し、かつ第二共有メモリ制御回路１５から書込み
動作終了の報告かあったとき、第一プロセッサ回路１０
に対して書込み動作終了を報告して一連の動作を終了す
る。
【００１１】以上の動作により、各プロセッサ回路から
のマイクロ命令により、そのプロセッサ回路が所属する
制御部の共有メモリ回路のみに対するデータの書込み
と、他の制御部の共有メモリ回路を含む全ての共有メモ
リ回路に対するデータの書込みとの制御を行うことが可
能となる。
のマイクロ命令により、そのプロセッサ回路が所属する
制御部の共有メモリ回路のみに対するデータの書込み
と、他の制御部の共有メモリ回路を含む全ての共有メモ
リ回路に対するデータの書込みとの制御を行うことが可
能となる。
【００１２】上述の実施例は、プロセッサ回路からのマ
イクロ命令によって共有メモリ回路に対するデータの書
込みの制御を行う例であるが、マイクロ命令の代りに、
アドレス情報によって同様な制御を行うようにすること
も可能である。
イクロ命令によって共有メモリ回路に対するデータの書
込みの制御を行う例であるが、マイクロ命令の代りに、
アドレス情報によって同様な制御を行うようにすること
も可能である。
【００１３】
【発明の効果】以上説明したように、本発明の共有メモ
リ制御装置は、共有メモリ制御回路においてプロセッサ
回路からのマイクロ命令またはアドレス情報を判断し、
自己の所属する制御部の共有メモリ回路のみに対してデ
ータの書込みを行うか、他の制御部の共有メモリ回路を
含む全ての共有メモリ回路に対してデータの書込みを行
うかの制御を行うことにより、共有メモリ回路に対する
不要なデータの書込みを抑制することができるという効
果があり、従って共有メモリ回路に対するアクセス速度
を向上させることができるという効果がある。
リ制御装置は、共有メモリ制御回路においてプロセッサ
回路からのマイクロ命令またはアドレス情報を判断し、
自己の所属する制御部の共有メモリ回路のみに対してデ
ータの書込みを行うか、他の制御部の共有メモリ回路を
含む全ての共有メモリ回路に対してデータの書込みを行
うかの制御を行うことにより、共有メモリ回路に対する
不要なデータの書込みを抑制することができるという効
果があり、従って共有メモリ回路に対するアクセス速度
を向上させることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ 共有メモリ制御装置 ２ 第一制御部 ３ 第二制御部 ４ 第一処理部 ５ 第二処理部 ６ 第三処理部 ７ 第四処理部 １０ 第一プロセッサ回路 １１ 第二プロセッサ回路 １２ 第三プロセッサ回路 １３ 第四プロセッサ回路 １４ 第一共有メモリ制御回路 １５ 第二共有メモリ制御回路 １６ 第一共有メモリ回路 １７ 第二共有メモリ回路
Claims (1)
- 【請求項１】 複数のプロセッサ回路と、前記複数のプ
ロセッサ回路が共有して使用する共有メモリ回路と、前
記共有メモリ回路の動作を制御する共有メモリ制御回路
とを有する複数の制御部を備える共有メモリ制御装置で
あって、前記プロセッサ回路から前記共有メモリ回路に
対して書込み指示が出されたとき、前記プロセッサ回路
からの命令またはアドレス情報によって、前記プロセッ
サ回路が所属する制御部の共有メモリ回路に対してのみ
書込み動作を行うか、または、前記複数の制御部の全て
の共有メモリ回路に対して書込み動作を行うかを前記共
有メモリ制御回路において制御すること含むことを特徴
とする共有メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9910592A JPH06103154A (ja) | 1992-04-20 | 1992-04-20 | 共有メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9910592A JPH06103154A (ja) | 1992-04-20 | 1992-04-20 | 共有メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103154A true JPH06103154A (ja) | 1994-04-15 |
Family
ID=14238560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9910592A Pending JPH06103154A (ja) | 1992-04-20 | 1992-04-20 | 共有メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101424712B1 (ko) * | 2013-05-29 | 2014-08-04 | 현대제철 주식회사 | 스케일 유도장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165242A (ja) * | 1988-12-19 | 1990-06-26 | Fujitsu Ltd | 記憶制御装置のアクセス制御方式 |
-
1992
- 1992-04-20 JP JP9910592A patent/JPH06103154A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165242A (ja) * | 1988-12-19 | 1990-06-26 | Fujitsu Ltd | 記憶制御装置のアクセス制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101424712B1 (ko) * | 2013-05-29 | 2014-08-04 | 현대제철 주식회사 | 스케일 유도장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980421 |