JPH04111154A - Ｐｌｄの共通部分アクセス制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、Ｐ　Ｌ　Ｄ　（Ｐｒｏｇｒａｍａｂｌｅ　
Ｌｏｇｉｃ［１ｅｖｉｃｅ　）中の複数個の機能ブロッ
クによるＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍ
ｏｒｙ）　、共通バス等の共通部分のアクセスを制御す
るＰＬＤの共通部分アクセス制御方法に関するものであ
る。

［従来の技術］ 第４図は従来のＰＬＤの共通部分アクセス制御方法を実
現するシステムの構成を示すブロック図であり、図にお
いて、１は複数個の機能ブロックを同時に実行するＰＬ
Ｄ、２はデータ記憶手段としてのＲＡＭ、３は前記ＰＬ
ＤＩにクロックを供給するクロック線、４は前記ＰＬＤ
Ｉを制御するための入力信号ＩＮＩ〜ＩＮｎを供給する
入力線、５は前記ＰＬＤＩ内で実行中の機能ブロックか
らＲＡＭ２へ書込指示するためのＷＲＩＴＥ信号線、６
はアドレスバス、７はデータバスである。

また、第５図は従来のＰＬＤＩ中で実行される各機能ブ
ロックの状態遷移図であり、第６図は第４図に示すシス
テムの各部の動作を説明するタイムチャートであり、同
図（ａ）はクロック、（ハ）は入力信号ＩＮＩ、（Ｃ）
は入力信号ＩＮ２、（ｄ）はＰＬＤＩの状態、（ｅ）は
ＷＲＩＴＥ信号、（ｆ）はアドレス信号、（ｇ）はデー
タ信号を示している。

次に動作について第５及び第６図を用いて説明する。

ＰＬＤＩの出力信号はすべて該Ｐ　Ｌ　Ｄ　ｌ内でルー
プバックされており、実行中の各機能ブロックはクロッ
ク（第６図（ａ））の立上り時に、入力信号４　（ＩＮ
Ｉ〜ＩＮｎ）と以前の出力信号の値から次の状態を決定
し、その状態へ遷移する。

最初、機能ブロックは初期状態にあり、クロックの最初
の立上り時（ＣＩ）では入力信号ＩＮＩ（第６図（ａ）
）がいまだＬｏｗ（０）であるため、該状態を維持し、
次のクロックの立上り時（Ｃ２）で入力信号ＩＮＩはＨ
ｉｇｈ　（１）になるため状Ｊ！ｑ１へ移る（第６図（
ｄ））。この状態１から状態２へは無条件に移れるので
、次のクロック立上り時（Ｃ３）で状態２へ移り、さら
に、状態２から状態３へも無条件に移れるのでクロック
立上り時（Ｃ４）で状Ｂｉ３へ移る。そして、この状！
ｌｉ３の時にＲＡＭ２へデータ書込みを行うものとする
と、ＷＲＩＴＥ信号（第６図（ｅ））を書込許可（Ｈｉ
ｇｈ）とし、ＰＬＤＩ内で作成されたアドレス及びデー
タを該ＲＡＭ２へ出力する（第６図（ｆ）、（８））。

出力が終了すると、次のクロック立上り時（Ｃ５）に、
入力信号ＩＮ２　（第■靴））はＨｉｇｈとなっている
ので状態１に移り、ＷＲＩＴＥ信号も再び禁止（Ｌｏｗ
）となる。

〔発明が解決しようとする課題］ 従来のＰＬＤの共通部分アクセス制御方法は以上のよう
に構成されているので、ＰＬＤ内の複数の機能ブロック
が独立に共通部分にアクセスするため、同時にアクセス
する場合、各機能ブロックのそれぞれのアドレス信号と
データ信号がぶつかり、誤動作をするなどの課題があっ
た。

なお、複数の機能ブロックからの同時アクセスを避ける
ため、単に実施及び不実施を制御するフラグを設ける技
術として、例えば特開昭５５−６９８７３号公報、特開
昭６３−２４５０１６号公報などがある。

この発明は上記のような課題を解消するためになされた
もので、複数の独立に動作する機能ブロックが安定して
共通部分にアクセスできるＰＬＤの共通部分アクセス制
御方法を得ることを目的とする。

（課題を解決するための手段］ この発明に係るＰＬＤの共通部分アクセス制御方法は、
ＰＬＤで実行する各機能ブロックごとに予め設定した優
先順位のあるフラグを設け、該機能ブロックが共通部分
を使用する状態となる前状態で前記フラグをＯＮにし、
同時に該共通部分を使用する状態となる機能ブロックの
うち、優先順位の高い機能ブロックから順に該フラグを
ＯＦＦにして共通部分を使用させるようにしたものであ
る。

（作用〕 この発明におけるＰＬＤの共通部分アクセス制御方法は
、ＰＬＤで実行する各機能ブロックごとに予め設定した
優先順位のあるフラグを設け、該機能ブロックによる共
通部分へのアクセスを制御するようにしたので、共通部
分へのアクセスが安定して行える。

［発明の実施例］ 以下、この発明の一実施例を図について説明する。

なお、この発明の一実施例によるＰＬＤの共通部分アク
セス制御方法を実現するシステムの構成は第４図と同様
であるので説明を省略する。

第１図はＰＬＤＩ内の各機能プロ、りの動作を説明する
フローチャートであり、第２図はＰＬＤＩ内で実行され
る機能ブロックＡ（同図（ａ））と機能ブロックＢ（同
図（ｂ））の各状態遷移図で、この実施例ではＰＬＤＩ
内で２個の機能ブロックを実行する場合について説明す
る。また、第３図は第４図に示すシステムの各部の動作
を説明するためのタイムチャートであり、同図（ａ）は
クロック、（ｂ）は入力信号ＩＮＩ、（Ｃ）は入力信号
ＩＮ２、（ｄ）は機能ブロックＡの状態、（ｅ）は前記
機能ブロックＡのフラグ、げ）は機能ブロックＢの状態
、（（至）は前記機能ブロックＢのフラグ、（ハ）はＷ
ＲＩＴＥ信号、（ｉ）はアドレス信号、（ｊ）はデータ
信号である。

次に動作について第１乃至第３図を用いて説明する。

第２図（ａ）、　（ｂ）に示す各機能ブロックＡ、Ｂが
同時に実行される場合、どちらも最初、初期状態にある
（第３図（ｄ）、　（ｆ））。そして、どちらもＲＡ　
Ｍ２へのアクセスを行う（ＷＲＩＴＥ）状態を持つが、
機能ブロックへの方が優先順位は高いものとする。まず
、クロック（第３図（ａ））の最初のクロック立上り時
Ｃ１で機能ブロックＡの方は入力信号ＩＮＩ　（第３図
（ｂ））が０なので初期状態にとどまり、一方、機能ブ
ロックＢの方は無条件に状態１へ移る。そして、クロッ
ク立上り時Ｃ２で機能ブロックＡは入力信号ＩＮＩが１
になっているので状態１へ移り、逆に機能ブロックＢの
方が入力信号ＩＮ２　（第３図（Ｃ））が０なのでその
まま状態１へ止まる。次のクロック立上り時Ｃ３では機
能ブロックＡは無条件に状態２へ移るとともに、フラグ
をＯＮにする（第３図（ｅ））。一方、機能ブロックＢ
も人力信号ＩＮ２が１なので状態２へ移るとともに、フ
ラグをＯＮにする（第３図（（至））。機能ブロックＡ
はクロック立上り時Ｃ４で無条件に状態３へ移れるので
、ＷＲＩＴＥ信号（第３図（ｈ））を許可（信号を１）
にし、アドレス及びデータを出力する（第３図（ｉ）、
　（ｊ））。一方、機能プロ、りＢは第１図に示すよう
に、フラグがＯＮになっているので、ＲＡＭ２へのＷＲ
ＩＴＥを行う状態３へは移れず（ステップ５Ｔ１）、優
先順位の高い機能ブロックＡか言終るまで、つまり自フ
ラグがＯＦＦになるまで、状態２に止まる。そして、ク
ロック立上り時Ｃ５で書込みが終了した機能ブロックＡ
は入力信号ＩＮＩが１であることから状態１へ移るとと
もに、機能ブロックＢはフラグがＯＦＦになっているの
で状態３へ移り（ステップ５Ｔ２）、ＲＡＭ２へＷＲＩ
ＴＥを行う。

なお、上記実施例では２つの機能ブロックが安定してＲ
ＡＭ２へＷＲＩＴＥする場合を示したが、ＲＡＭ２へＷ
ＲＩＴＥする機能ブロックが複数（ｍ個）ある場合には
、（ｍ−１）個のフラグも用いて（最も優先順位の高い
機能ブロックは無条件にＲＡＭ２へＷＲＩＴＥする状態
に移れるようにしておく）、第１図に示すように自フラ
グより優先順位の高いフラグが全てＯＦＦになってから
ＲＡＭへＷＲＩＴＥをするように動作させる。

また、優先順位を同じとしたい場合、ＰＬＤに予め交互
に変更するように書込んでおく。

また、上記実施例ではアクセスする共通部分としてＲＡ
、　Ｍ　２の場合を示したが、共通ハス等、共通にアク
セスするものであれば特に制限はない。

〔発明の効果〕

以上のように、この発明によれば同時実行される機能ブ
ロックそれぞれに予め設定した優先順位のあるフラグを
設け、該機能ブロックによる共通部分へのアクセスを制
御するようにしたので、共通部分へのアクセスを安定し
て行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＰＬＤの共通部分ア
クセス制御方法を説明するフローチャート、第２図はこ
の発明におけるＰＬＤで実行される機能ブロックの状態
遷移図、第３図はこの発明の一実施例によるＰＬＤの共
通部分アクセス制御方法を説明するタイムチャート、第
４図はこの従来のＰＬＤを用いたシステムの構成を示す
ブロック図、第５図は従来のＰＬＤで実行される機能ブ
ロックの状態遷移図、第６図は従来のＰＬＤの共通部分
アクセス方法を説明するタイムチャートである。 図において、■はＰＬＤ、２はＲＡＭ、３はクロック線
、５はＷＲＩＴＥ信号線、６はアドレスバス、７はデー
タバスである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 共通部分を使用する複数個の機能ブロックを同時に実行
   するＰＬＤにおいて、前記各機能ブロックごとに予め設
   定した優先順位のあるフラグを設け、このＰＬＤ内で実
   行中の機能ブロックが共通部分を使用する状態となる前
   状態で前記フラグをＯＮにし、優先順位の高い機能ブロ
   ックから順に該フラグをＯＦＦにして共通部分を使用さ
   せ、他のフラグがＯＮになっている機能ブロックを待機
   させることを特徴とするＰＬＤの共通部分アクセス制御
   方法。