JPH0561814A - 並び替え機能付きデータ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】転送元と転送先のデータの並びが異なっていて
も効率的にデータを転送することのできるデータ転送装
置を提供する。 【構成】ＣＰＵ５からの命令を受けてデータの転送に必
要な制御を行う転送制御部１１と転送制御部１１により
制御され転送元からのデータの読出しの制御を行うＩＯ
バス制御部１２と転送元のデータのアドレスを出力する
ＩＯアドレス保持部１３とを設ける。転送制御部１１に
より制御され転送元のデータから読み出したデータを一
時記憶し、転送先のデータの並びに記憶したデータを並
び替えて転送先に出力するデータ保持部１４を設ける。
転送制御部１１により制御され転送先の記憶されるべき
アドレスを出力する上位アドレス保持部１６とデータ保
持部１４に記憶されたデータを転送先に記憶する制御を
行う上位アドレス制御部１５により前述したデータ保持
部１４内に一時記憶した転送元からのデータを転送先に
転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並び替え機能付きデータ
転送装置に関し、特にコンピュータ等のデータ処理装置
で一つの記憶装置から他の記憶装置に転送を行うときに
使用する並び替え機能付きデータ転送装置に関する。

【０００２】

【従来の技術】図１２はデータ転送装置と、このデータ
転送装置に接続される他の構成要素との関係を示すブロ
ック図である。

【０００３】テータ転送装置１０は入出力装置３の一部
を構成しており、同じく入出力装置３の一部を構成して
いるメモリ３１と周辺装置３２にＩＯバス３３Ａ〜３３
Ｂを介して接続されている。データ転送装置１０は、ま
た、上位バス４Ａ〜４Ｃを介してＣＰＵ（中央処理部）
５および主記憶部２に接続されている。ＣＰＵ１からの
指令によって指定されたメモリ３１あるいは周辺装置３
２などの読出し開始アドレスから指定されたデータ幅だ
けのデータをＩＯバス３３Ａ〜３３Ｃを介して読み取
り、このデータをＣＰＵ１によって指定された主記憶部
２の指定されたアドレスで始まる部分に記憶させるデー
タの転送の制御を行うのに使用される。

【０００４】従来のこの種のデータ転送装置において、
データの転送元および転送先のデータの記憶様式が１バ
イト単位の整数倍の記憶領域を持っているがデータの転
送元で記憶されているデータの並び、すなわち、何バイ
ト目がデータの始まりであるのかということと転送先で
の記憶領域でのデータの並びが異っている場合には、デ
ータの転送は１バイト単位で記憶元から読出しを行い、
また読出したデータの転送先に対する転送も、１バイト
単位で行なっている。

【０００５】

【発明が解決しようとする課題】上述した従来のデータ
転送装置は、データの転送元および転送先のデータの並
びが先述したように異っている場合には、所望の転送先
にデータを転送するために、１バイトごとの転送しかで
きないため、メモリ３１とデータ転送装置３１の間に介
在するＩＯバスおよびデータ転送装置３１と主記憶部２
との間の上位バスに送出できるデータ幅が１バイトの整
数倍、たとえば、４バイト単位であってもその１／４の
データしか一度に転送を行うことができないので、これ
らのバスを介して一度に転送できるデータ幅を有効に活
用することができず、そのため、バスの使用効率が大幅
に低下するという欠点を有している。

【０００６】本発明の目的は、転送元のデータの記憶領
域内での並びの状態と転送先のデータの記憶領域の並び
の状態が異なっている場合でも、バスを介してデータの
転送を行うときに、バスのデータ幅と同数ずつのデータ
を同時に転送することができるデータの転送効率の高い
データ転送装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明の並び替え機能付
きデータ転送装置は、複数バイト幅のデータとアドレス
を持つ上位装置に接続された主記憶部と入出力装置を接
続する上位バスと、複数バイト幅のデータを持つ入出力
装置に接続されたメモリおよび周辺装置とを接続するＩ
Ｏバス上のデータを前記上位装置から出力される転送命
令に応じて前記主記憶部に転送するデータ転送装置にお
いて、入力されたアドレス値を前記ＩＯバス上のアドレ
ス空間に保持しＩＯバス上に出力するＩＯアドレス保持
部と、読出し開始信号が加えられると前記ＩＯバスを介
して予め決められたバイト数のデータの読み出しの制御
を行うＩＯバス制御部と、前記ＩＯバス制御部により制
御され前記ＩＯバス上に読み出されたデータを読み込み
一時記憶する読込用レジスタとシフト信号を受信するご
とに前記読込用レジスタ内に記憶されているデータを１
バイト単位でシフトし書込データとして保持する書込用
レジスタとを有するデータ保持部と、入力された上位ア
ドレス値を上位バス上のアドレス空間に保持しこれを前
記上位アドレス上に出力する上位アドレス保持部と、書
込み開始信号が加えられると前記データ保持部に保持さ
れているデータを前記主記憶部に前記予め決められたバ
イト数だけ書込む制御を行う上位バス制御部と、前記転
送命令を受信すると前記ＩＯアドレス保持部に対するア
ドレス値と前記上位アドレス値と前記読出し開始信号と
前記書込開始信号を出力しかつ前記上位バスに接続され
た前記主記憶部のデータの並びに一致させて前記シフト
信号を出力する転送制御部を備えて構成されている。

【０００８】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００９】図１は本発明の並び替え機能付きデータ転
送装置の一実施例を示すブロック図であり、図２は図１
に示されている並び替え機能付きデータ転送装置と、こ
の並び替え機能付きデータ転送装置１に接続される他の
関連する要素との接続の一例を示すブロック図であり、
図３は図１に示したデータ保持部１４のレジスタ内のレ
ジスタの構成の一例を示す説明図である。また、図４
（Ａ）は対象となるデータ（ソースデータ）の転送元で
の記憶領域におけるデータの記憶状態を示す説明図であ
り、図４（Ｂ）は図４（Ａ）で示されているデータの転
送先での記憶の状態を示す説明図であり、図５は図１に
示した転送制御部１１内でのレジスタ内の記憶の状態の
説明図である。

【００１０】図６は図１で示した本発明の並び替え機能
付きデータ転送装置の動作を説明する流れ図である。

【００１１】図７は図１とは別の本発明の並び替え機能
付きデータ転送装置の実施例を示すブロック図であり、
図８は図７で示したデータ保持部１４Ｄのレジスタの構
成を示す説明図であり、図９（Ａ）は転送元の記憶部内
に記憶されているソースデータの記憶状態を示す説明図
であり、図９（Ｂ）は図９（Ａ）のデータの転送先の記
憶領域内での記憶状態を示す説明図であり、図１０は図
７に示した本発明の並び替え機能付きデータ転送装置内
のデータ保持部１４Ｄ内のレジスタ内に記憶されるデー
タの状態を示す説明図である。

【００１２】まづ、図１に示した本発明の並び替え機能
付きデータ転送装置の動作について図面を参照して説明
する。

【００１３】この並び替え機能付きデータ転送装置１は
図２に示した入出力装置３の中の構成要素であり、この
入出力装置３を構成しているメモリ３１または周辺装置
３２からＩＯバス３３Ａ〜３３Ｃを介してデータを読取
り、上位装置である主記憶部２に上位バス４Ａ〜４Ｃを
介してデータの転送を行うものである。なお、以下の説
明では、メモリ３１内に記憶されているデータを本発明
の並び替え機能付きデータ転送装置１が読取り、主記憶
装置２に転送する場合について説明する。

【００１４】本発明の並び替え機能付きデータ転送装置
は図１に示すように、ＣＰＵ１からの命令によって後述
する各構成要素を制御する転送制御部１１と、転送制御
部１１から与えられる転送元に記憶されている読み出さ
れるべきデータの先頭アドレスを記憶し出力するＩＯア
ドレス保持部１３と、転送制御部１１から与えられるデ
ータ幅の範囲に亘って転送元から順次データを読取る制
御を行うＩＯバス制御部１２と、ＩＯバス制御部１２に
制御されてＩＯアドレス保持部１３が出力する転送元の
アドレスに記憶されているデータを読み取る記憶部と出
力信号により保持したデータを出力する記憶部とを持つ
データ保持部１４と、転送制御部１１より加えられるデ
ータの転送先の先頭アドレスを保持する上位アドレス保
持部１６および転送制御部１１から指定されたデータ幅
だけのデータをデータ保持部１４より上位装置、たとえ
ば、主記憶部２に対して出力させる制御を行う上位バス
制御部１５より構成されている。

【００１５】なお、以下に説明するデータの転送の対象
となる転送元のデータ、すなわち、ソースデータは図３
（Ａ）のように、それぞれ１バイト単位のデータＡ，
Ｂ，Ｃ，Ｄ，Ｅ，Ｆであり１回のデータの転送すなわ
ち、データの転送幅は４バイトづつであるが、最初の２
バイト分は無効データである。

【００１６】また、このようなソースデータを転送する
転送先の記憶領域へは、図４（Ｂ）に示されているよう
に４バイトづつ区切られた最初の記憶領域から転送され
たデータを記憶するものとする。

【００１７】まづ第１番目に、転送制御部１１は、ＣＰ
Ｕ１から上位バスを介して、データの転送元とそのデー
タの転送元のデータの記憶領域に記憶されているデータ
の内で読出すベき先頭のアドレスとデータの読出し幅を
指定されると、ソースデータの先頭アドレスであるＡＤ
Ｒ１をＩＯアドレス保持部１３に出力する。ＩＯアドレ
ス保持部１３はこの値をソースデータに記憶しているメ
モリ３１に出力する。転送制御部１１はデータの転送
幅、すなわち、転送すべきデータの数をＩＯバス制御部
１２に出力する。ＩＯバス制御部１２は指定されたデー
タ幅のデータをソースデータより読みこむ制御信号すな
わち読み込み制御信号をデータ保持部１４に出力する
（図６のステップＳ１）。

【００１８】第２番目に、データ保持部１４はＩＯバス
制御部１２により制御され、ＩＯアドレス保持部１３が
出力するアドレスを先頭として４バイト分のデータをソ
ースデータより読出して図３に示す読込用レジスタ１４
Ａに読み込む。このようにデータを４バイト分データ保
持部１４に読込む動作が終了すると、ＩＯバス制御部１
２は転送制御部１１にソースデータの読込を終了したこ
とを通知する（ステップＳ２）。

【００１９】ここでデータ保持部１４は４バイトの読込
用レジスタ１４Ａと、その左シフト方向に書込み用の４
バイトレジスタ１４Ｂを持ち、各レジスタは１バイト単
位で左シフトできる構成になっている。

【００２０】上述した状態で、データ保持部１４内に
は、図５に示した第１の状態でデータＡとＢとが記憶さ
れている。

【００２１】続いて、第３番目として、転送制御部１１
はデータ保持部１４の読込用レジスタに読込まれたデー
タを４バイト分だけ左にシフトする制御信号をデータ保
持部１４に出力する。この制御信号を受けたデータ保持
部１４は記憶しているデータを左方向に４バイト分シフ
トして図５の第２の状態で読み込んだデータを保持する
（ステップＳ３）。

【００２２】さらに、第４番目として、転送制御部１１
は次に読み出すべきデータの先頭アドレスであるＡＤＲ
＋４（４は４バイトを表す）をＩＯアドレス保持部１３
に出力する。アドレス保持部１３はこのアドレス値を出
力する。また、転送制御部１１はＩＯバス制御部１２に
対して次の読み込み指示の信号を出力する（ステップＳ
４）。このときのデータの転送はバスのデータ幅に応じ
た転送を行う（図１に示されている本発明の並び替え機
能付きデータ転送装置においてはバスのデータ幅は４バ
イトとする）。

【００２３】ＩＯバス制御部１２はＡＤＲ＋４をアドレ
スの先頭とする４バイト分のデータの読込みの制御をデ
ータ保持部１４に対して行いそのデータの値を保持させ
る。この状態を図５の第３の状態として示してある。

【００２４】第５番目として、転送制御部１１はデータ
の読み込み終了後（ステップＳ５）にソースデータを転
送先に記憶させ、図４（Ｂ）に示した目的データの並び
替えを行うようにデータのシフト数を求める（ステップ
Ｓ６）。本実施例では２バイトシフトである。求めたシ
フト数、すなわち２バイトでデータ保持部１４に対して
左シフトを行う制御信号を出力する。データ保持部１４
は内部に記憶されているデータを２バイト分左へシフト
する（図５の第４の状態）。

【００２５】上述したデータのシフトが終了してから、
転送制御部１１は予めＣＰＵ１から与えられている命令
に基づいた転送先のデータの記憶されるべき先頭のアド
レス値ＡＤＲ２を上位アドレス保持部１６に出力する。
次に、上位バス制御部１５に対して上位アドレス保持部
１６が出力するアドレスに該当する転送先である主記憶
部２の記憶領域にデータ保持部１４に保持していたデー
タを転送し書き込む制御を行う（ステップＳ７）。

【００２６】第６番目に、このとき、データ保持部１４
の書込用レジスタ１４Ｂに保持されているデータが出力
され転送先のアドレスＡＤＲ２を先頭とした領域に書込
まれる（ステップＳ７）。書込みが終了すると（ステッ
プＳ８）上位バス制御部１５は転送制御部１１に書込終
了の信号を出力する。

【００２７】第７番目に、転送制御部１１はデータ保持
部１４に２バイト左シフトを行う制御信号を出力する。
このときのシフト量はバスのバイト幅数からすでに説明
した第３の状態から第４の状態になるとき与えたシフト
数を引いた値である。データ保持部１４はこの左シフト
制御信号を受け本例では２バイト分だけ内部に記憶して
いるデータを左へシフトする（図５の第５の状態）。

【００２８】転送制御部１１は上位アドレス保持部１６
に対してＡＤＲ２の値に４を加えたアドレスを出力する
（ステップＳ９）。以後、これまで説明した動作と同様
な動作を繰返して行う（ステップＳ１０〜Ｓ１４）。

【００２９】データの転送の終了時にデータ保持部１４
にデータが残ることがある（図５の第５の状態）。この
とき、転送制御部１１は最後のデータの書き込みのた
め、データ保持部１４に対して左へ２バイトの転送を指
示し、このようなシフト後に転送先に対してデータの書
き込みを行わせる。

【００３０】以上の動作を行うことによりデータの並び
方を替えたデータの転送が可能となる。

【００３１】なお、上述した第７番目の動作において、
ＡＤＲ２に対するＡＤＲ２＋４（バイト）の動作を行わ
ないでＡＤＲ２を周辺装置３２に割り当てたときには、
メモリと周辺装置間のデータ転送となる。

【００３２】図１１は図７に示した並び替え機能付きデ
ータ転送装置の動作を説明する流れ図である。

【００３３】以下、図７に示されている本発明の別な実
施例についての動作を説明する。以下の説明において
は、ソースデータと目的データ、すなわち、主記憶部２
内の記憶領域内への記憶すべきデータはそれぞれ図９
（Ａ）と図９（Ｂ）に示すような並び方であるとする。

【００３４】図７に示した本発明の構成の中でデータ保
持部１４Ｄだけが図１に示したデータ保持部１４と異っ
ており、それ以外の構成要素は図１に示したものと同じ
である。図８に示されているように、データ保持部１４
Ｄは図１で説明したデータ保持部１４と同様に、バスの
データの転送幅と等しいバイト数の読込用レジスタと書
込用レジスタを持っている他に、これらのレジスタに１
対１に対応するＶビット（確認用ビット）１５と上述の
レジスタおよびＶビットとを制御するシフトコントロー
ラ（ＳＦＴＣＮＴ）１６をもっている。シフトコントロ
ーラ１６は自分から見てシフト方向（本図では左方向）
のＶビットが立っていなければ（そのＶビットの値が１
でなければ）読込用レジスタ１４Ａおよび書込用レジス
タ１４ＢならびにＶビットをシフト方向にそれぞれ転送
する制御を行う。Ｖビットは前述したシフトコントロー
ラ１６からの制御と自分に対応するバスからの書込用レ
ジスタ１４Ｂと読込用レジスタ１４Ａへの書き込みでセ
ットされ、転送制御部１１からの直接書き込みでセット
およびリセットされる。

【００３５】第１番目に、転送制御部１１がＩＯアドレ
ス保持部１３にソースデータの先頭アドレスであるＡＤ
Ｒ１をセットする。次にＩＯバス制御部１２に対してＩ
Ｏアドレス保持部１３にセットされたアドレスのデータ
の読込みを指示する（図１１のステップＳ２０）。

【００３６】第２番目に、ＩＯバス制御部１２は転送制
御部１１からの指示により接続されたＩＯバス上のメモ
リに対して指定されたアドレスに対する読み出し動作を
開始する。すなわち、転送制御部１１からの制御信号に
よりＩＯアドレス保持部１３にＩＯバスへのアドレス出
力を指示する。ＩＯアドレス保持部１３は転送制御部１
１によってセットされたアドレスＡＤＲ１をＩＯバス３
２Ｂ上に出力する。さらに、メモリからのデータが確定
すると（ステップＳ２１）、ＩＯバス制御部１２はデー
タ保持部１４Ｄに対してデータの保持を指示する。この
とき、データは４バイト転送されるが、上位の２バイト
は無効データである。データ保持部１４ＤはＩＯバス３
４Ｃを介してバスからのデータを読み出し、読込用レジ
スタ１４Ａに一時記憶する。また、転送制御部１１はデ
ータ保持部１４ＤのＶビットを目的データの最初のデー
タ並びに対応した形式でセットする（図１０の第１の状
態）。なお、図１０中でＶビットが論理値″１″、すな
わち、Ｖビットが立っている部分はＶで示されている。
データがデータ保持部１４Ｄに読み込まれた後、ＩＯバ
ス制御部１２は転送制御部１１に読み込み完了を通知す
る（ステップ２１）。

【００３７】第３番目に、転送制御部１１はデータ保持
部１４Ｄに左シフトを指示する（ステップＳ２２）。デ
ータ保持部１４Ｄは読込用レジスタ１４Ａと書込用レジ
スタ１４Ｂの内容を順次左方向にシフトして行く。デー
タ保持部１４Ｄは図１０の第２の状態となる。すなわ
ち、Ｖビットが立っていない部分がないように左シフト
が行われる。さらに転送制御部１１は次のメモリ番地
（ＡＤＲ１＋４バイト）をＩＯアドレス保持部１３にセ
ットし、ＩＯバス制御部１２に対して次の読み出しを指
示する。ＩＯバス制御部１２はＡＤＲ１＋４番地の内容
を読み出しデータ保持部１４Ｄに保持させる（図１０の
第３の状態）。このときの読み出したデータは４バイト
である（ステップＳ２３）。

【００３８】第５番目に、転送制御部１１は読み込み終
了（ステップＳ２４）後にデータ保持部１４Ｄにシフト
指示を行う（ステップＳ２５）。データ保持部１４Ｄは
Ｖビットの状態に応じて順次左シフトを行い、Ｖビット
が立っている部分を左詰で書込用レジスタ１４Ｂの最左
端に位置させる（図１０の第４の状態）。

【００３９】データのシフト完了後に転送制御部１１は
上位バス上のメモリＡＤＲ２に対する書込動作を開始す
る。すなわち、上位アドレス保持部１６に目的データの
先頭アドレスであるＡＤＲ２をセットする。次に、上位
バス制御部１５に対し上述のようにセットされたアドレ
スに対してデータの書込を指示する（ステップＳ２
６）。

【００４０】第６番目に、上位バス制御部１５は転送制
御部１１からの指示により接続された主記憶部２の指定
されたアドレスに対して書込動作を開始する。まず、上
位アドレス保持部１６に対してバスへのアドレス出力を
指示する。上位アドレス保持部１６は転送制御部１１に
よってセットされたアドレスＡＤＲ２を上位バスに出力
する。データ保持部１４Ｄから書込レジスタ１４Ｂの内
容を上位バスに出力するよう指示する。データがデータ
保持部１４Ｄから主記憶部２に書込まれた後、上位バス
制御部１５は転送制御部１１に書込完了を通知する（ス
テップＳ２７）。次に、転送制御部１１はデータ保持部
１４Ｄの左側４バイト分のＶビットをクリアする（図１
０の第５の状態）（ステップＳ２８）。

【００４１】第７番目として、転送制御部１１はデータ
保持部１４Ｄに左シフトを指示する。データ保持部１４
Ｄはシフト指示を受けデータの記憶状態を図１０の第６
の状態となる。転送制御部１１はアドレスＡＤＲ２を４
ビット分増加させる。以後、すでに説明した第４番目か
ら第７番目までこの順に、対象とするデータの転送が終
了するまで転送を繰返す。

【００４２】なお、転送終了時にデータ保持部１４Ｄに
残データが残ることがある（図１０の第６の状態で終了
するとき）。このとき、転送制御部１１は、最後のデー
タの書き込みを上位バス制御部１５に指示し、上位バス
上のメモリに書き込みを行わせる。

【００４３】以上の動作を行わせることにより、データ
の並び方を替えた転送が可能となる。さらに、前述した
第７番目の動作におけるＡＤＲ２に対する４バイト分だ
けの追加の動作を行わないでＡＤＲ２を周辺装置３２に
割り当てたときには、メモリと周辺装置間のデータ転送
となる。

【００４４】

【発明の効果】以上説明したように、本発明の並び替え
機能付きデータ転送装置は、転送元と転送先のデータの
並びが異っている場合にも、１バイト単位のデータの転
送を行う必要がなく、１回でバスが伝送できるデータ幅
づつのデータを纏めて転送することが可能となるので、
バスの使用効率を低下させることが無くなる効果を有し
ている。

【図面の簡単な説明】

【図１】本発明の並び替え機能付きデータ転送装置の一
実施例を示すブロック図である。

【図２】図１に示した並び替え機能付きデータ転送装置
と他の装置との接続関係を示すブロック図である。

【図３】図１中に示されているデータ保持部１４のレジ
スタの構成を示す説明図である。

【図４】図１の並べ替え機能付きデータ転送装置の対象
となる転送元のデータの並びと転送先のデータの並びの
状態の説明図である

【図５】図１に示されているデータ保持部１４のレジス
タ内のデータの格納状態を示す説明図である。

【図６】図１の並び替え機能付きデータ転送装置の動作
を説明する流れ図である。

【図７】本発明の別の実施例を示すブロック図である。

【図８】図７に示されているデータ保持部１４Ｄのレジ
スタの構成を示す説明図である。

【図９】図７の並び替え機能付きデータ転送装置の動作
の対象となる転送元に記憶されているデータの並びと転
送先のデータの並びの一例を示す説明図である。

【図１０】図７中に示されているデータ保持部１４Ｄの
レジスタ内のデータの記憶状態を示す説明図である。

【図１１】図７に示した並び替え機能付きデータ転送装
置の動作を説明する流れ図である。

【図１２】従来のこの種のデータ転送装置と、関連する
他の装置との関係を示すブロック図である。

【符号の説明】

１ 並び替え機能付きデータ転送装置 ２ 主記憶部 ３ 入出力装置 ５ ＣＰＵ １１ 転送制御部 １２ ＩＯバス制御部 １３ ＩＯアドレス保持部 １４ データ保持部 １５ 上位バス制御部 １６ 上位アドレス保持部 １４Ａ 読込用レジスタ １４Ｂ 書込用レジスタ １４Ｄ データ保持部 ４Ａ〜４Ｃ 上位バス ３３Ａ〜３３Ｃ ＩＯバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数バイト幅のデータとアドレスを持つ
   上位装置に接続された主記憶部と入出力装置を接続する
   上位バスと、複数バイト幅のデータを持つ入出力装置に
   接続されたメモリおよび周辺装置とを接続するＩＯバス
   上のデータを前記上位装置から出力される転送命令に応
   じて前記主記憶部に転送するデータ転送装置において、
   入力されたアドレス値を前記ＩＯバス上のアドレス空間
   に保持しＩＯバス上に出力するＩＯアドレス保持部と、
   読出し開始信号が加えられると前記ＩＯバスを介して予
   め決められたバイト数のデータの読み出しの制御を行う
   ＩＯバス制御部と、前記ＩＯバス制御部により制御され
   前記ＩＯバス上に読み出されたデータを読み込み一時記
   憶する読込用レジスタとシフト信号を受信するごとに前
   記読込用レジスタ内に記憶されているデータを１バイト
   単位でシフトし書込データとして保持する書込用レジス
   タとを有するデータ保持部と、入力された上位アドレス
   値を上位バス上のアドレス空間に保持しこれを前記上位
   アドレス上に出力する上位アドレス保持部と、書込み開
   始信号が加えられると前記データ保持部に保持されてい
   るデータを前記主記憶部に前記予め決められたバイト数
   だけ書込む制御を行う上位バス制御部と、前記転送命令
   を受信すると前記ＩＯアドレス保持部に対するアドレス
   値と前記上位アドレス値と前記読出し開始信号と前記書
   込開始信号を出力しかつ前記上位バスに接続された前記
   主記憶部のデータの並びに一致させて前記シフト信号を
   出力する転送制御部を備えることを特徴とする並び替え
   機能付データ転送装置。
2. 【請求項２】 前記データ保持部の代りに前記ＩＯバス
   制御部により制御され前記ＩＯバス上に読み出されたデ
   ータを一時読み込み記臆する読込用レジスタとシフト信
   号により前記読込用レジスタから１バイト単位でシフト
   されたデータを保持する書込用レジスタと前記読込用レ
   ジスタと書込用レジスタの１バイト単位にそれぞれ１対
   １に対応しフラグ設定信号で指定された位置のフラグに
   フラグを立ててそのフラグを保持する有効フラグとシフ
   ト信号を受信したとき前記有効フラグの内でフラグの立
   っていない部分がないように前記有効フラグの内容とこ
   の有効フラグに対応する前記読込用レジスタと前記書込
   用レジスタとの内容とを予め定められた方向にシフトさ
   せるシフトコントローラとを有するデータ保持部と、前
   記転送制御装置の代りに前記上位装置からの転送命令を
   受信したとき、前記ＩＯアドレス保持部に対するアドレ
   ス値と前記上位アドレス値と前記読出開始信号と前記書
   込開始信号と前記シフト信号とを出力しかつ前記上位バ
   スに接続された前記主記憶部のデータの並びに対応した
   前記フラグ信号を出力する転送処理部とを具備し、前記
   ＩＯバス上のアドレス空間から読込んだデータを前記デ
   ータ保持部で保持し前記上位バス上の書込先のデータの
   並びに一致させるために前記転送制御部から指示された
   回数分データを前記データ保持部内でバイト単位でシフ
   トしシフト終了後の並び変えたデータを前記上位バス上
   に接続されている前記主記憶部の所望の記憶場所に書込
   むことを特徴とする並び替え機能付きデータ転送装置。