JPH03156576A - 図形処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、ブロック−書込み図形制御データメモリー書
込みシステム、さらに限定的に言うと、ブロック−書込
み機能を制御する前にデータを経済的に再配列できるよ
うにする装置に関する。

「従来の技術」 図形適用業務向けのマイクロプロセッサは、メモリービ
ットマツプ間でできるかぎり迅速に画素情報を移動させ
ることができなくてはならない。

数多くの画素を１つのビットマツプに転送しなければな
らない状況の下では、かかる転送はブロック−書込み機
能を用いることによりスピードアップすることができる
。標準的には、各々のＶＲＡＭとカラーレジスタを結び
つけ（連関させ）、カラーレジスタにビットを充てんし
てＶＲＡＭの選択された部分の望ましいカラー値を決定
し、次にＶＲＡＭのアドレスビットならびにＶＲＡＭへ
のデータ母線入力の両方を用いてＶＲＡＭの中のカラー
レジスタ内の値が表わすカラーが現われる場所を見極め
ることによって、１つのブロック−書込みが生成される
。この技術はデータ母線に同一の画素値の多数のコピー
という負担を負わせることがな（、従って利用可能なメ
モリー帯域幅を増大し、再びデータ転送をスピードアッ
プする。

ブロック−書込みを有利に用いることのできる最も単純
な適用業務は、同じ画素値をメモリーの規定の部域内に
転送する充てんである。同様に、いくつかの形のデータ
拡張も、ブロック−書込み技術の適用に充分適している
。従って、ビットマツプが圧縮された形で記憶される場
合、■及び０は１つの画素の存在又は不在を表わすこと
ができ、ビットマツプを圧縮解除するためブロック−書
込みを用いることができる。標準的には、この種の拡張
は、メモリーを節約するため圧縮された形で記憶される
ことの多い文字字体に対し適用される。

メモリーアクセスは、正規のモードとブロック−書込み
モードで同し母線を介して行われなくてはならず、又、
１つのモードで書込まれた（又は読取られた）データは
もう１つのモードで読取られ（又は書込まれ）ることか
可能でなくてはならないことから、問題が生じる。これ
は、データがフロック−書込みモードでＶＲＡＭ５に書
込まれる前に、そのデータの圧縮された表示のビット配
列が正規モードのアクセスとの関係において操作つまり
スウィズルされなくてはならないことから、１つの問題
である。このビット配列の変更は、標準的に圧縮データ
が１つの特定の配列で各マルチビット表示画素を表わす
１つのビットと共に記憶されることから、必要なことな
のである。これらのビットの記憶は、各ピントが相応す
る表示点を表わす状態で、逐次的である０例えば、第１
のビット（ビット０）は、画素位置１を表わす、第２の
ビット（ビット１）は画素位置２を表わし、第３のビッ
ト（ビット２）は画素位置３を表わす。

従って、この例では母線上のビットは、１対１ベースで
画素位置を表わし、そのため母線ビット位置ゼロは第１
の画素のためのデータを含み、一方母線位置３は４番目
の画素のためのデータを含むことになる。しかしながら
、連続する画素が異なるＶＲＡＭチップ（又はユニット
）内に記憶されるＶＲＡＭの物理的配置のため、データ
はＶＲＡＭへの提示の前に再配列されなくてはならない
。

ＶＲＡＭが、３２ビツトの幅のデータ母線を伴う幅４ビ
ット（４平面）のものであるケースを考えてみる。デー
タ母線は、第１のＶＲＡＭに接続された母線位置０−３
を有し、このＶＲＡＭの方は通常の書込み位置内の第１
の画素のビット０−３を制御することができる。スウィ
ズル無しでは、第２の画素を制御することを目的とすべ
き母線ビット位ｉｌｌ　（第２の位置）内の圧縮された
データは第１のＶＲＡＭの第２の入力端子に連結された
状態で終わることになる。なおかかる第１のＶＲＡＭの
第２の入力端子は、通常のアクセスでは、必要とされる
第２の画素ではな（第９の画素と結びつけ（連関）され
ている。従って、ブロック−書込みモードで機能してい
る場合、ビット配列の画装置が必要である。

データスウィズルの性質は画素のサイズにより左右され
ることから、もう１つの問題点に遭遇する。広範な画素
サイズ及びＶＲＡＭ構成に合わせるには、複数の異なる
スウィズルを行わなくてはならない。従って、ビデオＲ
ＡＭのブロック−書込みモードはブロックサイズの正確
な倍数内の部域を充てんするためにのみ合理的に用いら
れうると言うのが正当である。ＶＲＡＭのブロック−書
込み機能の性質は、いくつかのデータ再配列が達成され
ないかぎり１つのブロック内の画素に対するスクランプ
リングされた書込みという結果をもたらす。

従って、経済的なやり方でブロック−書込みを達成する
ようデータの有効な操作を可能にするスウィズル配置に
対するニーズが当該技術分野において存在する。

さらに当該技術分野では、いかなるサイズの画素又はＶ
ＲＡＭ構成についても用いることのできるスウィズル論
理も必要とされている。

又、当該技術分野においては、ブロック内の各々の画素
に対しての書込みも同様に正確かつ有効に制御すること
のできるブロック−書込みモードを用いたシステムを設
計する必要性も存在している。さらに、異なる数のカラ
ー平面について適用可能なシステムに対するニーズもあ
る。

［課題を解決するための手段」 数多くの異なるサイズの画素に対して利用可能なスウィ
ズル配置が設計されている。この回路は、ブロック−書
込みアクセス中にＶＲＡＭで指定されたデータストリー
ムのビットが、スウィズルされなかった場合に通常の書
込み条件の下でそうである場所とは異なる画素の場所を
アクセスしようとするために、スウィズルに対する必要
性が生じるという事実の認識を利用するものである。こ
の相違は、上述のように、画素が４つ（又はそれ以上）
のビットを有している状態で、各々のＶＲＡＭが１つの
画素（又は１つの画素の一部分）を処理するという事実
によりひき起こされるビットストリーム内の再配列とし
て考えることができる。

各画素が４つのビットを有すると仮定し、又各ＶＲＡＭ
が４つのデータ入力径路（画素の各ビットに対して１つ
の径路）を有すると仮定すると、圧縮されたデータとＶ
ＲＡＭに対する実際の入力の間には４つのビット位置の
分＃（又は再配列）があることになる。この再配列は、
スウィズル回路により行なわれる。

従って、圧縮された母線ビットＯは、母線ビットｌが事
後スウィズル位置４に進むのに対して、事後スウィズル
位２０にまで進む。同様にして、圧縮された母線ビット
２は事後スウィズル位置８まで進み、圧縮された母線ビ
ット３は事後スウィズル位置１２にまで進む。これは７
つの圧縮ビット位置について続き、圧縮ビット７は事後
スウィズル位置２８まで進む。次の圧縮ビット、ビット
８は、事後スウィズル位置１まで進み、一方圧縮ビット
９は事後スウィズル位置５まで進む、この不連続順序は
、全母線幅について続行する。

画素サイズが８ビツトである状況の下では、各々８ビツ
ト画素の半分を保持する２つの４ビツト幅のＶＲＡＭが
必要とされることになる。この状況の下では、このとき
、拡張には異なるアルゴリズムすなわち、８つの位置に
よる圧縮ビットの縦座標位置の再配列が必要である。同
一の画素を含む全てのＶＲＡＭに同一の制御信号が与え
られなくてはならないということがわかる。従って、２
つのＶＲＡＭ画素（例えば８ビツト）については、母線
の２つの位置が同じ圧縮ビット値を反映しなくてはなら
ない。

スウィズルを実行するには２つのオプションがある。１
つは、より大きいすなわち６４本のリード線の母線を生
成することである。これには、より多くの又はより大き
いＶＲＡＭ及び母線を制御するための回路が必要である
。もう１つのオプションは、スウィズル回路内に異なる
１つのスウィズルパターンを有することである。両方の
場合において、圧縮されたデータは、画素が１つ以上の
ＶＲＡＭ内に含まれている場合、１つ以上のＶＲＡＭを
制御しなくてはならない。

メモリーアドレッシングは、一連のブロック−書込みア
クセス（例えば大きいスクリーン部域の充てん）を実行
する場合、ＶＲＡＭに書込まれているより多くのデータ
量に対応するよう調整されな（ではならない。実際、Ｖ
ＲＡＭに進む４つのデータビットは、ブロック−書込み
モードで４という係数で内部的に拡張させられる。従っ
て、３２ビツトのデータ母線が、ブロック−書込みモー
ドでＶＲＡＭの内側で１２８ビツトにまで拡張される。

従って、１つのアドレス可能な場所から次の隣接する場
所まで効率よく進むためには、正規のアドレッシングに
おいて行なわれるように３２ではなく（ビットアドレス
単位で）１２８だけアドレスを増分／減分（指示に応じ
て）させることが必要である。

ｌ実施例におけるスウィズルオペレーションは、与えら
れた各々のビット位置についてのマルチプレクサ機能の
適切な接続により実現されうる。多重化は、必要に応じ
て単数又は複数のスウィズル機能と通常（又はストレー
ト・パス）モードのいずれかを選択する。

通常モードならびにブロック−書込みモードの両方で一
貫した形でメモリーアレイに画素を書き込むための機構
を提供していることが、本発明の技術的利点である。

「実施例」 ここで第１回を参照して、本発明の実施例の機能につい
ての実際の詳述へと進展していく前に、標準的な図形メ
モリーシステムのメモリー構造の簡単な説明をしておく
のが適当である。使用できるメモリー構造及びシステム
は数多くあるものの、好ましい実施態様においては、１
つのアレイ内で８つのＶＲＡＭメモリー２００．２０１
などを用いる第１図に示されているもののような構造を
使用するのが標準的である。各ＶＲＡＭメモリー又はユ
ニットは、平面１１．１２．１３及び１４を有するもの
として処理することのできる４ピントのデータボートを
もっている。各平面の構成は、その平面に情報を書き込
むのに単一のデータリード線が用いられるようなもので
ある。これらのリード線は、各平面について０，１．２
及び３とラベル付けされている。データ母線２０のよう
な３２ビツトのデータ母線を用いるシステム内には、各
々データ母線に接続された４本のデータリード線を有す
る８つのＶＲＡＭメモリー（うち２つが第１図に示され
ている）がある。

従って、３２ビツトのデータ母線については、ＶＲＡＭ
メモリー２００の４本のデータリード線はそれぞれデー
タ母線リード線０．１．２．３に接続されていることに
なる。同様にして、ＶＲＡＭメモリー２０１の４本のリ
ード線０．１．２．３はそれぞれデータ母線リード線４
．５．６．７に接続されている。これは、最後のＶＲＡ
Ｍのリード線が母線２０のリード線２８．２９．３０．
３１に接続されるように、残りの６つのＶＲＡＭについ
ても続く。接続部の完全なセットが第２図に示されてい
る。

第１図をひきつづき見ていくと、メモリーは、図形表示
のための画素情報が同じ行内に平面を横切って逐次記憶
されるように配置されている。

１画素システムにつき４ビツトを仮定して、次に連続す
るＶＲＡＭの中に連続する画素が記憶される。このよう
な状況の下で、画素０はＶＲＡＭ２００内ニアリ、画素
ｌはＶＲＡＭ２０１内にくることになる。画素２から７
までについての画素記憶は第１図には示されていないが
、第２図に示されている。このとき、画素８についての
画素情報は、なお行１中ではあるがその列２内でＶＲＡ
Ｍ２００の中に記憶されることになる。画素情報のこの
配置の理由は、メモリーからの情報の検索方法を理解す
ることにより、さらに充分に把握できることだろう。

ひきつづき第１図を参照すると、各々のＶＲＡＭ平面は
、メモリーの１行から情報をシフトアウトするための逐
次レジスタ１６を有している。これらのレジスタからの
出力端子は、データ入力リード線がデータ入力母線に接
続されるのと同じ要領でデータ出力母線１５に接続され
る。従って、メモリーの行、例えば行１からのデータは
レジスタ１６内へと移動する。このことは、８つのメモ
リーアレイの各平面について起こる。

−瞬時におけるデータ出力母線１５をみると、各シフト
レジスタ内の第１のビットは、母線上にある。従って、
行１が母線に出力されていたと仮定すると、母線はその
リード線Ｏ上にメモリー２００の行１、ビットＡ１を有
することになる。

出力母線１５のリード線ｌはその上に行１ビットＢ１を
有し、リード線２は行１、ビットＣ１を有し、リードｖ
Ａ３はその上に行ｌ、ビットＤ１を有することになる。

これらのビットの後には、それぞれリード線４．５．６
．７上のメモリー２０１、行１、ビットＡＩ、Ｂｌ、Ｃ
１、Ｄｌが来る。従って第１の一瞬時において、データ
出力母線１５はその上に、画素Ｏを形成する４つのビッ
トとそれに続（画素１を形成する４つのビットと、それ
に続く画素２を形成する４つのビットを有することにな
る。これは、８つの画素０〜７を形成する３２個のビッ
トがデータ出力母線１５の連続するリード線上にくるま
で続く、これらのビットは図形表示装置に供給され、シ
フトレジスタは全て１位置だけシフトして、次の８つの
画素すなわち画素８から１５についての画素情報を母線
に提供する。その後このシフトオペレーションは、ライ
ン全体がシフトアウトされるまで続き、それから出力レ
ジスタへのロードのための新しいラインが選択される。

これまで、１画素あたりのビット情報が４ビツトである
と仮定してきた。画素情報が例えば８ビツトでなくては
ならないとすると、そのとき、各画素について４ビツト
の幅の２つのＶＲＡＭを用いなくてはならなくなる。こ
うしてビットパターンは幾分か変わることになる。本発
明のこの面については、以下にさらに詳しく説明する。

同様に、メモリーのサイズ及び構造が変化し続けるもの
であること、そして図示されているサイズ及び構造は単
に一例にすぎず、本発明は数多くの異なるメモリー構成
及び異なる画素サイズで使用しうるちのであることにも
留意されたい。

第２図から第５図までのメモリーの描写は、コンセプト
的には第１図に示されているように３次元アレイである
ものの１次元表示であるということを指摘しておかなく
てはならない。従って、今後、「行」という語は、母線
から一度にアドレスされる画素セットを意味する。

ここで第２図をみてみると、画素８から１５が行２にあ
り画素１６から２３が行３内にあり画素２４から３１が
行４内にある一方で、ＶＲＡＭ２００から２０７の最高
行内に画素０−７を制御するための情報が含まれている
状態で、完全な８ＶＲＡＭメモリー配置が示されている
。この配置は、メモリーの各追加行について続く。

ＶＲＡＭメモリーへの通常の書込みオペレーションにつ
いては、データ母線２０上でデータビットが受けとられ
る。母線上の情報の位置が、ＶＲＡＭ内でのデータの記
憶場所を決定する。従って、母線２０のリード線Ｏ上の
ビットはＶＲＡＭ２００のリード線Ｏ上へ進む、ＶＲＡ
Ｍ２００の第１行のアドレス場所も又選択されたと仮定
すると、このビット情報は画素０のビット０と結びつけ
られた（連関された）状態になる。これは図形システム
の従来の周知のオペレーションであり、このオペレーシ
ョンについてはここではとり上げない。

データワード２１といった一定の与えられたデータワー
ドが縦座標においてビットを有し、データ母線とＶＲＡ
Ｍの間の物理的接続及び結びつき（連関）のためＶＲＡ
Ｍ内の適当なビット位置にこれらのビットが直接転送さ
れるということを指摘するだけで、本発明を理解するの
に充分である。

同様に、データワード２１の縦座標位置０−３内の情報
が母線２０を介して数多くの画素Ｏ１８，１６，２４，
３２などの１つに進むことができるということにも留意
されたい。実際の記憶場所は、ここではその全ては示さ
れていないものの当該技術分野では周知のものであるＶ
ＲＡＭに対するその他の並行アドレッシングにより左右
される。

上述のようなデータの提示方法は、各行について完全な
メモリー書込みサイクル（８画素）と３２のデータビッ
トを必要とする０例えば、スクリーン上に背景色を塗り
出さなければならないといったいくつかの状況の下では
、数多くの画素に同一の情報が書込まれている。ＶＲＡ
Ｍをロードするブロック−書込み方法はこの状況を処理
するために考案された。当該技術分野において周知のも
のであるこのオペレーションは、メモリー内の選択され
た画素場所への転送のためのビットを含む、ＶＲＡＭ２
００と合わせて示されているレジスタ２１０といった各
ＶＲＡＭ上の特別なレジスタを用いる。これらのビット
は、あらゆるブロック−書込みオペレーションの開始に
先立ってロードされる。

ブロック−書込みオペレーションの間に、メモリーは、
通常のローディングとは異なる要領でロードされる。４
本のデータ入力リード線が用いられるが、今度は各々の
ビットは、そのＶＲＡＭ内の特定のメモリー行への特別
なレジスタービットの伝送を制御する。例えば、ＶＲＡ
Ｍ２００内で、画素１６を変えないままにしながらレジ
スタ２１０からのビットを画素Ｏ１８及び２４にロード
することが望まれると仮定しよう、この状況の下では、
リード線０，１．３はその上に論理ｌを有し、方リード
線２は論理Ｏを含むことになる。この同じ状況は、相当
するＶＲＡＭメモリー行内の相応する画素の中に情報が
転送されるべきか否かをビットの縦座標位置が決定する
という点において、３２ビット母線全体について優勢と
なる。ここが、データ自体でデータ母線からくる通常の
データローディングと異なる点であることがわかる。ブ
ロック−書込みオペレーションについては、データは各
々のＶＲＡＭと結びつけられた特殊なレジスタから来て
、データ母線上のビットは、母線のさまざまなリード線
上のその位置に応して、オンオフ又はロード−非ロード
制御しか与えない。

このオペレーションを制御するデータワードはこのとき
圧縮された書式にあると言われ、そのため各ビットが１
又は０のいずれかである縦座標位置は１つの機能を制御
する。同様に、それぞれオン及びオフを表わす１及び０
が単に一例にすぎず、逆も又真でありうるということを
指摘しておかなくてはならない。

ここで第３図を参照すると、圧縮されたデータワード３
１は、ワード内のデータの縦座標位置に応じてさまざま
な画素を制御するためＶＲＡＭに提示されなくてはなら
ない縦座標位置０−３１を有することがわかる。従って
、画素０は圧縮されたデータビット０により制御され、
画素１は圧縮データビットｌにより制御されることにな
る。このようにして、圧縮データビット３１はこのとき
画素３１を制御しなくてはならない。これは言うは易し
いが行なうのはむずかしいことである。

画素０は、圧縮ビットＯに接続されているＶＲＡＭ２０
０のリード線Ｏにより制御されているため、容易である
。しかしながら、圧縮データワード３９の位置１内のビ
ットが問題を開始する。第２図において、この非圧縮ビ
ットはＶＲＡＭ２００のビン１に接続されている。しか
しながら上述のように、圧縮データ縦座標位置１内のビ
ットは、特別なレジスタから画素１への情報の書込みを
制御するのに用いられる。一方画素ｌの方は、ＶＲＡＭ
２０１のリード線ｌ上の１又は０により制御される。こ
のリード線の方は、母線２０のリード線４に接続されて
いる。第２図及び第３図を比較すると、１つの状況にお
いて、入力データワードのビット位置１は母ｖＡ２０の
リード線１へと進むのに対し、他の状況においてはこれ
はリード線４へと進むということがわかる。従って明ら
かに、ブロック−書込みモードにおいてデータ転送を制
御するのに圧縮ワードが用いられる場合ビットの再配列
が必要である。

この再配列は、圧縮データ入力端子と実際のデータ母線
の間に介在させられたスウイズル回路３２により達成さ
れる。スウィズル回路３２は、第２図の状況がそうであ
るようにデータが真っ直にその中を流れるように又は、
第３図で必要とされているように成る種のパターンにリ
ード線を再配列するために、プロセッサによって制御さ
れている。

この配置は情報を再配置するのにプロセッサ時間を必要
としないが、むしろ、メモリー母線配置の物理的構造に
基づ（１つのパターンを打ち立て、ブロック−書込みオ
ペレーションが呼出される毎にこの構造を要求する。

スウィズル回路はハード配線されていてもよいし又、プ
ロセッサ内又はプロセッサの外部で制御されるソフトウ
ェアであってもよい。

ここで、１画素あたり４つのビットの代りに１画素あた
り８つのビットを用い３２ビツトのデータ母線を保持す
ることが望まれる場合を仮定してみよう。同様に、第１
図との関係で記述された１ユニツトあたり４つの平面を
もつＶＲＡＭをひき続き使用すると仮定する。このよう
な状況の下で、圧縮ワードからのビットの再配列は、１
画素につき４つだけのビットが用いられた場合のものと
は異なるものとなる。このことは、ＶＲＡＭ２００及び
２０１が両者共画素１の情報を含む一方ＶＲＡＭ２０２
．２０３が画素１の情報を含んでいるような第４図にお
いて、容易に見られる。

従ってこのとき、再び圧縮されたデータビットＯがＶＲ
ＡＭ２００のリード線Ｏとひき続き結びつけられる一方
で、圧縮されたワードのその他の縦座標位置の全てが母
線の異なるリード線と結びつけられる。例として圧縮ワ
ード縦座標位置２をとってみる。第３図において、圧縮
データワード縮座標位置２は画素２及び母線リード線８
と結びつけられる（連関される）。しかしながら、第４
図においては、連関は母線リード線１６との連関である
。このときこれは、異なる画素構成がある場合のシステ
ムのための別々のスウィズルに対する論拠となる。同様
に、各画素の半分は別のＶＲＡＭ内に含まれているため
、両手部分は同じ圧縮データ制御ビットにより制御され
る。従って圧縮されたデータ制御ビットの各々は、一定
の与えられた画素の一部分を含む付加的なＶＲＡＭの各
々に対して一度ずつ複写されなくてはならない。このこ
とも又、各画素構成に対する異なるスウィズルの論拠と
なる。

第４図を見ると、圧縮ワードの各々のビットは２つのＶ
ＲＡＭ入力端子に接続していることから、圧縮ワードの
わずか１６のビットのみが３２ビツト母線構成内のＶＲ
ＡＭの全てを制御することになるということが明らかで
ある。この問題を解決するための第１のシステムは、３
２ビツト母線を保持し、３２ビツトの圧縮ワードの両手
部分を用いるために２本の母線サイクルをとる、という
ものである。もう１つのオプションは、データ母線を６
４ビツトまで拡張する圧縮されたワードの３２ビツト全
てを用いることである。

第９図は、好ましい実施態様の４平面及び８千面モード
を支持するため出力ビット０．１及び２に対する必要な
スウィズルを単一のマルチプレクサがいかに達成するか
の概略図を示している。通常モードでは、マルチプレク
サ機能は単に入力端子から出力端子まで相応するビット
位置を移行させる（すなわちＯからＯｌｌから１、そし
て２から２）。４千面モード選択については、入力端子
から出力端子への接続は第４図に示されているように行
なわれる（０から０，８から８．１６から２）。８平面
選択については、接続は第５図に示されているように行
なわれる（０から０１０から４．８から２）。当然のこ
とながら、その他のマルチプレクサ機能も、その他の平
面数及び異なる母線組織を支持するために実施すること
ができる。

好ましい実施例においては、スウィズル機能はマルチプ
レクサハードウェア機能により実行されるが、ソフトウ
ェアベースのテーブル索引方法といったその他の手段も
、スウィズル実行のために用いることができる。

第５図を参照すると、１画素あたりに用いられたＶＲＡ
Ｍの数に相当する各々のビットを複写することによって
圧縮ワードを拡張すると、その結果、異なるメモリー／
画素構成について同じスウィズル回路を用いることが可
能となる。複写／拡張回路５２によって実行されるよう
なこの解決法は、たとえ２つのＶＲＡＭ内に位置づけら
れている場合でも全ての画素ビットに対してカラー情報
が提供されなくてはならないことから、一定の与えられ
た画素の両方のＶＲＡＭを活動化させる効果も有してい
る。

オペレーションの真髄は、複写及び拡張がスウィズルオ
ペレーションに先立って起こり、こうして両方のオペレ
ーションに対して同じスウイズル構成が可能となるとい
う事実にある。標準的なオペレーションにおいては、い
ずれかの与えられたシステムについて同じ構成が用いら
れ、従って唯−図の複写／拡張決定しか行なう必要がな
い、しかしながら、同一のプロセッサにより複数のＶＲ
ＡＭシステム構成が制御され、従って動的制御が必要と
なりうるような状況も発生する可能性がある。これは、
ケース毎のベースでのシステムプロセッサの制御の下で
機能するよう複写／拡大回路５２を配置することにより
容易に達成することができる。

複写／拡張回路５２は、番号を再配列し埋込むことので
きるいかなるタイプのレジスタ回路でもプロセッサでも
良い。これは主プロセツサの制御の下でマイクロコード
によって或いは又特殊なプロセッサによって操作されて
もよいし、又望ましい場合にはホストプロセッサ（上位
演算処理装置）により実行されてもよい０回路５２が実
行する機能は、本質的に数学的であり、従って当業者な
らば望ましい機能を実行するため数多くの配置を容易に
考案することができる。

回路５２は、画素／メモリー構成を変更できるようにす
るためレジスタ内のフラグに応答して或いは又受取った
データに応答して動的ヘースで複写及び拡張機能を変更
するよう適合可能なシステムであり得る。従って、１６
ビノトの画素サイズ及び第１図に示されているものと同
じサイズのＶＲＡＭ　（すなわち４ビツト）については
、各画素に対し４つのＶＲＡＭが使用されることになり
、従って拡張は４ビツトだけの拡張となる。この状況の
下では、第６図に示されているように、拡張されたり−
ド６１は、このワードの縦座標位置Ｏ１１，２，３に拡
張された圧縮ビア）縦座標位置０からのデータを有する
ことになる。この状況において、圧縮された縦座標位置
ｌからのデータは、縦座標ビット位置４．５．６．７へ
と拡張され、同様に続いて行く。

第７図のチャートから、スウィズル回路の入力端子Ｏ１
１，２，３における複写されたデータは出力端子Ｏ１４
，８，１２へと進むことがわかる。

第４図を見ると、これらの出力端子は、長さが１６ビツ
トである場合の画素０を保持する４つのＶＲＡＭである
ＶＲＡＭ２００．２０１．２０２．２０３へと進むとい
うことがわかる。

圧縮されたワードは、いくつのビットが拡張されるかに
関わらず、与えられたいかなるメモリークロックサイク
ルについても３２の全てのビットを通して回転されうる
ように、レジスタ内に与えられる。こうして、画素サイ
ズに関係なくシステムの連続動作が可能となる。同様に
こうして、いずれの与えられた画素境界においても開始
及び停止ができるように、メモリー記憶の完全な柔軟性
が得られる。

第７図は、スウィズル回路がスウィズルモードにある場
合のスウィズル回路３２の入力端子対出力端子の対応を
示している。各々の入力端子には可能な出力端子が２つ
あることを認めなくてはならない。つまり、図示されて
いるようなスウィズル出力端子と図示していないストレ
ート挿入直通出力端子である。当然のことながら、スト
レート挿入直通出力端子は、入力端子１が出力端子１に
接続され、入力端子２が出力端子２に接続される等々と
いった状態で、出力端子０に接続された入力端子０を有
する。スウィズル回路のストレート挿入直通配置とスウ
ィズル回路のスウィズルモードの間の切換えを行なうた
めに、切換え回路が用いられる。第８図は、位置０及び
１についてレジスタ０及び１が示されているスウィズル
回路３２の一実施態様を示している。

第８図に示されているように、入力母線は３２本のリー
ド線を有し、出力母線も又３２本のリード線を有する。

これらのリード線の間には数多くのラッチがあり、その
うちの２つ、９００及び９０１が図示されている。各々
のラッチは、個々の入力母線リード線に接続された単一
の入力端子と、ストレート挿入直通対応及びスウィズル
対応に第７図に従って接続されている２つの出力端子を
有している。ラッチは、ロードリード線上で信号が与え
られた時点で入力母線上の情報から直接的な方法でロー
ドする。ストレート挿入直通オペレーションについては
、「正規の」リード線上に１つの信号が与えられ、ラッ
チからの出力は、上述のように、ストレート挿入対応で
スウィズル回路を通して真っ直にクロッキングされる。

しかしながら、スウィズル回路３２がスウィズルモード
で用いられている場合、「スウィズル」リード線がパル
ス送りされ、これは出力端子の切換えに役立つ。例えば
、ラッチ９０１に関して言うと、ストレート挿入モード
では、ラッチ９０１は出力母線のり一ド１に接続される
。しかしながらスウィズルモードでは、わかるように、
ラッチ１からのもう１つの出力端子が出力母線のリード
線４に接続される。スウィズル回路３２のラッチは全て
、各ラッチのスウィズル出力リード線が第７図に示され
ているように出力母線リード線に接続されるようにこの
対応で配線されている。この配置により、システムプロ
セッサの制御の下でのストレート挿入直通モード又はス
ウィズルモードでのスウィズル回路の選択的制御が可能
になる。

第８図に示されている回路は、スウィズル回路４２に必
要な複数のスウィズルをｗＡ羅するよう拡張されうる、
この状況の下で、各ラッチから異なる出力端子まで、追
加の制御された出力リード線が拡張することになる。こ
のモードにおいては、各ランチからの複数の出力を制御
すべく第２のスウィズル制御信号が拡張する。なお倍数
は、同じ画素情報を含むＶＲＡＭの数の関数である。

ここで図示されている回路及び方法は、図形処理システ
ムのブロック−書込みオペレーションの形で記述されて
きたが、これは、物理的適合を制御するのに縦座標調和
が必要とされるその他の数多くの状況の下で用いられう
る。スウィズル回路及びプロセンサを含む回路群を単一
のチップ内に集積させることも可能であるということに
留意すべきである。

本記述は、ＶＲＡＭに関連したブロック−書込みモード
に関してのものであったが、ビデオを支持することを特
定の目的としていないメモリーに対して同じタイプのメ
モリーオペレーションを付加することも可能であるとい
うことを理解すべきである。

本発明はその特定の好ましい実施例に関して記述されて
いるが、当業者はさまざまな変更及び修正を従業するこ
とができ、本発明はかかる変更及び修正を添付のクレー
ムの範囲内に入るものとして包含するものである。

以上の記載に関連して、以下の各項を開示する：（１）
　　データ制御リード線を介してデータビットを中に記
憶するための複数のメモリー（なおかかるメモリーは通
常モード及びブロック−書込みモードにおいてアドレス
可能であり、かかるブロック−書込みモードは圧縮され
たデータワード内のデータにより制御されている）；マ
ルチリード人力及び出力母線（なお、データは外部供給
源からかかる入力母線上にやってきて、かかる入力母線
の前記リード線から前記出力母線の前記リード線に対し
提示される）；前記出力母線リード線と前記メモリーデ
ータ制御リード線の間の接続部分； 前記メモリーに対し通常の方法でデータが提示されてい
る場合前記入力母線の前記リード線から前記出力母線の
いくつかのリード線までデータが移行できるようにし、
前記入力母線上の圧縮されたデータワードからブロック
−書込み方法で前記ＶＲＡＭにデータが提示されている
場合前記入力母線の前記リード線から前記出力母線のい
くつかのその他のリード線までデータが移行できるよう
にするための再配列回路、を含んで成る図形処理システ
ム。

（２）　　前記再配列回路にはさらに、複数の異なる入
力から出力へのリード線配列を制御するための回路が含
まれていることを特徴とする、前記１項に記載のシステ
ム。

（３）　　前記再配列回路は多重回路であることを特徴
とする前記１項に記載のシステム。

（４）　　前記再配列回路には、人力リード線と出力リ
ード線の連関のための索引テーブルを有するメモリーが
含まれていることを特徴とする、前記１項に記載のシス
テム。

（５）　　前記再配列回路には、個々の入力リード線か
ら多重出力リード線までデータを移行させるための回路
が含まれていることを特徴とする、前記１項に記載のシ
ステム。

（６）　　前記メモリーはビデオ表示画素データを含ん
でいること、又前記最後に記した回路には複数のメモリ
ー間で分割された単一の画素値を制御する作業が含まれ
ていることを特徴とする、前記５項に記載のシステム。

（７）　　前記再配列回路は全て単一のチップ内に含み
入れられていることを特徴とする、前記１項に記載のシ
ステム。

（８）　　データ制御リード線を介してデータビットを
中に記憶するための複数のメモリー（なお、かかるメモ
リーは通常モード及びブロック−書込みモードにおいて
アドレス可能であり、かかるブロック−書込みモードは
圧縮されたデータワード内のデータにより制御されてい
る）；マルチリード入力及び出力母線（なお、データは
外部供給源からかかる入力母線上にやってきて、かかる
入力母線の前記リード線から前記出力母線の前記リード
線に対し提示される）；を含む図形処理システム内でメ
モリーアクセスを制御する方法において、 前記出力母線リード線と前記メモリーデータ制御リード
線の間に接続を打ち立てる段階、データが通常の方法で
前記メモリーにデータが提示されている場合、前記入力
母線の前記リード線から前記出力母線のいくつかのリー
ド線までデータを移行させる段階、 前記入力母線上の圧縮されたデータワードからブロック
−書込み方法で前記ＶＲＡＭに対しデータが提示されて
いる場合前記人力母線の前記リード線から前記出力母線
のいくつかのその他のリード線まで移行するようデータ
を再配列する段階、 が含まれていることを特徴とする方法。

（９）　　前記再配列段階にはさらに、複数の異なる入
力から入力のリード配列を制御する段階が含まれている
ことを特徴とする、前記８項に記載の方法。

（１０）　　前記再配列段階には、入力リード線と出力
リード線の連関のための索引テーブルを有するメモリー
をアクセスする段階が含まれていることを特徴とする、
前記８項に記載の方法。

（１１）　　前記再配列段階には、個々の入力リード線
から多重出力リード線までデータを移行させる段階が含
まれていることを特徴とする、前記８項に記載の方法。

Ｃｌ２）　　ｂ個のデータ径路を上に有するデータ母線
の個々のデータ径路に対して前記データワードの前記ビ
ットを提示するため圧縮されたデータワードのビット位
置を再配列するための回路において、 かかる回路には、一連のメモリーの有限入力端子に対す
る提示のための前記圧縮ワードのｂ個のピントを順番に
提供するための従来回路（なお各メモリーはｎ個のデー
タ入力端子を有し、各入力端子は前記データ母線の前記
す個のデータ径路に順番に接続されている）が含まれて
いること、 かかる提示は、前記提示回路内の第１のｂ／ｎ個のデー
タビットの縦座標位置が前記ｎ個のメモリーの各々の第
１のデータ入力端子と結びつけ（連関）されており、前
記提示回路内の第２のｂ　／　ｎ個のデータビットの縦
座標位置が前記ｎ個のメモリーの各々の第２のデータビ
ットと結びつけられ、前記提示回路内の第３のｂ／ｎ個
のデータビットの縦座標位置が前記ｎ個のメモリーの各
々の第３のデータ入力端子と結びつけられ、前記提示回
路内の第４のｂ　／　ｎ個のデータビットの縦座標位置
が前記ｎ個のメモリーの各々の第４のデータ入力端子と
結びつけられるようなものであること、又 かかる回路にはさらに、前記連関を行なうため前記す個
のデータ母線接続に対する前記ビットの提示中に前記圧
縮ワードの前記ビットを再配置するための再配列回路が
含まれていることを特徴とする回路。

（１３）前記提示は複数の異なる連関でありうること、
及び前記再配列回路はこれらの連関のうちの選択された
いずれかのものを制御可能な形で実行するよう適合させ
られていることを特徴とする、前記１２項に記載の回路
。

（１４）前記再配列回路は多重回路であることを特徴と
する、前記１３項に記載の回路。

（１５）前記再配列回路には、索引テーブルを有するメ
モリーが含まれていることを特徴とする、前記１３項に
記載の回路。

（１６）前記再配列回路には、母線拡張回路が含まれて
いることを特徴とする、前記１３項に記載の回路。

（１７）　　１つのバンクを形成するため合わせて接続
可能な複数の個々のメモリーユニットを有するメモリー
バンクに対しデータを提示する前にこれらい（つかのデ
ータのビット位置を調整するためのシステムにおいて、
かかるデータは、入力母線上の前記データの縦座標位置
が前記メモリーバンクと１対１のベースで対応するよう
に入力母線上に到達し、前記メモリーユニットは各々、
１つのバンクを形成しているユニットの数の如何に関わ
らず最低から最高まで規定の方法でデータ母線に接続可
能であるようなシステムであって、かかるシステムには
、 前記メモリーバンクがｌバンクにつき単一のユニットを
含む場合前記データ母線への前記メモリーユニットの前
記接続に適合するよう前記縦座標位置からの前記ピント
を再配列するための回路；及び １つのメモリーバンクを含む付加的な各々のメモリーユ
ニットについて各々の縦座標位置からデータを複写し、
複写されたデータをかかる入力母線上の次の最高の縦座
標位置に付加するため、前記再配列回路への提示に先立
ち作動状態になる拡張回路、 が含まれていることを特徴とするシステム。

（１８）　　前記拡張回路は、時として受けとる情報か
ら作動状態になることを特徴とする、前記１７項に記載
のシステム。

（１９）単一の画素が複数の前記メモリーユニット内に
記憶された個々のビットを有していることを特徴とする
、前記１７項に記載のシステム。

（２０）前記再配列回路は、複数の入力端子と同様に複
数の出力端子をもつスウィズル回路であり、かかるスウ
ィズル回路には 各々１つの入力端子と単数又は複数の出力端子を制御す
る同様に複数のラッチ及び あらゆる瞬間においていずれかの入力端子がどの出力端
子と接続されているかを制御するための回路 が含まれていることを特徴とする請求項（１７）に記載
のシステム。

（２Ｉ）　　図形メモリーシステムのブロック−書込み
サイクル中に複数のＶＲＡＭ５を含む図形メモリーに合
わせていくつかのデータ入力ビットのビット位置を調整
するためのシステムにおいて、前記ブロック−書込みサ
イクルは、各々のＶＲＡＭとの関係において、かかるＶ
ＲＡＭ内のアドレス場所に表示された選択的な画素の場
所に書込まれるべきカラーを表わすカラービットをもつ
カラーレジスタを打ち立てることを特徴としていること
、前記ＶＲＡＭは複数の平面をもち各々の平面は１つの
データ入力リード線を有しかかる複数の平面は一緒に作
動して１つの画素を制御すること、前記アドレス選択は
、各々のデータ入力リード線が異なる画素を制御するよ
うに前記ＶＲＡＭの各平面の前記データ入力リード線上
の１又は０のデータビット及び前記ＶＲＡＭの通常のア
ドレスリード線を介した合同選択として行なわれ、前記
データ入力リード線は画素毎に順次前記母線に接続され
ていること、 前記データ入力ビットは、かかるビットの各々の縦座標
が同じ縦座標順で前記画素に対するｌ又は０の提示に対
し作動可能であるように到着すること、 かかるシステムには、前記画素の制御のために用いられ
る前記ＶＲＡＭ５Ｏ数に応じた回数だけ前記データピン
ト全てを複写するための拡張回路が含まれ、かかる拡張
回路は、もとのデータビットから次に高い幕座標位置内
に前記複写されたデータビットを加えることにより前記
打立てられたデータビットを拡張するよう作動すること
、ならびに 前記ブロック−書込み動作を制御するべく提示のための
拡張の後に前記ビットを再配列するための論理回路が含
まれていること、 を特徴とするシステム。

（２２）前記論理回路は、複数の入力端子と同じ複数の
出力端子を有するスウィズル回路であり、かかるスウィ
ズル回路には、 各々１つの入力端子及び単数又は複数の出力端子を制御
する同じ複数のラッチ、及びあらゆる瞬間においていず
れかの入力端子がどの出力端子と接続されているかを制
御するための回路 が含まれていることを特徴とする、前記２１項に記載の
システム。

（２３）　　同じ画素情報を含む前記ＶＲＡＭ５Ｏ数を
決定し、かかる決定に応じて前記拡張回路を制御するた
めの回路がさらに含まれていることを特徴とする、前記
２１項に記載のシステム。

（２４）前記拡張回路は、前記図形メモリーが前記画素
を制御するいくつかのＶＲＡＭ５を伴って構成されてい
る場合に拡張を制御するために配置されていることを特
徴とする、前記２０項に記載のシステム。

（２５）　　上に５本のデータリード線をもつデータ母
線の個々のデータリード線に対して前記データワードの
前記ビットを提示するため、圧縮されたデータワードの
ビット位置を再配列するための回路において、前記提示
は複数のモードで行なわれ、かかる提示にはいずれか１
つのメモリー書込みサイクル中に前記母線に対しｂ個の
ビットを提示することも含まれており、かかる回路は、 一連のメモリーの有限入力端子に対する提示のため前記
圧縮ワードの前記ピントを順に保持するための提示レジ
スタ（なお各々のメモリーは個々のメモリーユニットを
有し、各ユニットはｎ個のデータ入力端子を有し、各入
力端子は前記データ母線の前記す本のデータリード線に
順次接続されている）を含んでおり、 そのため、第１モードの提示において、メモリーユニッ
トは全て異なるメモリーとして機能し、ここで前記提示
レジスタ内の第１のｂ　／　ｎ個のデータビットの縦座
標位置は前記メモリーの各々の第１のデータ入力端子と
結びつけ（連関）されており、前記提示レジスタ内の第
２のｂ　／　ｎ個のデータビットの縦座標位置は前記ｎ
個のメモリーの各々の第２のデータ入力端子と結びつけ
られ、前記提示レジスタ内の第３の５７０個のデータビ
ットの縦座標位置は前記メモリーの各々第４のデータ入
力端子と結びつけられており、 そのため、第２モードの提示においては、前記メモリー
ユニットは対として機能し、ここで前記提示レジスタ内
の第１のｂ　／　ｎ　／　２個のデタビントの縦座標位
置は前記メモリ一対の各々の第１のデータ入力端子と結
びつけ（連関）されており、前記提示レジスタ内の第２
のｂ／ｎ　／　２個のデータビットの縦座標位置は前記
メモリ一対の各々の第２のデータ入力端子と結びつけら
れ、前記提示レジスタ内の第４のｂ　／　ｎ／２個のデ
ータビットの縦座標位置は前記メモリ一対の各々の第４
の入力端子と結びつけられていること、 そして、かかる回路にはさらに、 前記メモリーが前記第２のモードにある場合、そのレジ
スタ内の次の縦座標位置の中に前記ｂビットの圧縮デー
タワードのいずれかの縦座標位置からのデータを前記提
示レジスタ内で複写するための拡張回路及び 前記連関を行なうため前記す個のデータ母線接続部に対
する前記ビットの提示中に前記提示レジスタ内で前記ワ
ードの前記ビットを再配置するための、前記第１及び第
２のモードの両方に共通の再配列回路 が含まれていることを特徴とする回路。

（２６）　　前記回路にはさらに、前記提示レジスタを
通してｂ個のビットが循環するよう、前記メモリーが前
記第２のモードにあるとき前記圧縮ワードの前記ビット
をシフトするための回路が含まれていることを特徴とす
る、前記２５項に記載の回路。

（２７）図形ＶＲＡＭのブロック−書込みサイクル中こ
のＶＲＡＭに合わせていくつかのデータ母線入力ビット
のビット位置を調整するための装置において、かかるブ
ロック−書込みサイクルは、前記ＶＲＡＭ内のアドレス
場所に表わされた画素の場所のうちの選択的な場所に書
込まれるべきカラーを表わすカラービットを有するカラ
ーレジスタを各々のＶＲＡＭとの関係において打ち立て
ることをその特徴としていること、前記ＶＲＡＭは複数
のメモリーユニットを有し、各ユニットは複数の平面を
有し、各々の平面は１本のデータ入力リード線を有して
おりかかる複数の平面は一緒に作動して１つの画素を制
御すること、前記アドレス選択は、各データ入力リード
線が１つの異なる画素を制御するように前記ＶＲＡＭの
各平面の前記データ入カリード線上の１又は０データビ
ツト及び前記ＶＲＡＭの通常のアドレスリード線を介し
た合同選択として行なわれること、前記データ入力リー
ド線は画素毎に順次前記母線に接続されていること、デ
ータビットを打ち立てるための回路（なお、かかるビッ
トの各々の縦座標位置は、同し縦座標順で前記画素に対
し１又は０を提示するよう作動できる）、及び 前記ブロック−書込み動作を制御するため前記打立てら
れたビットを再配列するための論理回路、 が含まれていること、 を特徴とする装置。

（２８）前記メモリーユニットのうちのいくつかが単一
の画素を制御すること、及び制御を目的として同じ縦座
標位置のデータビットが前記単一画素の各メモリーユニ
ットに対し提示されること、前記論理回路には、単一画
素を含むメモリーユニットの数に応じて前記データビッ
トを拡張するための回路が含まれていることを特徴とす
る、前記２０項に記載の装置。

（２９）前記論理回路は多重回路であることを特徴とす
る、前記２１項に記載の装置。

（３０）　　前記論理回路は索引テーブルを有するメモ
リーであることを特徴とする、前記２１項に記載の装置
。

【図面の簡単な説明】

第１図は、ＶＲＡＭメモリーの様式化した図である。 第２図は、データ母線に対するＶＲＡＭメモリーの接続
を示す図である。 第３図は、データ母線に接続されたスウィズル回路を示
す図である。 第４図及び第５図は、変形スウィズル回路についての部
分的接続を示す図である。 第６図は、４位置拡張を示す図である。 第７図は、全ての状況についてのスウィズル回路交叉接
続を示す図である。 第８図は、スウィズル回路の１実施例を示す図である。 第９図は、いくつかの異なるメモリー構成について用い
られるスウィズル回路の一実施例を示す図である。 ２００〜２０７−ＶＲＡＭメモリー １１．１２．１３．１４−平面 ０〜７．２８〜３１−　ＩＪ−ド線 ２０．１５−母線　　　　１６−逐次レジスタ２１０−
レジスタ　　　　３２−スウィズル回路５２−複写／拡
張回路 ９００．９０１−ランチ。

Claims (1)

【特許請求の範囲】
1. （１）データ制御リード線を介してデータビットを中に
   記憶するための複数のメモリー（なおかかるメモリーは
   通常モード及びブロック−書込みモードにおいてアドレ
   ス可能であり、かかるブロック−書込みモードは圧縮さ
   れたデータワード内のデータにより制御されている）； マルチリード入力及び出力母線（なおデータは外部供給
   源からかかる入力母線上にやってきて、かかる入力母線
   の前記リード線から前記出力母線の前記リード線に対し
   提示される）；前記出力母線リード線と前記メモリーデ
   ータ制御リード線の間の接続部分； 前記メモリーに対し通常の方法でデータが提示されてい
   る場合前記入力母線の前記リード線から前記出力母線の
   いくつかのリード線までデータが移行できるようにし、
   前記入力母線上の圧縮されたデータワードからブロック
   −書込み方法で前記ＶＲＡＭにデータが提示されている
   場合前記入力母線の前記リード線から前記出力母線のい
   くつかのその他のリード線までデータが移行できるよう
   にするための再配列回路、を含んで成る図形処理システ
   ム。