JPH0656546B2 - イメージバッファ - Google Patents
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- JPH0656546B2 JPH0656546B2 JP4145465A JP14546592A JPH0656546B2 JP H0656546 B2 JPH0656546 B2 JP H0656546B2 JP 4145465 A JP4145465 A JP 4145465A JP 14546592 A JP14546592 A JP 14546592A JP H0656546 B2 JPH0656546 B2 JP H0656546B2
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/10—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding
- H04N19/102—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using adaptive coding characterised by the element, parameter or selection affected or controlled by the adaptive coding
- H04N19/13—Adaptive entropy coding, e.g. adaptive variable length coding [AVLC] or context adaptive binary arithmetic coding [CABAC]
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高画質カラーラスタデ
ィスプレイ、より詳細には、このディスプレイのための
圧縮されたイメージデータを格納するためのフレームバ
ッファに関する。
ィスプレイ、より詳細には、このディスプレイのための
圧縮されたイメージデータを格納するためのフレームバ
ッファに関する。
【０００２】
【従来の技術】イメージ処理アプリケーション、例え
ば、医療イメージング、科学的ビジュアル化、マルチメ
ディア画像などは、操作及び表示されるべき高解像度の
リアルカラーイメージを必要とする。専門的なワークス
テーションディスプレイは１Ｋ（ライン）×１Ｋ（画
素）から２Ｋ×２Ｋのレンジのイメージ分解能を持つ。
画素カラーは３バイトによって表現される。つまり、
赤、緑及び青のカラー要素の各々に対して１バイトづつ
使用される。このようなシステムにおいては、イメージ
は３メガバイト（ＭＢ）から１２ＭＢの容量を持つフレ
ームバッファ内に格納される。
ば、医療イメージング、科学的ビジュアル化、マルチメ
ディア画像などは、操作及び表示されるべき高解像度の
リアルカラーイメージを必要とする。専門的なワークス
テーションディスプレイは１Ｋ（ライン）×１Ｋ（画
素）から２Ｋ×２Ｋのレンジのイメージ分解能を持つ。
画素カラーは３バイトによって表現される。つまり、
赤、緑及び青のカラー要素の各々に対して１バイトづつ
使用される。このようなシステムにおいては、イメージ
は３メガバイト（ＭＢ）から１２ＭＢの容量を持つフレ
ームバッファ内に格納される。
【０００３】フレームバッファにはフレーム分解能（画
素の数）にディスプレイシステムに提供される秒当りの
フレーム数を掛けた数におおむね等しい映像帯域幅が要
求される。通常、秒当りのフレーム数は、インターレー
ステレビモニタの場合の３０から非インターレースディ
スプレイの６０或はそれ以上に及んでいる。従って、１
Ｋ×１Ｋの分解能を持つフレームバッファは非インター
レースモニタの入力に６０００万の画素を提供しなけれ
ばならない。データをメモリからデジタルアナログ変換
器にシフトするビデオクロック（video clock 、ＶＣＬ
Ｋ）は６０Ｍｈｚ以上でなければならない。現実的に
は、フレーム時間の約２０％が水平及び垂直フライバッ
クのために費やされ、通常、８０Ｍｈｚが適当なＶＣＬ
Ｋ周波数である。
素の数）にディスプレイシステムに提供される秒当りの
フレーム数を掛けた数におおむね等しい映像帯域幅が要
求される。通常、秒当りのフレーム数は、インターレー
ステレビモニタの場合の３０から非インターレースディ
スプレイの６０或はそれ以上に及んでいる。従って、１
Ｋ×１Ｋの分解能を持つフレームバッファは非インター
レースモニタの入力に６０００万の画素を提供しなけれ
ばならない。データをメモリからデジタルアナログ変換
器にシフトするビデオクロック（video clock 、ＶＣＬ
Ｋ）は６０Ｍｈｚ以上でなければならない。現実的に
は、フレーム時間の約２０％が水平及び垂直フライバッ
クのために費やされ、通常、８０Ｍｈｚが適当なＶＣＬ
Ｋ周波数である。
【０００４】３０Ｍｈｚの直列出力ポートシフト周波数
を持つビデオランダムアクセスメモリ（video random a
ccess memory、ＶＲＡＭ）を使用する場合、必要なビデ
オ出力帯域幅を提供するためには、３つのＶＲＡＭチッ
プを並列にて動作しなければならない。（通常、４つの
ＶＲＡＭが、フレームバッファの入力／出力データ経路
の実現が簡単となるために使用される）。従って、分解
能が高くなると、要求されるメモリビデオ経路のバンド
幅も広くなり、より多くの数のチップを並列にて動作す
ることが必要となる。さらに、高分解能のためには、こ
れら複数のメモリチップが並列に動作されることからイ
メージの格納のために要求されるよりも多くの量のメモ
リーが必要となり、このためにメモリースペースが浪費
されることとなる。フルモーションイメージはイメージ
切断アーティファクトを排除するために格納のために二
倍のメモリーを必要とする。いわゆる二重バッファアプ
ローチは前のフレームを見せながらメモリの１フレーム
を更新することを可能にする。新たなフレームが完全に
格納されると、この新たなフレームを格納するバッファ
の第一の半分が次の垂直同期信号の際にビデオ出力の所
のデジタルアナログ変換器にスイッチされる。次に、バ
ッファの第二の半分の更新がデータの次のフレームから
開始される。
を持つビデオランダムアクセスメモリ（video random a
ccess memory、ＶＲＡＭ）を使用する場合、必要なビデ
オ出力帯域幅を提供するためには、３つのＶＲＡＭチッ
プを並列にて動作しなければならない。（通常、４つの
ＶＲＡＭが、フレームバッファの入力／出力データ経路
の実現が簡単となるために使用される）。従って、分解
能が高くなると、要求されるメモリビデオ経路のバンド
幅も広くなり、より多くの数のチップを並列にて動作す
ることが必要となる。さらに、高分解能のためには、こ
れら複数のメモリチップが並列に動作されることからイ
メージの格納のために要求されるよりも多くの量のメモ
リーが必要となり、このためにメモリースペースが浪費
されることとなる。フルモーションイメージはイメージ
切断アーティファクトを排除するために格納のために二
倍のメモリーを必要とする。いわゆる二重バッファアプ
ローチは前のフレームを見せながらメモリの１フレーム
を更新することを可能にする。新たなフレームが完全に
格納されると、この新たなフレームを格納するバッファ
の第一の半分が次の垂直同期信号の際にビデオ出力の所
のデジタルアナログ変換器にスイッチされる。次に、バ
ッファの第二の半分の更新がデータの次のフレームから
開始される。
【０００５】スペース、カラー分解能、ビデオ帯域幅及
び二重バッファリングの要件は、多数のコストの高いメ
モリーチップを持つ大きなフレームバッファを使用した
ときにのみ満たされる。メモリーの量を削減する一つの
方法は、従来の圧縮技法を使用してイメージを圧縮する
方法である。これはイメージをより小さなフレームバッ
ファ内に格納し、またイメージをフレームバッファから
ビデオチャネルに読み出している間に圧縮解除すること
を可能にする。このような格納技術の主な問題点は以下
の通りである。第一に、イメージ圧縮のための今日のア
プローチはグラフィックデータ或はテキストに付随する
高周波数成分を十分に保存できない。第二に、一般的に
使用されている圧縮アルゴリズムは、このようなアルゴ
リズムを使用する圧縮解除チップに必要とされる高分解
能ビデオ出力帯域幅を達成させるためには複雑すぎる。
第三に、このようなアルゴリズムの大多数は不均一なイ
メージ更新アクセスを要求し、ビデオ出力帯域幅をさら
に低減させる結果となる。従って、このような圧縮／圧
縮解除技術の使用を通じてメモリーの量を低減すること
はできるが、このようなビデオバッファを高性能ディス
プレイに適用することは困難である。
び二重バッファリングの要件は、多数のコストの高いメ
モリーチップを持つ大きなフレームバッファを使用した
ときにのみ満たされる。メモリーの量を削減する一つの
方法は、従来の圧縮技法を使用してイメージを圧縮する
方法である。これはイメージをより小さなフレームバッ
ファ内に格納し、またイメージをフレームバッファから
ビデオチャネルに読み出している間に圧縮解除すること
を可能にする。このような格納技術の主な問題点は以下
の通りである。第一に、イメージ圧縮のための今日のア
プローチはグラフィックデータ或はテキストに付随する
高周波数成分を十分に保存できない。第二に、一般的に
使用されている圧縮アルゴリズムは、このようなアルゴ
リズムを使用する圧縮解除チップに必要とされる高分解
能ビデオ出力帯域幅を達成させるためには複雑すぎる。
第三に、このようなアルゴリズムの大多数は不均一なイ
メージ更新アクセスを要求し、ビデオ出力帯域幅をさら
に低減させる結果となる。従って、このような圧縮／圧
縮解除技術の使用を通じてメモリーの量を低減すること
はできるが、このようなビデオバッファを高性能ディス
プレイに適用することは困難である。
【０００６】図１には従来のフレームバッファのアーキ
テクチュアが示されるが、これは、画素当り２４個のカ
ラービットを持つ１Ｋ×１Ｋの分解能を提供する。これ
は、４つのメモリーブロックＭ０、Ｍ１、Ｍ２及びＭ
３、並直列変換器１０、発振器１２、カウンタ１４及び
復号器１６を含む。個々のメモリーブロックＭ０−Ｍ３
は複数のＶＲＡＭチップ及び５１２ロウ×５１２カラム
の内部アドレス構造を持つ。個々の別個のロウ／カラム
位置は２４個のビットを保持する。メモリーモジュール
Ｍ０−Ｍ３は並直列変換器に平行に４つの（２４ビッ
ト）隣接する画素を提供する。発振器１２はＶＣＬＫ信
号を生成するが、この信号は並直列変換器１０内の４つ
の２４ビットレジスタＲ０、Ｒ１、Ｒ２、及びＲ３に対
するクロック周波数として機能する。クロック信号ＶＣ
ＬＫはカウンタ１４によって分周され、ＶＣＬＫより４
倍小さな周波数を持つ直列クロック信号ＳＣＬＫを提供
する。このＳＣＬＫ信号はメモリーモジュールＭ０−Ｍ
３からデータをシフトアウトする。より具体的には、Ｓ
ＣＬＫはモジュールＭ０−Ｍ３内のそれらの二次シリア
ルポートからのＶＲＡＭからデータをシフトアウトす
る。
テクチュアが示されるが、これは、画素当り２４個のカ
ラービットを持つ１Ｋ×１Ｋの分解能を提供する。これ
は、４つのメモリーブロックＭ０、Ｍ１、Ｍ２及びＭ
３、並直列変換器１０、発振器１２、カウンタ１４及び
復号器１６を含む。個々のメモリーブロックＭ０−Ｍ３
は複数のＶＲＡＭチップ及び５１２ロウ×５１２カラム
の内部アドレス構造を持つ。個々の別個のロウ／カラム
位置は２４個のビットを保持する。メモリーモジュール
Ｍ０−Ｍ３は並直列変換器に平行に４つの（２４ビッ
ト）隣接する画素を提供する。発振器１２はＶＣＬＫ信
号を生成するが、この信号は並直列変換器１０内の４つ
の２４ビットレジスタＲ０、Ｒ１、Ｒ２、及びＲ３に対
するクロック周波数として機能する。クロック信号ＶＣ
ＬＫはカウンタ１４によって分周され、ＶＣＬＫより４
倍小さな周波数を持つ直列クロック信号ＳＣＬＫを提供
する。このＳＣＬＫ信号はメモリーモジュールＭ０−Ｍ
３からデータをシフトアウトする。より具体的には、Ｓ
ＣＬＫはモジュールＭ０−Ｍ３内のそれらの二次シリア
ルポートからのＶＲＡＭからデータをシフトアウトす
る。
【０００７】復号器１６はＳＣＬＫの個々の立下りエッ
ジの所で短いパルスＬＤを生成する（個々のＬＤパルス
は１つのＶＣＬＫの長さを持つ）。パルスＬＤはＶＲＡ
Ｍ二次（直列）ポートからの９６ビットを並直列変換器
１０内のビット位置にロードする。ＬＤ信号はまた複数
のマルチプレクサＭ１−Ｍ３を制御する。能動のＬＤ信
号が不在のときは、マルチプレクサは一つのレジスタ段
がその信号を次の段にパスすることができる状態にスイ
ッチされる。従って、その後の３つのＶＣＬＫ期間にお
いて、マルチプレクサＭ１−Ｍ３はレジスタＲ０−Ｒ３
をシフトレジスタに接続する。この結果として、４つの
画素が並直列変換器内に並列にロードされ、逐次的に２
４ビットカラーデータとして赤、緑及び青のデジタルア
ナログ変換器（図示無し）にシフトアウトされる。
ジの所で短いパルスＬＤを生成する（個々のＬＤパルス
は１つのＶＣＬＫの長さを持つ）。パルスＬＤはＶＲＡ
Ｍ二次（直列）ポートからの９６ビットを並直列変換器
１０内のビット位置にロードする。ＬＤ信号はまた複数
のマルチプレクサＭ１−Ｍ３を制御する。能動のＬＤ信
号が不在のときは、マルチプレクサは一つのレジスタ段
がその信号を次の段にパスすることができる状態にスイ
ッチされる。従って、その後の３つのＶＣＬＫ期間にお
いて、マルチプレクサＭ１−Ｍ３はレジスタＲ０−Ｒ３
をシフトレジスタに接続する。この結果として、４つの
画素が並直列変換器内に並列にロードされ、逐次的に２
４ビットカラーデータとして赤、緑及び青のデジタルア
ナログ変換器（図示無し）にシフトアウトされる。
【０００８】図１に示されるバッファシステムを調べる
ことから、圧縮なしに２Ｋ×２Ｋ二重バッファを構成す
るためには、６４個の４メガバイトチップを使用するこ
とが必要となることが分かる。後に説明されるように、
圧縮／圧縮解除は２Ｋ×２Ｋ二重バッファに対して要求
されるメモリーの量を大きく削減する（例えば、八分の
一に削減する）。
ことから、圧縮なしに２Ｋ×２Ｋ二重バッファを構成す
るためには、６４個の４メガバイトチップを使用するこ
とが必要となることが分かる。後に説明されるように、
圧縮／圧縮解除は２Ｋ×２Ｋ二重バッファに対して要求
されるメモリーの量を大きく削減する（例えば、八分の
一に削減する）。
【０００９】好ましい圧縮アルゴリズムはＩＥＥＥ会報
ＣＯＭＭ、ＣＯＭ−９（IEEE Transactions COMM,COM-
9）、１９８１年１２月、ページ１８０９−１８２３に
発表の論文『切捨て符号化を使用するデジタルビデオ帯
域幅圧縮（Digital Video Bandwidth Compression Usin
g Truncation Coding ）』において詳細に説明されてい
るブロック切捨て法である。この圧縮アルゴリズムは高
品質のテキスト及びグラフィックイメージ圧縮解除を可
能とし、かなり良い品質のテレビ様の自然イメージを与
える。この圧縮方法自体は本発明と直接に関係するもの
ではなく、このある部分のみが概略される。
ＣＯＭＭ、ＣＯＭ−９（IEEE Transactions COMM,COM-
9）、１９８１年１２月、ページ１８０９−１８２３に
発表の論文『切捨て符号化を使用するデジタルビデオ帯
域幅圧縮（Digital Video Bandwidth Compression Usin
g Truncation Coding ）』において詳細に説明されてい
るブロック切捨て法である。この圧縮アルゴリズムは高
品質のテキスト及びグラフィックイメージ圧縮解除を可
能とし、かなり良い品質のテレビ様の自然イメージを与
える。この圧縮方法自体は本発明と直接に関係するもの
ではなく、このある部分のみが概略される。
【００１０】このアルゴリズムの基本概念は画素の個々
の４×４領域（画素当り３バイトを想定した場合４８バ
イト）を２つのカラー（各々３バイト）と幅が１６ビッ
トあるマスクにて表わそうというものである。この２つ
のカラーはこの４×４画素領域内のカラーの分布を最も
良く表わすように統計的に計算される。これら２つのカ
ラーはＨｉカラー及びＬｏカラーと呼ばれる。個々のマ
スクビットは対応する画素がＨｉカラーを得るべきかＬ
ｏカラーを得るべきかを決定する。マスクビット値が
“１”のときは、対応する画素はＨｉカラーを得；マス
クビット値が“０”のときは、対応する画素はＬｏカラ
ーを得る。これが図２に示されるが、ここでは、４×４
画素領域２０のそのマスク２２へのビットマッピングが
図解される。
の４×４領域（画素当り３バイトを想定した場合４８バ
イト）を２つのカラー（各々３バイト）と幅が１６ビッ
トあるマスクにて表わそうというものである。この２つ
のカラーはこの４×４画素領域内のカラーの分布を最も
良く表わすように統計的に計算される。これら２つのカ
ラーはＨｉカラー及びＬｏカラーと呼ばれる。個々のマ
スクビットは対応する画素がＨｉカラーを得るべきかＬ
ｏカラーを得るべきかを決定する。マスクビット値が
“１”のときは、対応する画素はＨｉカラーを得；マス
クビット値が“０”のときは、対応する画素はＬｏカラ
ーを得る。これが図２に示されるが、ここでは、４×４
画素領域２０のそのマスク２２へのビットマッピングが
図解される。
【００１１】圧縮解除機構は圧縮機構より単純である。
個々の４×４画素マトリックスに対して、宛先デバイス
は２つのカラー（Ｈｉ及びＬｏ）及び１６ビットマスク
を受信する。マスクの個々のビットに対して、４×４画
素マトリックス内の対応する画素はマスクビットが１の
ときはＨｉカラーを得、マスクビットが０のときはＬｏ
カラーを得る。図３は任意的な４×４画素領域２４の圧
縮データフォーマットを示す。ここでは、個々の画素は
カラーＡ或はＢのいずれかである。
個々の４×４画素マトリックスに対して、宛先デバイス
は２つのカラー（Ｈｉ及びＬｏ）及び１６ビットマスク
を受信する。マスクの個々のビットに対して、４×４画
素マトリックス内の対応する画素はマスクビットが１の
ときはＨｉカラーを得、マスクビットが０のときはＬｏ
カラーを得る。図３は任意的な４×４画素領域２４の圧
縮データフォーマットを示す。ここでは、個々の画素は
カラーＡ或はＢのいずれかである。
【００１２】上に説明の圧縮スキームが先行技術におい
ては使用されている。カンプベル（Campbell）らに交付
された合衆国特許第４，５８０，１３４号においては、
カラービデオディスプレイが開示されるが、ここでは、
バッファメモリーは復号動作において画素データマトリ
ックス当り２つのカラーを使用する。ただし、ここで
は、ビットマスクはカラーアドレスにアクセスするため
に使用され、このアドレスを使用してさらに実際のカラ
ーコードを見つけるためにビデオ検索テーブルへのアク
セスが行なわれる。高性能システムに対しては、このよ
うなビデオ検索テーブルは適当なコストにてビデオ帯域
幅を達成できるような十分な速度特性を提供することが
できない。
ては使用されている。カンプベル（Campbell）らに交付
された合衆国特許第４，５８０，１３４号においては、
カラービデオディスプレイが開示されるが、ここでは、
バッファメモリーは復号動作において画素データマトリ
ックス当り２つのカラーを使用する。ただし、ここで
は、ビットマスクはカラーアドレスにアクセスするため
に使用され、このアドレスを使用してさらに実際のカラ
ーコードを見つけるためにビデオ検索テーブルへのアク
セスが行なわれる。高性能システムに対しては、このよ
うなビデオ検索テーブルは適当なコストにてビデオ帯域
幅を達成できるような十分な速度特性を提供することが
できない。
【００１３】ティサイ（Tsai）らに交付された合衆国特
許第４，７９７，７２９号はチャネルエラーに対する耐
性を持つ切捨て符号化システムを開示する。圧縮解除は
バッファへの入力の所で起こり、フルカラーの画素マト
リックスが格納される。類似する圧縮解除構成がヤマム
ラ（Yamamra ）らに交付された合衆国特許第４，９０
８，６１０号において開示される。
許第４，７９７，７２９号はチャネルエラーに対する耐
性を持つ切捨て符号化システムを開示する。圧縮解除は
バッファへの入力の所で起こり、フルカラーの画素マト
リックスが格納される。類似する圧縮解除構成がヤマム
ラ（Yamamra ）らに交付された合衆国特許第４，９０
８，６１０号において開示される。
【００１４】他の圧縮システムがミュージック（Music
）らに交付された合衆国特許第４，８１６，９０１号
（画素データのランレングスのよりコンパクトな符号化
を可能にするために画素間の輝度関数の差を採用す
る）；フェダック（Fedak ）らに交付された合衆国特許
第４，５５５，８０２号（イメージデータを背景データ
を無視して符号化し、背景データの前に非ゼロセグメン
トをオフセット及び長さ番号とともに送信する）；及び
チャン（Chan）らに交付された合衆国特許４，７２９，
１２７号（デルタコード値を使用して格納されたコンパ
クトマップデータへのアクセスが行なわれるマッピング
技術を開示する）において開示されている。
）らに交付された合衆国特許第４，８１６，９０１号
（画素データのランレングスのよりコンパクトな符号化
を可能にするために画素間の輝度関数の差を採用す
る）；フェダック（Fedak ）らに交付された合衆国特許
第４，５５５，８０２号（イメージデータを背景データ
を無視して符号化し、背景データの前に非ゼロセグメン
トをオフセット及び長さ番号とともに送信する）；及び
チャン（Chan）らに交付された合衆国特許４，７２９，
１２７号（デルタコード値を使用して格納されたコンパ
クトマップデータへのアクセスが行なわれるマッピング
技術を開示する）において開示されている。
【００１５】
【発明が解決しようとする課題】従って、本発明の一つ
の目的は、高解像度フルカラーラスタディスプレイのた
めの圧縮イメージデータを格納する改良されたイメージ
フレームバッファを提供することにある。
の目的は、高解像度フルカラーラスタディスプレイのた
めの圧縮イメージデータを格納する改良されたイメージ
フレームバッファを提供することにある。
【００１６】本発明のもう一つの目的は、圧縮されたイ
メージコードの圧縮解除において高い効率を示す改良さ
れた圧縮イメージフレームバッファを提供することにあ
る。本発明のさらにもう一つの目的は、高解像度フルカ
ラーラスタディスプレイの要件を満たすビデオ出力を提
供できる改良された圧縮イメージフレームバッファを提
供することにある。
メージコードの圧縮解除において高い効率を示す改良さ
れた圧縮イメージフレームバッファを提供することにあ
る。本発明のさらにもう一つの目的は、高解像度フルカ
ラーラスタディスプレイの要件を満たすビデオ出力を提
供できる改良された圧縮イメージフレームバッファを提
供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
本発明は、複数のｎ×ｍマトリックスの画素に対する圧
縮イメージ画素データを格納するためのイメージバッフ
ァにおいて、画素の個々のマトリックスがペアのカラー
コード及びｎｍビット位置を持つマスクによって表わさ
れ、個々のビット位置が上記マトリックス内の一つの画
素へのマッピングを与え、１つのマスクビット位置内に
表わされたビット値が上記のマッピングされた画素に割
り当てられるカラーコードを定義し、このイメージバッ
ファが、画素カラーコード値を直列出力に供給するため
の直列シフトレジスタ手段と、上記マスクからのｎビッ
ト値を出力ライン上に提供するための多重化手段と、上
記シフトレジスタ手段に第一或は第二のいずれかの入力
をゲーティングするために上記ｎ出力ライン上のビット
値によって制御されるゲーティング手段と、ペアのカラ
ーコードを上記ゲーティング手段の入力、そして上記マ
スクビット値を上記多重化手段に供給するため、及び上
記ゲーティング手段からの上記入力が上記マスクビット
値によってゲーティングされた後に上記直列シフトレジ
スタをシリアルにて動作させるための制御手段と、を含
むことを特徴とする。
本発明は、複数のｎ×ｍマトリックスの画素に対する圧
縮イメージ画素データを格納するためのイメージバッフ
ァにおいて、画素の個々のマトリックスがペアのカラー
コード及びｎｍビット位置を持つマスクによって表わさ
れ、個々のビット位置が上記マトリックス内の一つの画
素へのマッピングを与え、１つのマスクビット位置内に
表わされたビット値が上記のマッピングされた画素に割
り当てられるカラーコードを定義し、このイメージバッ
ファが、画素カラーコード値を直列出力に供給するため
の直列シフトレジスタ手段と、上記マスクからのｎビッ
ト値を出力ライン上に提供するための多重化手段と、上
記シフトレジスタ手段に第一或は第二のいずれかの入力
をゲーティングするために上記ｎ出力ライン上のビット
値によって制御されるゲーティング手段と、ペアのカラ
ーコードを上記ゲーティング手段の入力、そして上記マ
スクビット値を上記多重化手段に供給するため、及び上
記ゲーティング手段からの上記入力が上記マスクビット
値によってゲーティングされた後に上記直列シフトレジ
スタをシリアルにて動作させるための制御手段と、を含
むことを特徴とする。
【００１８】
【作用】Ｘ×Ｙ画素ディスプレイに対するイメージバッ
ファが開示されるが、このイメージバッファは画素の複
数のｎ×ｍマトリックスに対する圧縮されたイメージ画
素データを格納する。個々のマトリックスはペアのカラ
ーコード及びｎｍビット位置を持つマスクによって表わ
される。個々のビット位置は画素マトリックス内の一つ
の画素へのマッピングを行ない、一つのマスクビット位
置内に表わされるビット値はマッピングされた画素に割
り当てられるカラーコードを定義する。このイメージバ
ッファは画素カラーコード値をバッファシリアル出力に
供給するためのシリアルレジスタ及びマスクからのｎビ
ット値をそのｎ個の出力ライン上に提供するためのマル
チプレクサを含む。出力ライン上のビット値によって制
御されるゲーティング回路は、シフトレジスタに第一の
セットの入力、或は第二のセットの入力のいずれかをゲ
ーティングする。制御回路がそれぞれゲーティング回路
及びマルチプレクサにペアのカラーコード及びマスクビ
ット値を供給するため、及びゲーティング回路からの入
力のゲーティングに応答してシリアルシフトレジスタを
直列に動作するために提供される。
ファが開示されるが、このイメージバッファは画素の複
数のｎ×ｍマトリックスに対する圧縮されたイメージ画
素データを格納する。個々のマトリックスはペアのカラ
ーコード及びｎｍビット位置を持つマスクによって表わ
される。個々のビット位置は画素マトリックス内の一つ
の画素へのマッピングを行ない、一つのマスクビット位
置内に表わされるビット値はマッピングされた画素に割
り当てられるカラーコードを定義する。このイメージバ
ッファは画素カラーコード値をバッファシリアル出力に
供給するためのシリアルレジスタ及びマスクからのｎビ
ット値をそのｎ個の出力ライン上に提供するためのマル
チプレクサを含む。出力ライン上のビット値によって制
御されるゲーティング回路は、シフトレジスタに第一の
セットの入力、或は第二のセットの入力のいずれかをゲ
ーティングする。制御回路がそれぞれゲーティング回路
及びマルチプレクサにペアのカラーコード及びマスクビ
ット値を供給するため、及びゲーティング回路からの入
力のゲーティングに応答してシリアルシフトレジスタを
直列に動作するために提供される。
【００１９】
【実施例】図３に示されるように、フレームバッファは
ペアのメモリーブロックＭ０及びＭ１を含む。個々のメ
モリーブロックは個々が３２ビット幅の５１２×５１２
語であり、１Ｋ×１Ｋ画素ディスプレイを格納するよう
に設計されている。個々の語は、３ビットカラーコード
及びマスクの８ビット部分を含む。２つの後続の３２ビ
ット語はデータ語のマスク部分内に示されるビット値に
従って４×４画素アレイを通じて２つのカラーを割り当
てるための十分な情報を含む。
ペアのメモリーブロックＭ０及びＭ１を含む。個々のメ
モリーブロックは個々が３２ビット幅の５１２×５１２
語であり、１Ｋ×１Ｋ画素ディスプレイを格納するよう
に設計されている。個々の語は、３ビットカラーコード
及びマスクの８ビット部分を含む。２つの後続の３２ビ
ット語はデータ語のマスク部分内に示されるビット値に
従って４×４画素アレイを通じて２つのカラーを割り当
てるための十分な情報を含む。
【００２０】３２ビットデータバスがモジュールＭ０及
びＭ１の個々から出て、圧縮解除／並直列変換器（deco
mpressor/serializer ，ＤＳＥＲ）５０にペアの３２ビ
ット語を供給する。ＤＳＥＲ５０は図１のＳＥＲ１０内
に示されるのと構造の類似する並直列変換器ハードウエ
ア５２を含む。ＤＳＥＲ５０はまたマスクマルチプレク
サ（MASK multiplexer，ＭＭ）５４を含む圧縮解除ハー
ドウエアを含む。ペアの圧縮されたデータ語がモジュー
ルＭ０及びＭ１から供給される毎に、１６ビットマスク
が４−ビットバス５６、５８、６０及び６２上に現れ、
次に、マルチプレクサＭＭ５４によってバス８０上の４
ビット出力に多重化される。同様にして、カラーＡ及び
カラーＢコード（各々３バイト）が、それぞれ、バス６
４及び６６を介して一連の４画素マルチプレクサ（Ｐ
Ｍ）６８、７０、７２及び７４に供給される。個々のハ
ードウエア要素ＭＭ５４及びＰＭ６８、７０、７２、及
び７４、及び並直列変換器５２が２４回反復され、これ
によって、対応するカラーコード内の別個の２４ビット
の各々が圧縮解除され、ＤＳＥＲ５０から出力ライン７
６上に出力として提供される。
びＭ１の個々から出て、圧縮解除／並直列変換器（deco
mpressor/serializer ，ＤＳＥＲ）５０にペアの３２ビ
ット語を供給する。ＤＳＥＲ５０は図１のＳＥＲ１０内
に示されるのと構造の類似する並直列変換器ハードウエ
ア５２を含む。ＤＳＥＲ５０はまたマスクマルチプレク
サ（MASK multiplexer，ＭＭ）５４を含む圧縮解除ハー
ドウエアを含む。ペアの圧縮されたデータ語がモジュー
ルＭ０及びＭ１から供給される毎に、１６ビットマスク
が４−ビットバス５６、５８、６０及び６２上に現れ、
次に、マルチプレクサＭＭ５４によってバス８０上の４
ビット出力に多重化される。同様にして、カラーＡ及び
カラーＢコード（各々３バイト）が、それぞれ、バス６
４及び６６を介して一連の４画素マルチプレクサ（Ｐ
Ｍ）６８、７０、７２及び７４に供給される。個々のハ
ードウエア要素ＭＭ５４及びＰＭ６８、７０、７２、及
び７４、及び並直列変換器５２が２４回反復され、これ
によって、対応するカラーコード内の別個の２４ビット
の各々が圧縮解除され、ＤＳＥＲ５０から出力ライン７
６上に出力として提供される。
【００２１】図５には、マスクビット、画素ロウ、画素
マトリクス及びマスクの相互関係が示される。周知のよ
うに、これら画素はロウとカラムに配列されるが、ここ
には、ロウＲ１−Ｒ４及びカラムＣ１−ＣＮが示され
る。上に述べたように、画素１００、１０２、その他の
個々の４×４マトリックスは２つのカラーコード及び１
つのマスクによって表わされる。マスク１はカラーコー
ドＡ及びＢがロウＲ−１Ｒ−３及びカラムＣ１−Ｃ４内
に入る画素内のどこに位置されるべきかを示す。マスク
２は画素マトリックス１０２、その他に対して類似の機
能を遂行する。マスクビット０−３はＡ及びＢカラー値
をロウＲ１内の４つの画素内にマッピングし、一方、マ
スクビット４−７は、ロウＲ２に対して同様の機能を遂
行する。残りの関係は図５に示される。
マトリクス及びマスクの相互関係が示される。周知のよ
うに、これら画素はロウとカラムに配列されるが、ここ
には、ロウＲ１−Ｒ４及びカラムＣ１−ＣＮが示され
る。上に述べたように、画素１００、１０２、その他の
個々の４×４マトリックスは２つのカラーコード及び１
つのマスクによって表わされる。マスク１はカラーコー
ドＡ及びＢがロウＲ−１Ｒ−３及びカラムＣ１−Ｃ４内
に入る画素内のどこに位置されるべきかを示す。マスク
２は画素マトリックス１０２、その他に対して類似の機
能を遂行する。マスクビット０−３はＡ及びＢカラー値
をロウＲ１内の４つの画素内にマッピングし、一方、マ
スクビット４−７は、ロウＲ２に対して同様の機能を遂
行する。残りの関係は図５に示される。
【００２２】図４のフレームバッファは以下のように機
能する。つまり、最初に、マスク１のマスクビット０−
３にアクセスし、これらビットを使用して適当なカラー
コード値を画素マトリックスの最初のロウ（例えば、画
素マトリックス１００のロウＲ１）内にゲーティングす
る。次に、マスクビットの次のセットがロードされ、こ
こでも、この新たなマスクからのマスクビット０−３を
使用してそれらのカラーコード値が次の画素マトリック
ス１０２のロウＲ１内にロードされる。この動作が、マ
スクｎがアクセスされ、４画素カラーコード値のトップ
ロウがロードされてしまうまで継続され、この時点で、
マスク１が再びアクセスされ、マスクビット４−７を使
用してこれらのカラーコード値がロウＲ２内にロードさ
れる。このシステムはこの手順を全ての４つのロウの画
素カラーコード値のが画素マトリックス１００、１０
２、その他にロードされるまで継続し、ロードが完了し
た時点において、画素マトリックスの次のセットが全く
同一の方法にて処理される。
能する。つまり、最初に、マスク１のマスクビット０−
３にアクセスし、これらビットを使用して適当なカラー
コード値を画素マトリックスの最初のロウ（例えば、画
素マトリックス１００のロウＲ１）内にゲーティングす
る。次に、マスクビットの次のセットがロードされ、こ
こでも、この新たなマスクからのマスクビット０−３を
使用してそれらのカラーコード値が次の画素マトリック
ス１０２のロウＲ１内にロードされる。この動作が、マ
スクｎがアクセスされ、４画素カラーコード値のトップ
ロウがロードされてしまうまで継続され、この時点で、
マスク１が再びアクセスされ、マスクビット４−７を使
用してこれらのカラーコード値がロウＲ２内にロードさ
れる。このシステムはこの手順を全ての４つのロウの画
素カラーコード値のが画素マトリックス１００、１０
２、その他にロードされるまで継続し、ロードが完了し
た時点において、画素マトリックスの次のセットが全く
同一の方法にて処理される。
【００２３】ここで図４に戻るが、ＭＭ５４からの出力
上に現わされるべき特定のマスクビットの選択は、バス
７９上の水平ラインカウンタ（horizontal line counte
r 、ＨＣＮＴ）の値によって制御されるが、ここで、こ
の低オーダ位置（１、０）の二つが現われる。こうし
て、００に等しい二つの最下位ビットを持つビデオライ
ン番号に対しては、マスクの低オーダビット０−３のみ
がＭＭ５４からの出力ライン８０上に現われる。この４
ビット部分マスクはこれらマスクビット値に従ってＰＭ
６８−７４からのカラーコード値をゲーティングする
（両方のカラーコードは前述のようにＰＭ６８、７０、
７２及び７４の各々に加えられる）。
上に現わされるべき特定のマスクビットの選択は、バス
７９上の水平ラインカウンタ（horizontal line counte
r 、ＨＣＮＴ）の値によって制御されるが、ここで、こ
の低オーダ位置（１、０）の二つが現われる。こうし
て、００に等しい二つの最下位ビットを持つビデオライ
ン番号に対しては、マスクの低オーダビット０−３のみ
がＭＭ５４からの出力ライン８０上に現われる。この４
ビット部分マスクはこれらマスクビット値に従ってＰＭ
６８−７４からのカラーコード値をゲーティングする
（両方のカラーコードは前述のようにＰＭ６８、７０、
７２及び７４の各々に加えられる）。
【００２４】２４ビットカラー値は並直列変換器５２に
ゲーティングされると、これらはＶＣＬＫ入力のクロッ
キング動作によって出力７６に提供される。こうして、
１つのＳＣＬＫサイクルにおいて、４つの画素がこのＶ
ＣＬＫ周波数にてレジスタＲ０−Ｒ３内にロードされ、
これからシフトアウトされる。次のシリアルクロックに
おいて、次の１６ビットマスク及びペアの２４ビットカ
ラーが再び、それぞれ、入力バス５６、５８、６０、６
２、６４及び６６上に現われる。再度、このマスクの低
い４オーダビットのみが使用され、出力７６の所に次の
４つの２４ビット画素が提供される。
ゲーティングされると、これらはＶＣＬＫ入力のクロッ
キング動作によって出力７６に提供される。こうして、
１つのＳＣＬＫサイクルにおいて、４つの画素がこのＶ
ＣＬＫ周波数にてレジスタＲ０−Ｒ３内にロードされ、
これからシフトアウトされる。次のシリアルクロックに
おいて、次の１６ビットマスク及びペアの２４ビットカ
ラーが再び、それぞれ、入力バス５６、５８、６０、６
２、６４及び６６上に現われる。再度、このマスクの低
い４オーダビットのみが使用され、出力７６の所に次の
４つの２４ビット画素が提供される。
【００２５】図４に示される２つのメモリーモジュール
Ｍ０及びＭ１は、各々５１２×５１２×３２ビット位置
を保持する。このモジュールは５１２×５１２×１６ビ
ットの内部編成を持つ２つの４ＭビットＶＲＡＭ、或は
５１２×５１２×４ビットの内部編成を持つ８．１Ｍビ
ットＶＲＡＭから構成することができる。アドレスバス
１１０は時間多重化された１８ビットアドレスを供給す
るが、ここで９ビットはロウアドレスＲＡを表わし、９
ビットはカラムアドレスＣＡを表わす。
Ｍ０及びＭ１は、各々５１２×５１２×３２ビット位置
を保持する。このモジュールは５１２×５１２×１６ビ
ットの内部編成を持つ２つの４ＭビットＶＲＡＭ、或は
５１２×５１２×４ビットの内部編成を持つ８．１Ｍビ
ットＶＲＡＭから構成することができる。アドレスバス
１１０は時間多重化された１８ビットアドレスを供給す
るが、ここで９ビットはロウアドレスＲＡを表わし、９
ビットはカラムアドレスＣＡを表わす。
【００２６】ＬＤパルスが４番目のＶＣＬＫ期間毎に生
成される。これは２つの３２ビット語を、並列に、ＤＳ
ＥＲ５０内に読み込み、ここでこれらは、４つの２４−
ビットシーケンシャル画素に圧縮解除される。一つの３
２ビット語がモジュールＭ０から読み出され、一つの３
２ビット語がモジュールＭ１から読み出される。この結
果として、特定のロウアドレスは両方のモジュール内に
格納された語の数の２倍の２０４８画素から成るビデオ
ラインを表わす。ビデオリフレッシュアドレスは水平ラ
インカウンタＨＣＮＴ（図示無し）、及び奇数／偶数フ
レーム信号によって生成される。ＨＣＮＴカウントはデ
ィスプレイ同期生成器から来る垂直同期信号によってリ
セットされ、水平同期パルス（これもディスプレイ同期
生成器から来る）を最初の可視走査ラインから数え始め
る。この奇数／偶数信号は垂直同期信号を２で割った結
果として得られる。この信号は、スクリーン上にリフレ
ッシュされるビデオフレームが奇数フレームであるか偶
数フレームであるかを制御する。従って、ホストプロセ
ッサからのフレームバッファの更新は奇数／偶数信号に
よって制御され、この信号は更新のためにフレームバッ
ファのどちらの半分を使用するかを指定する。
成される。これは２つの３２ビット語を、並列に、ＤＳ
ＥＲ５０内に読み込み、ここでこれらは、４つの２４−
ビットシーケンシャル画素に圧縮解除される。一つの３
２ビット語がモジュールＭ０から読み出され、一つの３
２ビット語がモジュールＭ１から読み出される。この結
果として、特定のロウアドレスは両方のモジュール内に
格納された語の数の２倍の２０４８画素から成るビデオ
ラインを表わす。ビデオリフレッシュアドレスは水平ラ
インカウンタＨＣＮＴ（図示無し）、及び奇数／偶数フ
レーム信号によって生成される。ＨＣＮＴカウントはデ
ィスプレイ同期生成器から来る垂直同期信号によってリ
セットされ、水平同期パルス（これもディスプレイ同期
生成器から来る）を最初の可視走査ラインから数え始め
る。この奇数／偶数信号は垂直同期信号を２で割った結
果として得られる。この信号は、スクリーン上にリフレ
ッシュされるビデオフレームが奇数フレームであるか偶
数フレームであるかを制御する。従って、ホストプロセ
ッサからのフレームバッファの更新は奇数／偶数信号に
よって制御され、この信号は更新のためにフレームバッ
ファのどちらの半分を使用するかを指定する。
【００２７】ビデオリフレッシュの際に、ＲＡ及びＣＡ
アドレスがフレームバッファアドレスバス１１０上に提
供される。最上位ビットＲＡ（８）は奇数／偶数信号を
反復し、ビットＲＡ（７．．０）はＨＣＮＴ（９．．
２）の上側ビットに等しい。カラムアドレスＣＡは、こ
の実施例に対してはゼロである。
アドレスがフレームバッファアドレスバス１１０上に提
供される。最上位ビットＲＡ（８）は奇数／偶数信号を
反復し、ビットＲＡ（７．．０）はＨＣＮＴ（９．．
２）の上側ビットに等しい。カラムアドレスＣＡは、こ
の実施例に対してはゼロである。
【００２８】個々の４ビデオラインに対して、ＲＡが１
だけ増分される。換言すれば、走査ラインＲＡは４つの
連続したビデオライン各々に対して一定である。１フレ
ームの間に（例えば、奇数／偶数信号が高値の場合）、
２５６個のＲＡアドレスは５１２個の６４ビット語を読
み出すことを可能する。ここで、個々の５１２個のグル
ープはビデオの１ラインを表わす。次のフレームにおい
て（奇数／偶数信号が低値のとき）、もう一つの１０２
４ラインが読み出され、二重バッファリフレッシュ能力
が提供される。
だけ増分される。換言すれば、走査ラインＲＡは４つの
連続したビデオライン各々に対して一定である。１フレ
ームの間に（例えば、奇数／偶数信号が高値の場合）、
２５６個のＲＡアドレスは５１２個の６４ビット語を読
み出すことを可能する。ここで、個々の５１２個のグル
ープはビデオの１ラインを表わす。次のフレームにおい
て（奇数／偶数信号が低値のとき）、もう一つの１０２
４ラインが読み出され、二重バッファリフレッシュ能力
が提供される。
【００２９】こうして、個々の６４ビット語は２つの２
４ビットカラー、及び１６ビットマスクを含む。これら
カラーは４つの一連のビデオライン上に位置する４×４
画素の１グループに対して４回再使用される。このマス
クは以下のような方法によって使用される。つまり、マ
スク語のビット０−３は上側の４つの画素に対して使用
され、ビット４−７は次の４つの画素に対して使用され
る。この機構は、ＨＣＮＴの２つの最下位ビット（１、
０）をＭＭマスクマルチプレクサ５４に供給することに
よって実現される。ＨＣＮＴは個々のラインに対して増
分され、こうして、新たなペアの制御ビットがＨＣＮＴ
（１、０）から派生される。これら制御ビットは００か
ら０１、１０、１１そして再度００へと変化される。従
って、特定のロウアドレスの所に格納された全ての６４
ビット語のマスク部分のビット０−３が第一ラインのビ
デオリフレッシュの間にＰＭマルチプレクサ６８、７
０、７２及び７４に送られる。次のラインでは、制御ビ
ット０１がマスクビット４−７をＰＭマルチプレクサに
送り、これが、全ての４つのラインのビデオリフレッシ
ュが完了するまで行なわれ、フレームバッファのロウア
ドレスが増分される。次に、次の４つのビデオラインが
同様の方法にてビデオリフレッシュされる。このサイク
ルがメモリーモジュールＭ０及びＭ１内に格納された全
ての２０４８個のビデオラインがビデオリフレッシュさ
れるまで反復される。
４ビットカラー、及び１６ビットマスクを含む。これら
カラーは４つの一連のビデオライン上に位置する４×４
画素の１グループに対して４回再使用される。このマス
クは以下のような方法によって使用される。つまり、マ
スク語のビット０−３は上側の４つの画素に対して使用
され、ビット４−７は次の４つの画素に対して使用され
る。この機構は、ＨＣＮＴの２つの最下位ビット（１、
０）をＭＭマスクマルチプレクサ５４に供給することに
よって実現される。ＨＣＮＴは個々のラインに対して増
分され、こうして、新たなペアの制御ビットがＨＣＮＴ
（１、０）から派生される。これら制御ビットは００か
ら０１、１０、１１そして再度００へと変化される。従
って、特定のロウアドレスの所に格納された全ての６４
ビット語のマスク部分のビット０−３が第一ラインのビ
デオリフレッシュの間にＰＭマルチプレクサ６８、７
０、７２及び７４に送られる。次のラインでは、制御ビ
ット０１がマスクビット４−７をＰＭマルチプレクサに
送り、これが、全ての４つのラインのビデオリフレッシ
ュが完了するまで行なわれ、フレームバッファのロウア
ドレスが増分される。次に、次の４つのビデオラインが
同様の方法にてビデオリフレッシュされる。このサイク
ルがメモリーモジュールＭ０及びＭ１内に格納された全
ての２０４８個のビデオラインがビデオリフレッシュさ
れるまで反復される。
【００３０】メモリーの観点のみからは、５１２×５１
２×３２ビットを持つ一つのメモリーブロック（例え
ば、Ｍ０）のみを使用することもできる。問題は、一つ
のメモリーブロックでは高性能ビデオディスプレイシス
テムに対して要求される出力バンド幅が提供できないこ
とである。前述したように、通常、１Ｋ×１Ｋ×６０Ｈ
ｚイメージディスプレイに対して８０ＭｈｚＶＣＬＫ信
号が使用される。約２５Ｍｈｚのシリアルクロックは、
これが１００Ｍｈｚの有効バンド幅（クロック信号当り
カラー値の４画素）を提供することができるため、４つ
のイメージの表示を可能にする。さらに約９６０の可視
ラインを示す提案されている基準に対して、図４に示さ
れるアーキテクチュアは高品位テレビイメージの２フレ
ームを格納のすることを可能にする。これはさらに、高
品位テレビイメージを格納するための二重バッファアプ
ローチを提供し、こうしてモーションのアーティファク
ト（artifacts ）を排除する。
２×３２ビットを持つ一つのメモリーブロック（例え
ば、Ｍ０）のみを使用することもできる。問題は、一つ
のメモリーブロックでは高性能ビデオディスプレイシス
テムに対して要求される出力バンド幅が提供できないこ
とである。前述したように、通常、１Ｋ×１Ｋ×６０Ｈ
ｚイメージディスプレイに対して８０ＭｈｚＶＣＬＫ信
号が使用される。約２５Ｍｈｚのシリアルクロックは、
これが１００Ｍｈｚの有効バンド幅（クロック信号当り
カラー値の４画素）を提供することができるため、４つ
のイメージの表示を可能にする。さらに約９６０の可視
ラインを示す提案されている基準に対して、図４に示さ
れるアーキテクチュアは高品位テレビイメージの２フレ
ームを格納のすることを可能にする。これはさらに、高
品位テレビイメージを格納するための二重バッファアプ
ローチを提供し、こうしてモーションのアーティファク
ト（artifacts ）を排除する。
【００３１】図６には、図４に示されるアーキテクチュ
アの２Ｋ×２Ｋ二重バッファイメージシステムへの応用
が示される。これは、図４の５０の所に示されるのと同
一の４つのメモリーブロックＭ０−Ｍ３、並びに２つの
直並列変換器モジュール１５０及び１５２を含む。
アの２Ｋ×２Ｋ二重バッファイメージシステムへの応用
が示される。これは、図４の５０の所に示されるのと同
一の４つのメモリーブロックＭ０−Ｍ３、並びに２つの
直並列変換器モジュール１５０及び１５２を含む。
【００３２】発振器ＯＳＣはクロック周波数ＶＣＬＫを
提供する。これはカウンタＶＣＮＴに供給されるが、カ
ウンタはＶＣＬＫ周波数を半分に分割する。ＶＣＬＫ／
２出力はＤＳＥＲモジュール１５０及び１５２に対する
クロックとして使用される。ＤＳＥＲモジュール１５０
は第一の４画素を生成し、ＤＳＥＲモジュール１５２は
次の４画素を生成する。これらは両方とも、ＶＣＬＫ／
２の周波数にて生成される。これらペアの一連の画素グ
ループは、さらに、これもＶＣＬＫ／２クロック周波数
によって制御されるマルチプレクサ１５４、１５６及び
１５８によって多重化される。マルチプレクサ１５４、
１５６及び１５８からの出力値はデジタルアナログ変換
器１６０、１６２及び１６４に供給され、ここで、これ
らデジタル値がＶＣＬＫ周波数を使用してアナログ値に
変換される。換言すれば、デジタルアナログ変換器１６
０、１６２及び１６４はＤＳＥＲモジュール１５０及び
１５２の出力を直列化し、一方、ＤＳＥＲモジュール１
５０及び１５２はフレームバッファ出力を直列化する。
ＤＳＥＲモジュール１５０及び１５２内の並直列変換器
のために使用されるクロック周波数はＣＮＴ４によって
生成されるが、これらの出力はＶＣＬＫ信号よりも８倍
遅い。
提供する。これはカウンタＶＣＮＴに供給されるが、カ
ウンタはＶＣＬＫ周波数を半分に分割する。ＶＣＬＫ／
２出力はＤＳＥＲモジュール１５０及び１５２に対する
クロックとして使用される。ＤＳＥＲモジュール１５０
は第一の４画素を生成し、ＤＳＥＲモジュール１５２は
次の４画素を生成する。これらは両方とも、ＶＣＬＫ／
２の周波数にて生成される。これらペアの一連の画素グ
ループは、さらに、これもＶＣＬＫ／２クロック周波数
によって制御されるマルチプレクサ１５４、１５６及び
１５８によって多重化される。マルチプレクサ１５４、
１５６及び１５８からの出力値はデジタルアナログ変換
器１６０、１６２及び１６４に供給され、ここで、これ
らデジタル値がＶＣＬＫ周波数を使用してアナログ値に
変換される。換言すれば、デジタルアナログ変換器１６
０、１６２及び１６４はＤＳＥＲモジュール１５０及び
１５２の出力を直列化し、一方、ＤＳＥＲモジュール１
５０及び１５２はフレームバッファ出力を直列化する。
ＤＳＥＲモジュール１５０及び１５２内の並直列変換器
のために使用されるクロック周波数はＣＮＴ４によって
生成されるが、これらの出力はＶＣＬＫ信号よりも８倍
遅い。
【００３３】動作において、水平ロウ方向の８個の隣接
する画素を表わす４つの３２ビット語がＤＳＥＲモジュ
ール１５０及び１５２内にロードされる。個々のロウア
ドレスは個々の中に２Ｋ画素を持つ２つのラインを格納
し、４回ビデオリフレッシュされる。ＨＣＮＴ（１、
０）ビットは、さらに、特定のラインに対してマスクデ
ータのどの部分がＤＳＥＲモジュールを制御すべきかを
指定する。この結果として、８Ｋのビデオラインがフレ
ームバッファ内に格納され、シリアルクロック周波数の
８倍に等しいビデオバンド幅を持つ二重２Ｋ×２Ｋバッ
ファが提供される。個々のメモリーモジュールが２つの
４−メガビットＶＲＡＭチップを使用して構成される場
合は、このバッファは８チップのみを使用する。従来の
アプローチを使用した場合は、同一のバッファは６４個
の４メガビットチップを必要とする。
する画素を表わす４つの３２ビット語がＤＳＥＲモジュ
ール１５０及び１５２内にロードされる。個々のロウア
ドレスは個々の中に２Ｋ画素を持つ２つのラインを格納
し、４回ビデオリフレッシュされる。ＨＣＮＴ（１、
０）ビットは、さらに、特定のラインに対してマスクデ
ータのどの部分がＤＳＥＲモジュールを制御すべきかを
指定する。この結果として、８Ｋのビデオラインがフレ
ームバッファ内に格納され、シリアルクロック周波数の
８倍に等しいビデオバンド幅を持つ二重２Ｋ×２Ｋバッ
ファが提供される。個々のメモリーモジュールが２つの
４−メガビットＶＲＡＭチップを使用して構成される場
合は、このバッファは８チップのみを使用する。従来の
アプローチを使用した場合は、同一のバッファは６４個
の４メガビットチップを必要とする。
【００３４】上の説明は、単に本発明を説明するための
ものであり、当業者においては、本発明から逸脱するこ
となく、様々な変更及び修正が可能である。従って、本
発明は、付属の請求項の範囲に入る全てのこれら変更、
修正及び変形を包括するものである。
ものであり、当業者においては、本発明から逸脱するこ
となく、様々な変更及び修正が可能である。従って、本
発明は、付属の請求項の範囲に入る全てのこれら変更、
修正及び変形を包括するものである。
【００３５】
【発明の効果】以上説明したように本発明の構成によれ
ば、高解像度フルカラーラスタディスプレイのための圧
縮イメージデータを格納するイメージフレームバッファ
が得られ、しかも、圧縮されたイメージコードの圧縮解
除において、高効率が得られる。また、高解像度のフル
カラーラスタディスプレイに必要とされる高解像度のビ
デオ出力を提供することが可能となる。
ば、高解像度フルカラーラスタディスプレイのための圧
縮イメージデータを格納するイメージフレームバッファ
が得られ、しかも、圧縮されたイメージコードの圧縮解
除において、高効率が得られる。また、高解像度のフル
カラーラスタディスプレイに必要とされる高解像度のビ
デオ出力を提供することが可能となる。
【図１】先行技術によるフレームバッファ構成のブロッ
ク図である。
ク図である。
【図２】１６ビットマスクがいかに４×４画素アレイ上
にマッピングされるかを簡略的に示す図である。
にマッピングされるかを簡略的に示す図である。
【図３】各々がビットマスクの部分及び３バイトカラー
コードを含む２つの３２ビットカラー語が４×４画素ア
レイとの組合わせにてこれらカラーがそれぞれ受信され
たカラーコード及びマスクビットに従ってこの中にどの
ようにマッピングされるかを示す図である。
コードを含む２つの３２ビットカラー語が４×４画素ア
レイとの組合わせにてこれらカラーがそれぞれ受信され
たカラーコード及びマスクビットに従ってこの中にどの
ようにマッピングされるかを示す図である。
【図４】本発明を組み込むフレームバッファのブロック
図である。
図である。
【図５】複数の４×４画素アレイを図解するとともに、
これら画素アレイのロウに選択的にアクセスするために
マスクビットがいかに使用されるかを示す図である。
これら画素アレイのロウに選択的にアクセスするために
マスクビットがいかに使用されるかを示す図である。
【図６】本発明を採用する２Ｋ×２Ｋフレームバッファ
のブロック図である。
のブロック図である。
Claims (8)
- 【請求項１】複数のｎ×ｍマトリックスの画素に対する
圧縮イメージ画素データを格納するためのイメージバッ
ファにおいて、画素の個々のマトリックスがペアのカラ
ーコード及びｎｍビット位置を持つマスクによって表わ
され、個々のビット位置が前記マトリックス内の一つの
画素へのマッピングを与え、１つのマスクビット位置内
に表わされたビット値が前記のマッピングされた画素に
割り当てられるカラーコードを定義し、このイメージバ
ッファが、 画素カラーコード値を直列出力に供給するための直列シ
フトレジスタ手段と、 前記マスクからのｎビット値を出力ライン上に提供する
ための多重化手段と、 前記シフトレジスタ手段に第一或は第二のいずれかの入
力をゲーティングするために前記ｎ出力ライン上のビッ
ト値によって制御されるゲーティング手段と、 ペアのカラーコードを前記ゲーティング手段の入力、そ
して前記マスクビット値を前記多重化手段に供給するた
め、及び前記ゲーティング手段からの前記入力が前記マ
スクビット値によってゲーティングされた後に前記直列
シフトレジスタをシリアルにて動作させるための制御手
段と、 を含むことを特徴とするイメージバッファ。 - 【請求項２】前記制御手段が前記直列シフトレジスタの
動作が終ると次のペアのカラーコード及び次のセットの
マスクビット値を前記ゲーティング手段に提供し、これ
によってｎ個のカラーコードが前記次のビットマスクの
ｎ個のビットの制御下において前記直列シフトレジスタ
にゲーティングされることを特徴とする請求項１記載の
イメージバッファ。 - 【請求項３】前記画素のマトリックスが４カラム×４ロ
ウから構成されることを特徴とする請求項２記載のイメ
ージバッファ。 - 【請求項４】前記制御手段が前記ビットマスクの最初の
ｎビット値を第一のロウ内の画素の走査の際に選択し、
そして前記のビットマスクの次のセットのｎビット値を
前記画素のすぐ次のロウの走査の際に選択し、前記次の
ｎビット値がこれによってマッピングされる前記カラー
コードが前記ビットマスクの前記の第一のｎビット値に
応答して提供される前記のカラーコード画素値とカラム
が整合するようなタイミングにて選択されることを特徴
とする請求項２記載のイメージバッファ。 - 【請求項５】前記直列シフトレジスタ手段がカラーコー
ド内のビットの数と等しい数の複数の直列シフトレジス
タを含み、前記ゲーティング手段が個々の直列シフトレ
ジスタに対して４つの多重化ゲートを含むことを特徴と
する請求項３記載のイメージバッファ。 - 【請求項６】前記制御手段が、画素ラインの走査の際
に、個々のマスクの同一オーダのビットマスク位置から
のビット値がカラーコード値として前記マルチプレクサ
への後続の４×４画素マトリックスに対して提供される
ように前記多重化手段を次々と制御し、前記制御手段が
個々の４×４画素マトリックスの一連のロウにおいて個
々の４×４画素マトリックスに対して個々のマスクの同
一オーダの４つのビットマスク値を提供し、これによっ
て適当なカラーコード値が前記直列シフトレジスタにゲ
ーティングされることを特徴とする請求項５記載のイメ
ージバッファ。 - 【請求項７】画素の４×４マトリックスに対する圧縮イ
メージ画素データを格納するためのイメージバッファに
おいて、画素の個々のマトリックスがペアのカラーコー
ド及び一つの１６ビットマスクによって表わされ、ビッ
トマスクのこれらビットがカラーコードを前記マトリッ
クス内の画素位置にマッピングし、このイメージバッフ
ァが、 第一及び第二のメモリーモジュール手段と、 前記第一及び第二のメモリーモジュール手段にそれぞれ
接続された第一及び第二の圧縮解除／並直列変換器手段
を含み、各圧縮解除／並直列変換器手段がサブセットの
マスクビットをセットの４つのマルチプレクサに明示す
るマスクマルチプレクサを含み、このマルチプレクサが
ペアのカラーコード入力を持ち、前記の接続されたメモ
リーモジュール手段が一つの画素マトリックスに対して
前記カラーコード入力への一つのカラーコード及び前記
マスクマルチプレクサへの一つのマスクを提供し、この
イメージバッファがさらに前記の第一及び第二のメモリ
ーモジュール手段がペアの隣接する画素マトリックスに
対するカラーマスク及びカラーコード値をそれぞれ前記
の接続された圧縮解除／並直列変換手段にロードするよ
うに制御するための制御手段を含み、この制御手段がさ
らに前記圧縮解除／並直列変換器手段を前記マスク内の
サブセットのマスクビットに従って制御し、出力として
８個の隣接する画素の隣接するロウに対するマッピング
されたカラーコード値を提供することを特徴とするイメ
ージバッファ。 - 【請求項８】前記制御手段が第一の画素ロウに対して個
々の前記マスクの４つのビットセットを選択し、次に、
その後のロウに対して個々のマスクの追加の４つのビッ
トセットを画素の全ての４つのロウにカラー値がマッピ
ングされるまで選択して行き、その後、新たな画素モー
ション、カラーコード値及びマスクがディスプレイ内の
全ての画素が処理されるまで同様に処理されることを特
徴とする請求項７記載のイメージバッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US73376891A | 1991-07-22 | 1991-07-22 | |
| US733768 | 1991-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199419A JPH05199419A (ja) | 1993-08-06 |
| JPH0656546B2 true JPH0656546B2 (ja) | 1994-07-27 |
Family
ID=24949040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145465A Expired - Lifetime JPH0656546B2 (ja) | 1991-07-22 | 1992-06-05 | イメージバッファ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5430464A (ja) |
| EP (1) | EP0525426B1 (ja) |
| JP (1) | JPH0656546B2 (ja) |
| DE (1) | DE69211435T2 (ja) |
| SG (1) | SG46200A1 (ja) |
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- 1992-07-02 DE DE69211435T patent/DE69211435T2/de not_active Expired - Fee Related
- 1992-07-02 SG SG1996000481A patent/SG46200A1/en unknown
- 1992-07-02 EP EP92111185A patent/EP0525426B1/en not_active Expired - Lifetime
-
1993
- 1993-12-22 US US08/173,137 patent/US5430464A/en not_active Expired - Fee Related
Also Published As
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| EP0525426B1 (en) | 1996-06-12 |
| US5430464A (en) | 1995-07-04 |
| DE69211435D1 (de) | 1996-07-18 |
| DE69211435T2 (de) | 1996-12-05 |
| SG46200A1 (en) | 1998-02-20 |
| EP0525426A1 (en) | 1993-02-03 |
| JPH05199419A (ja) | 1993-08-06 |
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