JPH05298454A - カラー・ピクセル表示の変換装置および出力ディスプレイ装置 - Google Patents

カラー・ピクセル表示の変換装置および出力ディスプレイ装置

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JPH05298454A
JPH05298454A JP4355357A JP35535792A JPH05298454A JP H05298454 A JPH05298454 A JP H05298454A JP 4355357 A JP4355357 A JP 4355357A JP 35535792 A JP35535792 A JP 35535792A JP H05298454 A JPH05298454 A JP H05298454A
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アンソニイ・マスターソン
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Abstract

(57)【要約】 【目的】カラー・ディスプレイできるコンピュータ・シ
ステムに必要なディスプレイ・メモリの大きさを低減す
ることである。 【構成】２４ビット・カラー・フォーマットのカラー・
ピクセルの表示から、１５ビット・カラー・フォーマッ
トの表示に変換する装置１６は、カラーの各成分を表示
するデータのための個々の回路を有し、それぞれの回路
は、カラーの各成分を表示する値の５つの最上位ビット
の値を選択的にインクリメントする装置と、成分を表示
する値の最下位ビットの値に応じ、５つの最上位ビット
を選択的にインクリメントする装置に信号を発生させる
装置と、ピクセルの目標パターンにより、最下位ビット
の値に応じる装置を選択的にエネーブルする装置を含ん
でいる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータ出力ディ
スプレイ・システムに関し、更に詳しくは、２４ビット
／ピクセル・カラー・フォーマットで記憶されたデータ
を、ディスプレイ用に格納するため１５ビット／ピクセ
ル・カラー・フォーマットに変換する方法および装置に
関する。
【０００２】
【従来の技術】代表的なコンピュータ・システムは、出
力ディスプレイにディスプレイされるデータを発生す
る。この出力ディスプレイは、代表的には陰極線管で、
ディスプレイされているプログラムが一定の動きを生じ
るとき、見ている人の目に画面が一定の動きをディスプ
レイしているように見えるほど速く、次々と多くの全画
面イメージを発生する。次々とディスプレイされる個々
の画像（フレーム）を発生するため、フレーム・バッフ
ァ・メモリまたは他の同様のメモリにデータが書込まれ
る。フレーム・バッファは、イルミネートして全画面イ
メージを発生することができるディスプレイ上の各位置
（各ピクセル）に関する情報を記憶する。たとえば、デ
ィスプレイは１行当り約８００個のピクセルを有する約
６００の水平行によりピクセルをディスプレイすること
ができる。各フレームに関するこの情報の全ては、ディ
スプレイに走査される前にフレーム・バッファに書込ま
れる。
【０００３】カラー画像をディスプレイするコンピュー
タ・システムでは、ディスプレイされる各ピクセルは、
ピクセルのカラーを決めるバイナリ情報の数多くのビッ
トにより表示される。３２ビット・レジスタおよびバス
を用いて３２ビット語を処理する比較的高度なシステム
では、各ピクセルのカラーを決めるのに２４ビットを使
用している。各８ビットがそれぞれ組み合されて最終的
なカラーを生ずる赤、緑、青の成分値を表示している。
代表的には各ピクセルは１つの３２ビット語のスペース
に記憶され、余分の８ビットは他の目的に使用されるか
または無視される。各フレームにおいて８００×６００
ピクセルが現れる場合、２４ビット・カラーを記憶する
のにフレーム・バッファに必要とされるメモリ・スペー
スは約２メガバイトである。しかし、このメモリ量は非
常に高価なため、カラー表示を損なうことなく、メモリ
を減少する試みがこれまで行なわれてきた。
【０００４】メモリ・コストを低減できるある方法では
比較的少ないビット数を用いてカラー表示している。た
とえば、各ピクセルのカラーの赤、緑、青成分のそれぞ
れを表示するのに５ビットを使用した場合、全部で１５
ビットしか使用されない。これは容易に１６ビットのハ
ーフ・ワード長に適合し、この場合たった１ビットが残
る。各ピクセルを記憶するのに１６ビットを用いた場
合、様々なディスプレイ・サイズのフレーム・バッファ
に要するメモリ・サイズは実際半分に減少する。これは
かなりの節約である。しかし、様々な理由のため、コン
ピュータ・システム自身により使用されるワード・サイ
ズを減少することは、コンピュータの分野における後退
を意味している。そのようにすることは、コンピュータ
の能力を低減することになり望ましくない。したがっ
て、フレーム・バッファ・メモリ、またはディスプレイ
・データを記憶するのに使用される他のメモリしか１６
ビット値に制限できない。
【０００５】フレーム・バッファ・メモリの大きさを減
少するには、データがフレーム・バッファに送られる前
に、２４ビット／ピクセル表示から１５ビット／ピクセ
ル表示に変換する必要がある。このようなメモリ・サイ
ズの減少に関する最も重要な問題は、比較的多数のビッ
トにより得られるカラーの確実性を保持しながら、いか
にして減少を行なうかということである。本発明は、こ
の問題の解決を提案している。
【０００６】
【発明が解決しようとする課題】本発明の目的は、カラ
ー・ディスプレイ可能なコンピュータ・システムにおい
て必要なディスプレイ・メモリのサイズを減少すること
である。本発明の他の目的は、カラー確実性を保持しつ
つ、カラー・ピクセルの２４ビット表示を１５ビット表
示に変換する方法および装置を提供することである。
【０００７】
【課題を解決するための手段】２４ビット・カラー・フ
ォーマットのカラー・ピクセル表示を１５ビット・カラ
ー・フォーマットに変換する本発明の装置は、カラーの
各成分を表示するデータのための個々の回路を含み、そ
の個々の回路のは、それぞれカラー成分を表している値
の５つの最上位ビットの値を選択的にインクリメントす
る装置と、カラー成分を表している値の最下位ビットの
値に応じて、上記選択的にインクリメントする装置に５
つの最上位ビットの値をインクリメントさせる信号を発
生する装置と、要求されたピクセル・パターンにより、
上記最下位ビットの値に応じる装置を選択的にエネーブ
ルする装置とから成る。
【０００８】
【実施例】以下の詳細な説明では、コンピュータ・メモ
リのデータ・ビットに関する演算表示は符号により示さ
れている。これら表示は本発明の内容を他の当業者に最
も有効的に伝えるためデータ処理分野において使用され
ている手段である。なお、演算は物理量の物理的処理を
要する演算である。一般に、必ずしも必要ではないが、
これら量は、記憶、転送、結合、比較および他の処理を
行なうことができる電気的または磁気的信号の形態であ
る。主に一般的に使用するためには、これら信号をビッ
ト、値、要素、符号、文字、語句、数などとして示すこ
とが都合がいい場合がある。しかし、これらおよび同様
の用語は、全て適切な物理量に関連付けられており、単
にこれら量に与えられた便利な名称にすぎないことに留
意されたい。さらに、実行される処理は、操作員により
実行される頭脳演算に一般に関連している加算または比
較のような語句であることが多い。しかし、本発明の一
部を形成しているここに述べられた処理の多くは、操作
員のこのような能力を必要としてはない。演算は機械演
算である。いずれの場合も、コンピュータを操作する際
の演算方法と計算方法自体との間の相違を心に留めてお
くべきである。本発明は、電気的または他（たとえば、
機械的、化学的）の物理的信号を処理して、他の目標信
号を発生するコンピュータを操作する装置に関してい
る。以下、添付の図面に基いて、本発明の実施例に関し
説明する。
【０００９】図１は、コンピュータ出力ディスプレイに
ディスプレイされる単一ピクセルを表示する２つの異な
るビット・パターンを示している。上のパターンは、全
部で２４記憶ビットを用いてピクセルを表している。ピ
クセルのカラーを共同して表わす赤、緑、青の３つの成
分値のそれぞれに対して８ビットづつ割当られる。下の
パターンは、全部で１５記憶ビットを用いてピクセルを
表している。共同してピクセルのカラーを表わす赤、
緑、青の３つの成分値のそれぞれに対して５ビットが割
当られる。２４ビット・カラーで組み合わされて最終的
ピクセル・カラーを生じる３つの異なる成分を決めるの
に使用される代表的なコーディングでは、赤の成分の全
ビットが１で、緑および青の成分の全ビットがゼロの場
合、完全に飽和した赤のシェードが表示される。赤の成
分の全ビットがゼロの場合、赤の成分がないことを示し
ている。このように、８ビットが全部ゼロから全部１ま
でインクリメントされるにつれて、赤味が増して表示さ
れる。他の２つの成分の表示もこれと同様である。いず
れかの赤（または他の成分）の２つのシェード間の最も
小さい差は、８ビットの最下位ビットにおける１の値で
ある。実際、３つの最下位ビットにおける変化により表
わされるシェードの違いは互いにほんのわずかである。
【００１０】したがって、カラー・ピクセルを２４ビッ
ト・フォーマットから１５ビット・フォーマットに変換
する場合、８ビットのうちの３つの最下位ビットをドロ
ップし、これらドロップしたビットを考慮した何らかの
方法で他のビットを変化させればシェードの歪みは最少
となる。たとえば、ドロップした３つのビットの値また
はスクリーン上のピクセルの位置に基いて、他のビット
を変化することができる。カラー成分を表しているビッ
ト数のこの減少を実行する１つの方法は、最下位の３ビ
ットの単なる切捨てである。切捨ては、２４ビット・フ
ォーマットの各成分のそれぞれの８つの異なった値を１
５ビット・フォーマットのある値にマップする。切捨て
を用いた場合、１５ビット・フォーマットで表された各
成分は、それが現す元の２４ビット・シェードから離れ
た７つの２４ビット・シェードでありえる。また、別の
方法としては、ドロップされた最上位ビットの値が１の
場合、上位ビットの値を切上げる方法がある。これは、
切上げられる４つの異なる成分値と、切捨てられる４つ
の値を生じる。８つの２４ビット・シェードが単一の１
５ビット成分により表示されることになるが、各成分
は、３つ以上、異なる２４ビット・シェードを表示する
ことはない。そのため、両方の方法を用い、かつ切捨て
および切上げ表示をインタリーブ（交互配置）すること
により、最も満足のいく結果を得ることができることが
分った。このようなインタリーブ方式は代表的にはディ
ザリングと呼ばれている操作である。
【００１１】図２は、２つの表示が本発明の装置を用い
て出力ディスプレイに２つの表示がインタリーブされた
第１パターンを示している。図において、「Ｒ」は、最
下位の３ビットの値をドロップしかつ残りの値を丸める
ことによる、ピクセルのカラーを表示するのに使用され
る成分値の到着位置を表示している。「Ｔ」は、最下位
の３ビット値を単にドロップ（切捨て）することによる
ピクセルに使用される成分値の到着位置を表示してい
る。図示のように、垂直および水平方向の両方にディス
プレイされた１つおきのピクセルは、切捨てられた値に
より表示され、一方、その間のピクセルは、丸められた
値により表示される。これは、２×２ディザと呼ばれ、
目は隣り合ったピクセルを集成し、多くのそれらの位置
の平均であるカラーをみるという作用を有する。たとえ
ば、目は、おそらく、図２の点線で囲まれた４つのピク
セルを単一のカラーとして見る。この「カラー」は、実
際には４つのピクセルの平均であるので、２４ビット・
カラー表示で与えられた元のカラーに非常に似ている。
実際、一方が２４ビット・カラー表示をディスプレイし
かつ他方が１５ビット・カラー表示をディスプレイして
いる並んで配置された２つのディスプレイにおける相違
を見分けることはきわめて困難である。
【００１２】図４は、本発明に使用される回路１０のブ
ロック図である。回路１０は、回路１０においてどんな
配列を表示しようとも、出力ディスプレイ１４にディス
プレイされるべきピクセル情報を供給するのに使用され
る中央処理装置１２を含んでいる。中央処理装置１２
は、本発明にしたがって設計された変換回路１６にアド
レスおよびデータを供給する。変換回路１６は、先ず、
２４ビット／ピクセル・フォーマットから１５ビット／
ピクセル・フォーマットにデータを変換し、その後、
（後述するように変換された）アドレスにより示された
メモリ１８における適切なピクセル位置にデータを記憶
する。メモリ１８は、代表的には、デュアル・ポート・
ビデオ・ランダム・アクセス・メモリから構成されたフ
レーム・バッファであるが、ダイナミック・ランダム・
アクセス・メモリのような他のメモリも使用できる。デ
ィスプレイ１４が１５ビット／ピクセル・フォーマット
でデータを受信するようなディスプレイである場合、メ
モリ１８に保持されたピクセルのフレームはディスプレ
イ１４に転送される。なお、このようなディスプレイは
市販されている。
【００１３】変換回路１６は、フレーム・バッファ１８
からのピクセル・データを、中央処理装置１２に、また
は２４ビット／ピクセル・フォーマットでそのデータを
受信するディスプレイ１９のような他の回路に転送する
場合に使用される。したがって、変換回路１６は、１５
ビット／ピクセル・フォーマットから２４ビット／ピク
セル・フォーマットにピクセル・データを変換する。こ
れら２つの変換を行なうため、回路１６は、個々の赤、
緑、青の値を８ビットから５ビットに変換する第１回路
２０と、個々の赤、緑、青の値を５ビットから８ビット
に変換する第２回路２２を含んでいる。
【００１４】図５は、２４ビット／ピクセル・フォーマ
ットのピクセル・データを１５ビット／ピクセル・フォ
ーマットに変換する回路２０の実施例を示している。図
示された回路２０は、カラー表示を決定する３つの成分
のうちの１つの成分たとえば赤だけを変換するのに使用
される。他のカラー成分のそれぞれの同様の変換を行な
うための同様の回路が用意されている。回路２０は、８
つのデータ・ビットを並列に受信し、５つの最上位ビッ
トをインクリメンタ回路３０に転送する。インクリメン
タ回路３０は、当業者には周知の方法により構成され、
特定のカラー・シェードを表示する５つの最上位ビット
の値を１つずつ選択的にインクリメントすることができ
る。比較器回路３１は、５ビットが全て１である場合、
３つの下位ビットの状態がどうあろうとも丸めが行なわ
れないという決定が成されるように５ビットをサンプル
する。これは成分の飽和値が全てゼロ（特定の成分が全
く欠けていることを表している値）に変換されないよう
にするために必要である。シェードを表している３つの
最下位ビットは並列に決定回路３２に転送される。決定
回路３２は、これら３つのビットを用いて、丸めを行な
うかどうかを決定する。決定回路において、ピクセルの
位置は丸めまたは切捨てがその位置において要求されて
いるかどうかを決定する。ピクセルの位置が切捨てを必
要とする場合単に３ビットが捨てられる。
【００１５】ピクセルの位置の決定は、ピクセル・アド
レスの２つの下位ビットにより行なわれる。本実施例で
は、サブ・ピクセル・アドレシング（各ピクセルの個々
のバイトをアドレス指定する）に２つの最下位ビットが
使用され、そのためそれらは無視される。次の順位の２
つのビットは、次々にディスプレイされるメモリの４つ
のピクセルのシーケンスにおけるピクセル位置を決定す
る。これらアドレス・ビットは、後述するように、ピク
セル・シーケンスにおける特定のピクセルの位置を決定
するのに使用されるので、丸めまたは切捨てが必要であ
るかどうかを決定することができる。更に、決定回路３
２は、カラー・データの５つの上位ビットの全てが１の
場合にある表示を比較器３１から受信し、かつピクセル
のシーケンスにおけるピクセルの位置がたとえどんなで
あっても丸めを妨げることにより上記表示に応答する。
【００１６】図２に示すパターンでは、たとえば、各ラ
インにおける１つおきのピクセルは切捨てられ、一方、
そのラインの他のピクセルは丸められる。したがって、
奇数のアドレス指定されたピクセルが、丸められた上位
の５ビットを有しているならば、丸め位置は、回路３２
に送られた最下位アドレス・ビット（実際には２番目の
最下位アドレスビット）がゼロであるかどうか決めるこ
とにより決定される。そのビットが１の場合、ピクセル
は奇数番号のアドレスになり、丸めが必要であるならば
（回路３２の3LSB入力により示されているように）丸め
られる。この奇数番号の位置において、回路３２に与え
られたデータの３つの最下位ビットの最も高位のビット
が１で、比較器３１が、上位５ビットの全部が１ではな
いことを示している場合、インクリメンタ３０に供給さ
れる５ビットの値は、１ずつインクリメントされる。
【００１７】一方、回路３２に供給された最下位アドレ
ス・ビットがゼロの場合、ピクセルは偶数番号のアドレ
スに送られ、切捨てられる。この場合、５つの最上位ビ
ットは、メモリ１８に格納するため回路３０により単に
転送される。これは、１つおきのピクセルの３つの赤／
緑／青成分を発生するのに使用される値を切捨てる働き
を有している。ディスプレイ上に縞が入らないように、
切捨ておよび丸められたピクセルを垂直方向に交互に並
べるため、各水平行は同じ奇数のピクセル総数を有す
る。したがって、第１行が８２１個のピクセルを記憶す
る場合、次の行を開始するピクセルは偶数のアドレスを
有し、一方、３番目の行を開始するピクセルは奇数のア
ドレスを有する。回路３４は、ライン・エンド信号を供
給してこの結果を完了するため、回路３０からメモリ１
８に送られるピクセルの数を計数するよう配置されてい
る。このようにして、図２に示すような交互に並んだピ
クセル・パターンを生じることができる。大抵のモニタ
が、行当り偶数のピクセルをディスプレイすると仮定す
ると、各ラインにおける全てのピクセルがディスプレイ
されるわけではない。メモリ１８に記憶されるピクセル
値に適切なアドレスを供給するため、３１ビット・アド
レスを供給するシフタ３３は、プロセッサにより使用さ
れる各アドレスの３２ビット値を単に右に１ビットずつ
シフトする。１６ビット・アドレスは３２ビット・アド
レス空間の半分しか占めていないので、それだけのアド
レスの半分しか必要としない。このシフティングは、メ
モリ１８のアドレスの数を半減する働きがある。
【００１８】図６は、５ビット成分／ピクセル・フォー
マットの個々のシェードの値から８ビット成分／ピクセ
ル・フォーマットに変換する回路２２を示している。こ
の回路は、ピクセルを表している各成分値に対して繰返
される。変換は、３つの付加ゼロを、各ピクセルの各成
分に関して記憶された５ビットの最下位端部に連結する
ことにより簡単に行なわれる。各成分に関する５ビット
・データを得るようメモリ１８をアクセスするため、中
央処理装置１２またはデータを要求している他のディバ
イスにより供給されるアドレスは、図５に関して説明し
たような方法で１ビットずつシフトされる。各カラー成
分に関して３つの最下位ゼロを連結したメモリ１８から
得られたデータは、その後、ディスプレイ、またはシス
テムの命令により他のアドレスに送られる。
【００１９】このように、非常に簡単なアレンジメント
により、ピクセル・データの全３２ビットを記憶するメ
モリにより要求されるメモリ空間を半分に減少すること
ができる。メモリ・サイズが減少されるだけでなく、動
作を遅らせることなく実時間で速く必要な変換を行なう
ことができる。このアレンジメントは、簡単なだけでな
く安く具現化でき、かつ全２４ビットが使用されたなら
ば非常に正確なカラー・エミュレーションが得られる。
【００２０】図３は、本発明の回路から得られるより複
雑なパターンを示している。これら各パターンにおい
て、異なるシェードを発生するため、４つのピクセルの
パターンが水平および垂直方向に発生される。この場
合、目は、１６個のピクセルを統合し、ディスプレイの
その領域（４×４ディザ）におけるカラーを一層正確に
表示する。たとえば、左のパターンの場合、第１ライン
のピクセルは全部丸められ（必要ならば）、第２および
第３ラインのピクセルは図２のパターンと同様に交互に
なっており、第４ラインのピクセルは全部丸められてい
る。これは、丸められたピクセル値の７５％および切捨
てられたピクセル値の２５％であるカラーを発生し、３
つの最下位ビットの上位２つのビットが大抵１である領
域をより正確に表現している。実際のカラー値の表示
は、図２に示されたパターンのみを使用した場合よりも
一層正確に行なうことができる。右のパターンの場合、
第１ラインのピクセルは全て切捨てられ、第２および第
３ラインのピクセルは図２のパターンと同様に交互に並
び、第４ラインのピクセルは全て切捨てられている。こ
のパターンは、２４ビット／ピクセルを用いることが要
求されているカラーが、ほぼ丸められたピクセル値の２
５％および切捨てられたピクセル値の７５％である場合
に使用することができる。
【００２１】図７は、図２および３に示すパターンと同
様のパターンを供給することができる回路４０を示して
いる。カラーの赤成分用の回路だけが示されているが、
緑および青成分のそれぞれに対して同様の回路が使用さ
れる。回路は、８ビットの赤成分値の５つの上位ビット
を受信し、かつそのビットをインクリメントするかまた
はそのまま通過させるインクリメンタ４１を含んでい
る。インクリメントの決定は、第１ＡＮＤゲート４２か
ら与えられる。第１ＡＮＤゲート４２は、丸めまたは切
捨てに関する基準により決定される入力とＮＡＮＤゲー
ト４３からの入力を有している。ＮＡＮＤゲート４３
は、ピクセル成分の５つの上位ビットを受信する。供給
された５つの上位ビットが全て１の場合、ＮＡＮＤゲー
ト４３はゼロを発生し、インクリメンタ４１のインクリ
メント入力には信号は供給されない。これは、全部１で
ある値が丸められるのを妨げている。このような場合を
除いて、ＮＡＮＤゲート４３からＡＮＤゲート４２への
値は１であるので、インクリメント回路４１のインクリ
メント・ラインに転送される値は、ＡＮＤゲート４２の
他の入力により決定される。
【００２２】ＡＮＤゲート４２の他の入力は、４つの入
力を有するＯＲゲート４４から受信される。４つの入力
のいずれかが１の場合にはインクリメント信号を発生す
る。これら入力の１つは、モード［０］が１の値の場合
エネーブルされる２×２ディザ・モードで動作し、一
方、他の３つの入力は、モード［１］が１の値の場合に
エネーブルされる４×４ディザ・モードで動作する。モ
ード［０］は、切捨てと丸めが交互に行なわれる図２に
示したモードで、モード［１］は、４つの連続ピクセル
のパターンが、図３に示されたように同じレベルにおい
て補償するよう繰り返し示されているモードである。２
×２ディザ・モードは、ディザ動作が２×２格子ピクセ
ルで供給されることであり、一方、４×４ディザ・モー
ドは、４ピクセル×４ピクセルの格子に関するディザ動
作である。２つのモードのいずれも、１信号を供給する
ことにより選択できる。そのモードに対するゼロ信号は
そのモードをディスエーブルする。これは、両方のモー
ドが共にディスエーブルされた場合、切捨てられたピク
セルのパターンを発生する。
【００２３】図２および３に示されたパターンの補償を
得るため、ＡＮＤゲート５０〜５３にアドレス・ビット
および３つの最下位データ・ビットが選択的に供給さ
れ、これらゲートはＯＲゲート４４に入力信号を供給す
る。回路が１の値によりモード［０］（２×２ディザ・
モード）に置かれ、アドレス・ビット２が１（奇数アド
レスを示している）で、かつ赤成分の下位の３ビットの
上位ビットが１の場合、ＡＮＤゲート５０から１が発生
される。これにより、ＯＲゲート４４は１を発生するの
で、インクリメンタ４１の値は結果を丸めるようインク
リメントされる。回路がモード［０］で、入力アドレス
・ビット２がゼロ（偶数アドレスを表している）の場
合、ＡＮＤゲート５０からインクリメント信号は発生さ
れず、ピクセル値は切捨てられる。したがって、モード
［０］入力が常に１の場合、ＡＮＤゲート５０は、（最
下位データ・ビットの値により必要とされる場合）１つ
おきのピクセルをインクリメントしかつ図２のパターン
を発生するよう中間のピクセルを切捨てる信号を発生す
る。
【００２４】回路が、モード［１］入力の１の値により
モード［１］（４×４ディザ・モード）に置かれ、アド
レス・ビット２または３が１で、赤成分の下位の３ビッ
トの上位２ビットが１の場合、ＡＮＤゲート５１により
インクリメント信号が発生される。１は、４つのアドレ
スの繰返しシーケンスの４つのアドレスのうちの３つに
おける２つのアドレス・ビットの少なくとも１つに現わ
れる。したがって、モード［１］において、ドロップさ
れた３つのデータ・ビットの上位２つが両方とも１の場
合、シーケンスにおける４つのアドレスの３つにより、
ゲート５１は１を発生する。したがって、ＡＮＤゲート
５１は、ドロップされる３つのデータ・ビットの上位２
つが両方とも１の場合、モード［１］における４ビット
のうちの３つに関するインクリメント信号を発生する。
これは７５％の丸めパターンで、コンスタントに発生さ
れる場合、図３の左側に示したパターンと同じ効果を持
っている。
【００２５】回路がモード［１］で、アドレス・ビット
２が１で、３つの最下位ビットの上位ビットが１で、３
つの最下位ビットの第２ビットがゼロの場合、ＡＮＤゲ
ート５２からインクリメント信号が発生される。したが
って、３つのドロップされたデータ・ビットの上位１つ
だけがモード［１］において１である場合、１つおきの
ピクセル・アドレスがインクリメントされる。これは、
図３の両方のパターンにおけるライン２および３に示さ
れた５０％切上げである。最後に、回路がモード［１］
で、アドレス・ビット２がゼロで、アドレス・ビット３
が１で、３つの最下位データ・ビットの上位ビットがゼ
ロで、第２ビットが１の場合、インクリメント信号が発
生される。この場合、３つの最下位データ・ビットの第
２ビットだけが１で、４番目ごとのピクセルだけがイン
クリメントされる。インクリメント信号が発生されない
場合には、値は切捨てられる。さらに、モード［０］お
よび［１］入力端子の両方にゼロが供給されることによ
り、切捨てられた信号の全ラインが発生される。このよ
うに、図２および図３に示した異なるパターンと、様々
な丸めパターン（７５％と２５％の丸めパターンを含ん
でいる）の混合による多くのパターンが発生される。
【００２６】本発明を実施例に基いて説明してきたが、
本発明の思想から離れることなく様々に改変し得ること
は、当業者には明白であろう。たとえば、８×８ディザ
・モードを用いてもよいし、また１５ビット／ピクセル
・カラーから１２ビット／ピクセル・カラーへの変換も
可能である。
【００２７】
【発明の効果】以上のように、本発明は、非常に簡単な
アレンジメントにより、メモリ空間を半分に減少するこ
とができる。さらに、本発明は、メモリ・サイズの減少
だけでなく、動作を遅らせることなく実時間で速く必要
な変換を行なうことができる。また、本発明のアレンジ
メントは、簡単なだけでなく安価に具現化でき、かつ全
２４ビットが使用されたならば非常に正確なカラー・エ
ミュレーションが得られる。
【図面の簡単な説明】
【図１】出力ディスプレイにディスプレイされる単一ピ
クセルの２４ビットおよび１５ビット表示を示した図で
ある。
【図２】出力ディスプレイに供給するためピクセルを記
憶する第１構成の表示を示している。
【図３】出力ディスプレイに供給するためピクセルを記
憶する構成の２つの追加表示を示している。
【図４】本発明を実行する回路構造を示したブロック図
である。
【図５】本発明を実行する図４の回路構造の一部を示し
た別のブロック図である。
【図６】本発明を実行する図４の回路構造の一部を示し
た別のブロック図である。
【図７】本発明による１５ビット・カラー・フォーマッ
トの多くの異なるパターンを供給することができる回路
を示している。
【符号の説明】
１２ ＣＰＵ、 １４ ディスプレイ、 １６
変換回路 １８ メモリ、 １９ ディスプレイ、 ２０
第１回路 ２２ 第２回路、 ３０ インクリメンタ回路 ３１ 比較器回路、 ３２ 決定回路、 ４１
インクリメンタ回路 ４２ ＡＮＤゲート、 ４３ ＮＡＮＤゲート、
４４ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/02 9175−5Ｇ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 色の各成分を表示するデータのための個
    々の回路を有し、２４ビットのカラー・フォーマットの
    カラー・ピクセルの表示を１５ビットのカラー・フォー
    マットの表示に変換する装置において、上記個々の回路
    は、それぞれカラー成分を表示する値の３つの最下位ビ
    ットを切捨てる装置と、カラー成分を表示する値の５つ
    の最上位ビットの値を選択的にインクリメントする装置
    と、成分を表示する値の最下位ビットの値に応答して上
    記５つの最上位ビットを選択的にインクリメントする装
    置に信号を供給させる装置と、ピクセルの目標パターン
    により、上記最下位ビットの値に応答する装置を選択的
    にエネーブルする装置とから成ることを特徴とする変換
    装置。
  2. 【請求項２】 色の各成分を表示するデータのための個
    々の回路を有し、かつあるカラー・フォーマットのカラ
    ー・ピクセルの表示を他のカラー・フォーマットの表示
    に変換する装置において、上記個々の回路のそれぞれ
    が、カラー成分を表示する選択された数の最上位ビット
    の値を選択的にインクリメントする装置と、成分を表示
    する最下位ビットの値に応答し、上記最上位ビットを選
    択的にインクリメントする装置に信号を供給させる装置
    と、ピクセルの目標パターンにより、上記最下位ビット
    の値に応答する装置を選択的にエネーブルする装置とか
    ら成ることを特徴とする変換装置。
  3. 【請求項３】 ディスプレイされる各ピクセルの各カラ
    ー成分のための第１の数のビットを有している第１フォ
    ーマットでカラー・ピクセル・データを供給する装置
    と、第１フォーマットのカラー・ピクセル・データを、
    ディスプレイされる各ピクセルの各カラー成分のための
    第１数より少ない数のビットを有する第２フォーマット
    のカラー・ピクセル・データに変換する装置と、第２フ
    ォーマットのカラー・ピクセル・データを記憶する装置
    と、第２フォーマットのカラー・ピクセル・データを記
    憶する装置により記憶された第２フォーマットのカラー
    ・ピクセル・データをディスプレイする装置とから成る
    ことを特徴とするコンピュータ装置の出力ディスプレイ
    装置。
JP4355357A 1991-12-23 1992-12-21 カラー・ピクセル表示の変換装置および出力ディスプレイ装置 Withdrawn JPH05298454A (ja)

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