KR0159373B1 - 피디피 티브이의 데이타 재배열을 위한 로드 클럭 생성기 - Google Patents

피디피 티브이의 데이타 재배열을 위한 로드 클럭 생성기 Download PDF

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Abstract

본 발명은 PDP(Plasma Display Panel) 표시 장치를 구비한 TV에 있어서, 특히 디지탈화된 영상 데이타를 재배열하여 PDP 표시 장치에 출력하는 데이타 재배열 장치의 데이타 재배열 순서를 제어하는 로드 클럭(load clock) 생성기에 관한 것으로, 병렬로 입력되는 디지탈 영상 데이타를 직렬로 변환하여 출력하는 8비트 시프트 레지스터 8개가 병렬로 구성된 제1시프트 레지스터군(301 내지 308)과, 상기 제1시프트 레지스터군(301 내지 308)과 병렬로 연결되어 병렬로 입력되는 디지탈 영상 데이타를 직렬로 변환하여 출력하는 8비트 시프트 레지스터 8개가 병렬로 구성된 제2시프트 레지스터군(309 내지 316)으로 구성되어 입력되는 디지탈 영상 데이타의 저장과 저장된 디지탈 영상 데이타의 출력을 교번적으로 수행하는 PDP-TV의 데이타 재배열 장치에 있어서; 기 설정 주기를 갖는 클록 신호(CLK)를 16진 카운트하여 출력하는 16진 카운터(501), 상기 16진 카운터(501)의 각 카운터값에 대응하는 하나의 출력단자에 상기 제1 및 제2시프트 레지스터군(301 내지 316)에 디지탈 영상 신호가 순차적으로 저장되도록 제어하는 로드 신호를 발생하는 디코더(502)를 구비하여 구성한다.

Description

피디피 티브이의 데이타 재배열을 위한 로드 클럭 생성기
제1도는 PDP 표시 장치를 구비한 TV의 일반적인 회로 구성도.
제2도는 종래의 데이타 재배열 장치에 의해 재배열되는 디지탈 영상 데이타를 나타낸 도면.
제3도는 종래의 데이타 재배열 장치를 나타낸 상세 구성도.
제4도는 종래의 데이타 재배열 장치의 동작을 나타내는 타이밍도.
제5도는 본 발명의 실시예를 나타내는 상세 회로도.
제6도는 본 발명의 실시예에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
301 내지 316 : 시프트 레지스터 501 : 16진 카운터
502 : 디코더 T1 내지 T16 : 로드 신호
본 발명은 PDP(Plasma Display Panel) 표시 장치를 구비한 TV에 있어서, 특히 디지탈화된 영상 데이타를 재배열하여 PDP 표시 장치의 계조 처리를 위해 데이타 재배열 순서를 제어하는 로드 클럭(load clock) 생성기에 관한 것이다.
최근의 정보처리 시스템의 발전과 확대보급에 따라 표시장치의 사용이 급팽창하는 추세에 있으며, 이러한 표시장치에 요구되는 공통적인 조건으로서는, 첫째, 개개의 사용목적에 적합한 표시용량이 얻어지고 유효표시부 이외에는 필요 최소한의 소형으로 설치장소를 차지하지 않을 것; 둘째, 표시의 흔들림, 가물거림, 흐릿함, 찌그러짐, 밝기 및 콘트라스트 등에서 나타내지는 표시품질이 양호할 것; 세째, 시스템에 직접 연결할 수 있는 디지탈 디바이스 일 것; 네째, 하나의 표시면에 각종 정보(문자 및 도형)가 나오는 해상도와 자유도가 있고, 도서의 수정과 편집에 있어서 대화기능을 가지고 있을 것; 다섯째, 수명이 길고 동작의 신뢰성이 높으며 경제적 일 것, 등이 있으며, 이와같은 조건들을 충족하는 표시장치가 현재 실용되고 또한 개발 또는 연구되고 있다.
상기한 바와같은 조건들을 만족하는 표시장치중에서 현재로서는 특히 음극선관(cathode ray tube : 이하 CRT 라 약칭함)이 표시장치 분야에서 점하고 있는 지위는 대단히 확고한 실정이다.
여기에서, CRT 가 표시장치의 대표주자로서 개발 및 보급된 이유는 선명한 표시가 얻어지고, 칼라화가 가능하며, 구동이 간단하고, 그 제조비용이 저렴하기 때문이다.
그러나, 벽걸이 텔레비젼을 그 대표적인 것으로 들 수 있듯이 표시장치 분야에서 박형, 대형화가 더욱 요망되고 있으며, 다른 한편으로, 전자계산기가 고도로 발달하여 폭넓게 보급되어 있는 현재, 수없이 많이 이용 되어지고 있는 표시장치에는 CRT 보다 한층 적절한 디바이스가 적용될 것이라는 의견 또는 강하게 대두되고 있다. 따라서 이러한 배경하에서 CRT 를 대체할만한 표시장치의 출현이 강하게 요구되고 있는 실정이다.
다른한편, CRT 는 그 자신이 플라스코(frasco) 형태의 구조를 가지고 있기 때문에 그 사이즈가 크고, 대략 10,000V 의 높은 동작전압을 필요로 하며, 표시 찌그러짐이 발생된다는 세가지의 큰 단점을 가지고 있다. 따라서, CRT 는 현실적으로 대두되고 있는 상술한 필요욕구를 충분하게 만족시키기에는 불충분하다.
따라서, 상술한 바와같은 CRT 의 문제점을 해결하기 위한 수단으로서 매트릭스 구조의 평면 표시장치의 연구개발이 현재 진전되고 있으며, 이러한 매트릭스 구조의 평면 표시장치는 매트릭스 구조로 함으로써 CRT 의 표시 찌그러짐을 해결하고, 평면형 구조를 채용함으로서 CRT 의 사이즈 대형화 문제를 해결하며, 고전압 구동의 전자빔을 쓰지 않는 방식을 이용함으로서 고내압성의 문제를 해결하고 있다.
상기한 바와같은 평면형 표시장치로서는 EL, LED, PDP 등의 능동소자와 LCD, ECD 등의 수동소자가 있으며, 본 발명은 실질적으로 능동소자중의 하나인 PDP 표시장치의 개선에 관련된다.
일반적으로 PDP 표시 장치를 구비한 TV는 제1도에 나타난 바와 같이 아날로그 영상 신호, 즉 R(Red), G(Green), B(Blue) 신호를 각각 8비트 디지탈로 변환하는 A/D(Analog/Digital) 변환부(101), 8비트 디지탈 영상 데이타의 전송 순서를 재배열하는 데이타 재배열 장치(102), 재배열된 디지탈 영상 데이타를 프레임(frame) 단위로 저장하는 프레임 메모리(103), 프레임 메모리(103)에서 출력되는 순서대로 PDP표시 장치(105)를 구동하는 구동부(104)를 구비하여 구성되어 다음과 같은 동작을 수행한다.
먼저, 영상 신호 처리된 아날로그 영상 신호가 A/D 변환부(101)에 입력되면, A/D 변환부(101)는 아날로그 영상 신호를 아날로그 영상 신호가 갖는 최대 주파수의 2배 이상의 주파수 간격으로 샘플링하고 256 양자화 스텝으로 양자화하여 8비트 디지탈 신호로 변환한다. 디지탈로 변환된 영상 데이타는 데이타 재배열 장치(102)에 의해 PDP 표시 장치(105)에 디스플레이하기 편리하도록 재배열되는데, 이에 대해 자세히 설명하면 다음과 같다.
1프레임에 해당하는 디지탈 영상 데이타군은 PDP표시 장치(105)의 각 픽셀에 입력되어 디스플레이 되는데, 이때 구동부(104)는 PDP 표시 장치(105)의 각 픽셀에 8비트 영상 데이타가 일대일 대응되어 입력되도록 한다. 또한 구동부(104)는 PDP 표시 장치(105)의 각 픽셀에 대응되게 8비트 영상 데이타가 입력될때, 1프레임의 8비트 디지탈 영상 데이타군의 각 디지탈 영상 데이타의 최상위 비트(MSB)를 각각의 대응되는 픽셀에 한꺼번에 입력하고, 그 다음 비트(M-1)를 각각의 대응되는 픽셀에 순차적으로 입력하는 방식으로, 8비트의 최상위비트(MSB)에서 부터 최 하위 비트(LSB)까지 순차적으로 대응되는 픽셀에 입력한다.
따라서 종래에는 상기와 같이 각 픽셀에 디지탈 영상 데이타를 입력하기 편리하도록 데이타 재배열 장치(102)는 제2도(a)와 같이 순차적으로 입력되는 각 디지탈 영상 데이타를 제2도(b)와 같이 각 디지탈 영상 데이타의 최 상위 비트(MSB)끼리 모아서 프레임 메모리(103)의 동일 어드레스에 재배열하고 그 다음 비트(M-1)끼리 모아서 프레임 메모리(103)의 동일 어드레스에 재배열하는 방식으로 각 디지탈 영상 데이타를 재 배열한다.
제3도는 데이타 재배열 장치(102)의 상세 구성도로써, 8비트 시프트 레지스터(301 내지 308) 8개가 병렬로 구성되고, 각 시프트 레지스터(301 내지 308)에는 데이타의 출력을 제어하는 클록(CLK1)이 동시에 인가되도록 구성되며, 각 시프트 레지스터(301 내지 308)에 데이타의 로드(load)를 제어하기 위한 로드 신호(T1 내지 T8)가 각각으로 인가되도록 한다.
또한 8비트 시프트 레지스터(309 내지 316) 8개가 병렬로 구성되고, 각 시프트 레지스터(309 내지 316)에는 데이타의 출력을 제어하는 클록(CLK2)이 동시에 인가되도록 구성되며, 각 시프트 레지스터(309 내지 316)에 데이타의 로드(load)를 제어하기 위한 로드 신호(T9 내지 T16)가 각각으로 인가되도록 한다.
상기와 같이 구성된 데이타 재배열 장치(102)의 동작에 대해 제4도에 나타난 타이밍(timing)도를 참조하여 설명하면 다음과 같다.
먼저, 8비트 디지탈 영상 데이타가 병렬로 시프트 레지스터(301)에 입력되면 로드 신호(T1)에 의해 시프트 레지스터(301)에 저장되고, 그 다음으로 8비트 디지탈 영상 데이타가 병렬로 입력되면 로드 신호(T2)에 의해 시프트 레지스터(302)에 저장되며, 상기와 같은 동작에 의해 8비트 시프트 레지스터(301)에서부터 시프트 레지스터(308)까지 각각의 로드 신호(T1 내지 T8)에 의해 순차적으로 디지탈 영상 데이타가 저장된다. 시프트 레지스터(301 내지 308)에 각각 디지탈 영상 데이타가 저장되고 나면 클록 신호(CLK1)가 시프트 레지스터(301 내지 308)에 동시에 인가되고 클록 신호(CLK2)의 인가될때 마다 시프트 레지스터(301 내지 308)는 각각 1비트씩 출력하는데, 이때 각 시프트 레지스터(301 내지 308)는 클록(CLK1)이 인가될때 마다 저장된 8비트 영상 데이타의 최 상위 비트(MSB)부터 최하위 비트(LSB)까지 순차적으로 출력하게 된다.
한편, 시프트 레지스터(308)에 로드 신호(T8)가 인가된후 각 시프트 레지스터(301 내지 308)에 클록 신호(CLK1)가 인가되는 시점에 로드 신호(T9)가 시프트 레지스터(309)에 입력되어 시프트 레지스터(309)에 디지탈 영상 데이타가 저장되고, 시프트 레지스터(301 내지 308)에 클록 신호(CLK1)가 인가되어 데이타가 출력될때 마다 로드 신호(T9 내지 T16)가 순차적으로 발생되어 시프트 레지스터(309)에서 부터 시프트 레지스터(316)까지 순차적으로 디지탈 영상 데이타가 저장된다. 시프트 레지스터(309 내지 316)에 디지탈 영상 데이타가 순차적으로 저장 완료되는 시점에 시프트 레지스터(301 내지 308)에 저장된 디지탈 영상 데이타의 최하위 비트(LSB)가 클록 신호(CLK1)에 의해 출력된다.
따라서 시프트 레지스터(309 내지 316)에 디지탈 영상 데이타가 순차적으로 저장 완료되면 시프트 레지스터(309 내지 316)에 클록 신호(CLK2)가 인가되는데, 각 시프트 레지스터(309 내지 316)는 클록(CLK2)이 인가될때 마다 저장된 8비트 영상 데이타의 최 상위 비트(MSB)부터 최하위 비트(LSB)까지 순차적으로 출력하게 된다. 또한 시프트 레지스터(301 내지 308)에 저장된 디지탈 영상 데이타의 최하위 비트(LSB)가 클록 신호(CLK1)에 의해 출력되고 나면 다시 로드 신호(T1 내지 T8)가 순차적으로 시프트 레지스터(301 내지 308)에 인가되어 디지탈 영상 데이타가 시프트 레지스터(301 내지 308)에 순차적으로 저장되도록 한다.
따라서 시프트 레지스터군(301 내지 308)과 시프트 레지스터군(309 내지 316)은 서로 교번적으로 동작하여 일측 시프트 레지스터군이 디지탈 영상 데이타를 저장하면 타측 시프트 레지스터군은 기 저장된 디지탈 영상 데이타를 최상위 비트에서 부터 최하위 비트까지 순차적으로 출력하고, 타측 시프트 레지스터군이 디지탈 영상 데이타를 저장하면 일측 시프트 레지스터군은 기 저장된 디지탈 영상 데이타를 최상위 비트에서 부터 최하위 비트까지 순차적으로 출력한다.
상기와 같이 시프트 레지스터군(301 내지 308)과 시프트 레지스터군(309 내지 316)이 교번적으로 동작하면서 순차적으로 출력하는 디지탈 영상 데이타는 프레임 메모리(103)에 각각 저장되는데, 상기에서 설명한 바와 같이 시프트 레지스터군에서는 최상위 비트(MSB)에서 부터 최하위 비트(LSB)까지 8비트씩 순차적으로 출력되므로, 시프트 레지스터군에서 동시에 출력되는 각 8비트는 프레임 메모리(103)의 동일 어드레스에 저장된다.
즉, 제2도 (b)와 같이 각 디지탈 영상 데이타의 최 상위 비트(MSB) 8개를 모아서 프레임 메모리(103)의 동일 어드레스에 재배열되고 그 다음 비트(M-1) 8개를 모아서 프레임 메모리(103)의 동일 어드레스에 재배열되는 방식으로, 최상위 비트(MSB)에서 부터 최 하위 비트(LSB)까지 순차적으로 재 배열된다.
따라서 구동부(104)는 제2도 (b)와 같이 프레임 메모리(103)에 재배열된 1프레임의 디지탈 영상 데이타중 최상위 비트(MSB)만 저장된 어드레스의 데이타를 리드(read)한 후 각 디지탈 데이타와 대응되는 PDP 표시 장치(105)의 각 픽셀에 입력하고, 그 다음 비트(M-1)가 저장된 어드레스의 데이타를 리드한 후 각각의 대응되는 픽셀에 순차적으로 입력하는 방식으로, 8비트의 최상위비트(MSB)에서 부터 최 하위 비트(LSB)까지 순차적으로 리드하여 이에 대응되는 픽셀에 각각 입력한다.
상기한 바와 같이 데이타 재배열 장치는 PDP 표시 장치(105)에 디스플레이하기 편리하도록 입력되는 디지탈 영상 데이타를 재배열하는데, 종래에는 상기한 데이타 재배열 장치의 시프트 레지스터군(301 내지 316)에 디지탈 영상 데이타가 순차적으로 저장되도록 제어하는 로드 신호(T1 내지 T16)를 발생하는 장치나 방법이 마땅히 제안된 바 없다.
따라서 본 발명은 디지탈 영상 데이타가 시프트 레지스터군에 순차적으로 저장되도록 제어하는 로드 신호를 발생하는 로드 신호 발생 장치를 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위하여 병렬로 입력되는 디지탈 영상 데이타를 직렬로 변환하여 출력하는 8비트 시프트 레지스터 8개가 병렬로 구성된 제1시프트 레지스터군과, 상기 제1시프트 레지스터군과 병렬로 연결되어 병렬로 입력되는 디지탈 영상 데이타를 직렬로 변환하여 출력하는 8비트 시프트 레지스터 8개가 병렬로 구성된 제2시프트 레지스터군으로 구성되어 입력되는 디지탈 영상 데이타의 저장과 저장된 디지탈 영상 데이타의 출력을 교번적으로 수행하는 PDP-TV의 데이타 재배열 장치에 있어서; 기 설정 주기를 갖는 클록 신호(CLK)를 16진 카운트하여 출력하는 16진 카운터, 상기 16진 카운터의 각 카운터값에 대응하는 하나의 출력단자에 상기 제1 및 제2시프트 레지스터군에 디지탈 영상 신호가 순차적으로 저장되도록 제어하는 로드 신호를 발생하는 디코더를 구비하여 구성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제5도는 본 발명의 실시예를 나타내는 상세 구성도로서, 기 설정 주기를 갖는 클록 신호(CLK)가 클록단에 입력되고 프레임 동기 신호(F)가 클리어단(CLR)에 입력되어, 입력되는 클록 신호(CLK)를 16진 카운트하여 4비트의 논리 신호를 출력하는 16진 카운터(501), 기 설정 주기를 갖는 클록 신호(CLK)가 인에이블단(Z0)에 입력되고 프레임 동기신호(F)가 반전되어 인에이블단(Z1)에 입력되며, 16진 카운터(501)에서 출력되는 4비트의 논리 신호를 이에 대응되는 16비트의 논리 신호로 변환하되, 4비트의 각 논리 조합에 대응하는 하나의 출력 단자에 신호가 나타나도록 변환하여 상기 시프트 레지스터군(301 내지 316)에 출력하는 디코더(decoder)(502)로 구성한다.
상기와 같이 구성된 본 발명의 실시예에 대한 동작을 제6도에 나타난 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 16진 카운터(501)의 클리어단(CLR)에 프레임 동기 신호(F)가 입력되면 16진 카운터(501)는 클리어(clear)된 후 클록 신호(CLK)가 입력될 때 마다 업카운트(up count)를 수행하여 논리 신호 0000에서 부터 1111까지 순차적으로 출력한다. 디코더(502)는 16진 카운터(501)에 출력되는 논리 신호에 대응되는 하나의 출력 단자에 신호가 나타나도록 변환하여 출력한다. 즉, 16진 카운터(501)에서 0000을 출력하면 디코더(502)는 이를 수신하여 0111111111111111의 논리 신호를 출력하고 16진 카운터(501)에 0001을 출력하면 디코더(502)는 이를 수신하여 1011111111111111의 논리 신호를 출력하며, 16진 카운터(501)에서 0010을 출력하면 디코더(502)는 이를 수신하여 1101111111111111의 논리 신호를 출력한다. 또한 16진 카운터(501)에서 0011을 출력하면 디코터(502)는 이를 수신하여 1110111111111111의 논리 신호를 출력하는 방식으로, 16진 카운터(501)가 0000에서 부터 1111까지 순차적으로 출력하면 디코더(502)는 이에 대응되게 0111111111111111에서 부터 1111111111111110까지 순차적으로 논리 신호를 출력하는 것이다.
한편, 디코더(502)의 인에이블단(Z0,Z1)에는 각각 클록 신호(CLK)의 로우 상태가 입력되거나, 프레임 동기 신호가 입력되면 디코더(502)는 디스에이블(disable)된다.
이를 진리표로 나타내면 다음과 같다.
따라서 상기 지리표와 같이 생성된 신호는 상기 시프트 레지스터군(301 내지 316)에 순차적으로 입력되어 로우 상태의 로드 신호가 시프트 레지스터군(301 내지 316)에 입력될 때 마다 이에 대응되는 시프트 레지스터에 디지탈 영상 데이타가 순차적으로 저장될 수 있도록 한다.
상기한 바와 같이 본 발명은 데이타 재배열 장치를 구성하는 시프트 레지스터군의 로드 신호를 간단한 구성으로 발생하는 효과가 있다.

Claims (3)

  1. 병렬로 입력되는 디지탈 영상 데이타를 직렬로 변환하여 출력하는 8비트 시프트 레지스터 8개가 병렬로 구성된 제1시프트 레지스터군(301 내지 308)과, 상기 제1시프트 레지스터군(301 내지 308)과 병렬로 연결되어 병렬로 입력되는 디지탈 영상 데이타를 직렬로 변환하여 출력하는 8비트 시프트 레지스터 8개가 병렬로 구성된 제2시프트 레지스터군(309 내지 316)으로 구성되어 입력되는 디지탈 영상 데이타의 저장과 저장된 디지탈 영상 데이타의 출력을 교번적으로 수행하는 PDP-TV의 데이타 재배열 장치에 있어서, 기 설정 주기를 갖는 클록 신호(CLK)를 16진 카운트하여 출력하는 16진 카운터(501), 상기 16진 카운터(501)의 각 카운터값에 대응하는 하나의 출력단자에 상기 제1 및 제2시프트 레지스터군(301 내지 316)에 디지탈 영상 신호가 순차적으로 저장되도록 제어하는 로드 신호를 발생하는 디코더(502)를 구비하여 구성하는 로드 신호 발생 장치.
  2. 제1항에 있어서, 상기 16진 카운터(501)는 프레임 동기 신호에 의해 클리어 되는 로드 신호 발생 장치.
  3. 제1항 또는 제2항에 있어서, 상기 디코더(502)는 프레임 동기 신호에 의해 디스에이블 되는 로드 신호 발생기.
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