JPS6398693A - デイジタル表示システム - Google Patents
デイジタル表示システムInfo
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- JPS6398693A JPS6398693A JP62228693A JP22869387A JPS6398693A JP S6398693 A JPS6398693 A JP S6398693A JP 62228693 A JP62228693 A JP 62228693A JP 22869387 A JP22869387 A JP 22869387A JP S6398693 A JPS6398693 A JP S6398693A
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 239000003086 colorant Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004091 panning Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/391—Resolution modifying circuits, e.g. variable screen formats
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はディジタル表示システムに係り、更に詳しくは
、ラスター走査式表示装置と用いたデイジタル表示シス
テムに関する。
、ラスター走査式表示装置と用いたデイジタル表示シス
テムに関する。
Ｂ、従来技術
］ンピュータ・システムに利用されるディジタル表示シ
ステムについてはよく知られている。ラスター走査式表
示装置と用いた多くのグラフィック・システムでは、全
点アドレス指定可能システム即ちビット・プレーン・シ
ステムが採用されている。このシステムでは、データは
りフレッシュ・メモリに置かれ、表示装置の画面上の連
続する画素に対応するようにリフレッシュ・メモリから
連続する画素データの組が読み出される。このようなシ
ステムに関する初期の文献の１つには、Ｐｅｔｅｒ
Ｂ、Ｄｅｎｅｓの［カラー表示におけるコンピュータ・
グラフィック（Ｃｏｍ、ｐｕｔｅｒＧｒａｐｈｉｃｓ
ｉｎ Ｃｏ１ｏｒ）Ｊベル研究所記録、１９７６年
、１３９から１４６頁、が挙げられる。
ステムについてはよく知られている。ラスター走査式表
示装置と用いた多くのグラフィック・システムでは、全
点アドレス指定可能システム即ちビット・プレーン・シ
ステムが採用されている。このシステムでは、データは
りフレッシュ・メモリに置かれ、表示装置の画面上の連
続する画素に対応するようにリフレッシュ・メモリから
連続する画素データの組が読み出される。このようなシ
ステムに関する初期の文献の１つには、Ｐｅｔｅｒ
Ｂ、Ｄｅｎｅｓの［カラー表示におけるコンピュータ・
グラフィック（Ｃｏｍ、ｐｕｔｅｒＧｒａｐｈｉｃｓ
ｉｎ Ｃｏ１ｏｒ）Ｊベル研究所記録、１９７６年
、１３９から１４６頁、が挙げられる。
今日の多くのマイクロ・コンピュータ・システムでは図
形表示と行うために全点アドレス指定システムが採用さ
れている。その例には、インターナショナル・ビジネス
・マシーン社製のパーソナル・コンピュータが挙げられ
、このパーソナル・コンピュータにはカラー・グラフィ
ック・アダプタ・カードや拡張グラフィック・アダプタ
・カードが用いられている。既知の多くのシステムでは
、異なる表示方式、例えば、１フレーム当シの画素数の
相違、ライン数の相違、あるいは、１画素当シのカラー
数の相違等に対応するように切換可能である。
形表示と行うために全点アドレス指定システムが採用さ
れている。その例には、インターナショナル・ビジネス
・マシーン社製のパーソナル・コンピュータが挙げられ
、このパーソナル・コンピュータにはカラー・グラフィ
ック・アダプタ・カードや拡張グラフィック・アダプタ
・カードが用いられている。既知の多くのシステムでは
、異なる表示方式、例えば、１フレーム当シの画素数の
相違、ライン数の相違、あるいは、１画素当シのカラー
数の相違等に対応するように切換可能である。
Ｃ１解決しようとする問題点
しかしながら、従来のシステムには、第１モードではデ
ータがリフレッシュ・メモリからある周波数で読み出さ
れるとともに同じ周波数で表示装置へと転送され、第２
モードではデータがリフレッシュ・メモリから前記周波
数で読み出されるが、表示装置へのデータの転送は、前
記周波数ではなく前記周波数が等分された周波数、例え
ば半分に等分された周波数にて行なわれるような、前記
第１モード及び第２モード間で切換可能なシステムはな
かった。
ータがリフレッシュ・メモリからある周波数で読み出さ
れるとともに同じ周波数で表示装置へと転送され、第２
モードではデータがリフレッシュ・メモリから前記周波
数で読み出されるが、表示装置へのデータの転送は、前
記周波数ではなく前記周波数が等分された周波数、例え
ば半分に等分された周波数にて行なわれるような、前記
第１モード及び第２モード間で切換可能なシステムはな
かった。
Ｄ１問題点？解決するための手段
本発明によるディジタル表示システムは、画素の表示内
容？決定するディジタル・データ分記憶するリフレッシ
ュ・メモリと、リフレッシュ・メモリから読み出された
データと表示装置用の画素信号の組に接続するための手
段と、を備えている。
容？決定するディジタル・データ分記憶するリフレッシ
ュ・メモリと、リフレッシュ・メモリから読み出された
データと表示装置用の画素信号の組に接続するための手
段と、を備えている。
また、本発明によるディジタル表示システムは、第１モ
ード及び第２モード間の切換えのための手段を備えてい
る。第１モードでは、第１の周波数において、データが
リフレッシュ・メモリから読み出され、補正（変換）さ
れ、表示装置に適用できる形にされる。第２モードでは
、前記第１の周波数において、データはリフレッシュ・
メモリから読み出されて初めは第１の周波数において変
換されるが、最終的には第１の周波数を等分した周波数
（例えば半分の周波数）において変換されて表示装置に
適した形にされる。第２モードでは、リフレッシュ・メ
モリから読み出された連続するデータの組は組み合わさ
れても表示装置ドライブ信号と形成する。
ード及び第２モード間の切換えのための手段を備えてい
る。第１モードでは、第１の周波数において、データが
リフレッシュ・メモリから読み出され、補正（変換）さ
れ、表示装置に適用できる形にされる。第２モードでは
、前記第１の周波数において、データはリフレッシュ・
メモリから読み出されて初めは第１の周波数において変
換されるが、最終的には第１の周波数を等分した周波数
（例えば半分の周波数）において変換されて表示装置に
適した形にされる。第２モードでは、リフレッシュ・メ
モリから読み出された連続するデータの組は組み合わさ
れても表示装置ドライブ信号と形成する。
Ｅ、実施例
第１図には本発明によるディジタル表示システムの一実
施例が示されている。本システムはＣＰＵ（図示せず）
に接続された入力線と陰極線管表示装置（図示せず）に
接続された出力源とを備えている。本システムは、表示
すべき信号の異なるカラー成分を表示するデータを各々
が記憶するだめの４つのプレーンから成るリフレッシュ
・メモＩＪ を備えている。例えば、プＶ−ンＭＯ（１
０）は赤成分と、プレーンＭ１ （１１）は緑成分ｔ１
プレーンＭ２（１２）は青成分を、プレーンＭ５（１３
）は強度成分分記憶する。データはリフレッシュ・メモ
リ内に全点アドレス指定可能（ＡＰＡ： Ａｌｌ Ｐ
ｏ１ｎｔｓ Ａｄｄｒｅａｓａｂｌｅ ）に記憶され
る。このような構成では、データのバイトは陰極線管（
ＣＲＴ）表示装置上の画素の位置に対応するプレーン内
の記憶位置に配置される。例えば、ＣＲＴ走査の初めに
おいて、リフレッシュ・メモリの各プレーンの互いに同
一の記憶場所から選択された４つのバイト（１つのプレ
ーンからは１バイトが読み出される）が同時に読み出さ
れる。
施例が示されている。本システムはＣＰＵ（図示せず）
に接続された入力線と陰極線管表示装置（図示せず）に
接続された出力源とを備えている。本システムは、表示
すべき信号の異なるカラー成分を表示するデータを各々
が記憶するだめの４つのプレーンから成るリフレッシュ
・メモＩＪ を備えている。例えば、プＶ−ンＭＯ（１
０）は赤成分と、プレーンＭ１ （１１）は緑成分ｔ１
プレーンＭ２（１２）は青成分を、プレーンＭ５（１３
）は強度成分分記憶する。データはリフレッシュ・メモ
リ内に全点アドレス指定可能（ＡＰＡ： Ａｌｌ Ｐ
ｏ１ｎｔｓ Ａｄｄｒｅａｓａｂｌｅ ）に記憶され
る。このような構成では、データのバイトは陰極線管（
ＣＲＴ）表示装置上の画素の位置に対応するプレーン内
の記憶位置に配置される。例えば、ＣＲＴ走査の初めに
おいて、リフレッシュ・メモリの各プレーンの互いに同
一の記憶場所から選択された４つのバイト（１つのプレ
ーンからは１バイトが読み出される）が同時に読み出さ
れる。
これらの４バイトは、通常、表示装置上の最初の８画素
のカラー及び／または強度？決定するために用いられる
。続いて、初めに読み出したアドレスの直ぐ後のアドレ
スに記憶されているバイトが読み出され、このバイトは
表示装置上の前記最初の８画素の隣りの８画素のカラー
及び／または強度と決定するために用いられる。このよ
うな処理が、全ての画素の表示内容が決定されるまで継
続する。表示装置の構成及びリフレッシュ・メモリの容
量によって、１表示フレーム用のデータがリフレッシュ
・メモリの全容量を満たしてしまう場合もあれば、リフ
レッシュ・メモリのアドレス指定可能な全記憶場所の一
部しか満たさない場合もある。前者の場合は、１表示フ
レーム用の最初のアドレスハ、リフレッシュ・メモリの
谷プレーンの最初のアドレスに決っている。後者の場合
、１表示フレーム用の最初のアドレスは、リフレッシュ
・メモリ内の選択されたアドレスである。１つのフレー
ムから次のフレームに移るときに、この最初のアドレス
を変更することによシ、パニング及びアニメイション機
能が実行される。リフレッシュ・メモリの後続のアドレ
スは、ＣＲＴコント０−ラ（ＣＲＴＣ）システム１４に
よシ発生され、２０ピツトのアドレスライン１５を介し
てリフレッシュ・メモリに印加される。ＣＲＴＣシステ
ム１４は、例えばモトローラ社のＭＣ６８４５であシ、
クロック線及び制御線を含む図示しない線上に現われる
ＣＰＵからの入力信号によって既知の方法により制御さ
れる。簡単化のために、リフレッシュ・メモリとＣＰＵ
との接続線は描かれていない。これらの接続線はデータ
バス及びアドレスバスと含み、このアドレスバスはマル
チプレクサ（図示せず）ｔ−介して図中のアドレスバス
１５に接続されていてもよい。このような接続を介して
ＣＰＵはリフレッシュ・メモリにアクセスして表示され
るべきデータを新たに挿入したシ吏新したすする。
のカラー及び／または強度？決定するために用いられる
。続いて、初めに読み出したアドレスの直ぐ後のアドレ
スに記憶されているバイトが読み出され、このバイトは
表示装置上の前記最初の８画素の隣りの８画素のカラー
及び／または強度と決定するために用いられる。このよ
うな処理が、全ての画素の表示内容が決定されるまで継
続する。表示装置の構成及びリフレッシュ・メモリの容
量によって、１表示フレーム用のデータがリフレッシュ
・メモリの全容量を満たしてしまう場合もあれば、リフ
レッシュ・メモリのアドレス指定可能な全記憶場所の一
部しか満たさない場合もある。前者の場合は、１表示フ
レーム用の最初のアドレスハ、リフレッシュ・メモリの
谷プレーンの最初のアドレスに決っている。後者の場合
、１表示フレーム用の最初のアドレスは、リフレッシュ
・メモリ内の選択されたアドレスである。１つのフレー
ムから次のフレームに移るときに、この最初のアドレス
を変更することによシ、パニング及びアニメイション機
能が実行される。リフレッシュ・メモリの後続のアドレ
スは、ＣＲＴコント０−ラ（ＣＲＴＣ）システム１４に
よシ発生され、２０ピツトのアドレスライン１５を介し
てリフレッシュ・メモリに印加される。ＣＲＴＣシステ
ム１４は、例えばモトローラ社のＭＣ６８４５であシ、
クロック線及び制御線を含む図示しない線上に現われる
ＣＰＵからの入力信号によって既知の方法により制御さ
れる。簡単化のために、リフレッシュ・メモリとＣＰＵ
との接続線は描かれていない。これらの接続線はデータ
バス及びアドレスバスと含み、このアドレスバスはマル
チプレクサ（図示せず）ｔ−介して図中のアドレスバス
１５に接続されていてもよい。このような接続を介して
ＣＰＵはリフレッシュ・メモリにアクセスして表示され
るべきデータを新たに挿入したシ吏新したすする。
本発明はリフレッシュ・メモリ中のデータの利用方法に
工夫分節しており、異なる表示分解能信号を発生する。
工夫分節しており、異なる表示分解能信号を発生する。
異なる表示分解能信号の各々は１表示フレーム中の画素
数及び各画素に関する適用可能なカラー表示の数に対応
する。例えば、６つの切換え可能な分解能について述べ
ると、第１及び第２は６４０ｘ２００の画素で１画素当
り１６あるいは６４のカラー表示であり、第６は６２０
×２００の画素で１画素当９２５６のカラー表示である
。
数及び各画素に関する適用可能なカラー表示の数に対応
する。例えば、６つの切換え可能な分解能について述べ
ると、第１及び第２は６４０ｘ２００の画素で１画素当
り１６あるいは６４のカラー表示であり、第６は６２０
×２００の画素で１画素当９２５６のカラー表示である
。
先ず、ＣＰＵからのモード制御信号？受は取って保持す
るレジスタ３８から線１６上に送り出されるモード信号
によって、システムが６４０×２００画数、１６色カラ
ー表示モードに切換えられたときの操作について説明す
る。この第１モードでは、選択回路１７は通過する信号
に対して何らの変換作用も働かせない。従って、リフレ
ッシュ・メモリへの毎アクセス動作において、データの
４バイトグループ（１バイトは１つのりフレッシュ・プ
レーンに対応する）は、何ら変更されることなく、シフ
トレジスタ２１〜２４へと与えられる。シフトレジスタ
２１〜２４はＣＲＴＣシステム１４から線２５上に送り
出されるタイミング信号によって同時に刻時動作され、
受は取ったバイトを直列化して出力する。これら直列化
された出力は、同期化ゲート２６〜２９を通じて刻時化
されてパレット・レジスタ・システム３１への並列４ビ
ット入力となる。このパレット・レジスタ・システム３
１は、ＣＰＵ（図示せず）からデータが（データ線及び
制御線と通じて）転送可能であり且つ前記４ビット入力
により選択可能な１６個のレジスタ分備えている。各レ
ジスタは６ビットと記憶する。６ビット出力は６ビット
ゲート３２に印加され、線２５上のクロック信号により
刻時出力されてもう一つの６ピツトゲート３３に印加さ
れる。６ビットゲート３２及び３３の両出力は、＠５４
及び３９の夫々を進じて、組み合わせ回路６５に印加さ
れる。組み合わせ回路３５はレジスタ３６から綴４０を
通じて４ビットのカラー選択信号も受は取る。このカラ
ー選択信号はＣＰＵから入力＄３７ｆ通じてレジスタ３
６に印加される。
るレジスタ３８から線１６上に送り出されるモード信号
によって、システムが６４０×２００画数、１６色カラ
ー表示モードに切換えられたときの操作について説明す
る。この第１モードでは、選択回路１７は通過する信号
に対して何らの変換作用も働かせない。従って、リフレ
ッシュ・メモリへの毎アクセス動作において、データの
４バイトグループ（１バイトは１つのりフレッシュ・プ
レーンに対応する）は、何ら変更されることなく、シフ
トレジスタ２１〜２４へと与えられる。シフトレジスタ
２１〜２４はＣＲＴＣシステム１４から線２５上に送り
出されるタイミング信号によって同時に刻時動作され、
受は取ったバイトを直列化して出力する。これら直列化
された出力は、同期化ゲート２６〜２９を通じて刻時化
されてパレット・レジスタ・システム３１への並列４ビ
ット入力となる。このパレット・レジスタ・システム３
１は、ＣＰＵ（図示せず）からデータが（データ線及び
制御線と通じて）転送可能であり且つ前記４ビット入力
により選択可能な１６個のレジスタ分備えている。各レ
ジスタは６ビットと記憶する。６ビット出力は６ビット
ゲート３２に印加され、線２５上のクロック信号により
刻時出力されてもう一つの６ピツトゲート３３に印加さ
れる。６ビットゲート３２及び３３の両出力は、＠５４
及び３９の夫々を進じて、組み合わせ回路６５に印加さ
れる。組み合わせ回路３５はレジスタ３６から綴４０を
通じて４ビットのカラー選択信号も受は取る。このカラ
ー選択信号はＣＰＵから入力＄３７ｆ通じてレジスタ３
６に印加される。
組み合わせ回路３５は線１６ｉ通じてモード選択レジス
タ６８からのモード信号により制御される。
タ６８からのモード信号により制御される。
第２図には組み合わせ回路３５が示されている。
図中、ゲート３２．３３、及びレジスタ３６は各々、６
ビット、６ビット、及び４ビットの出力線６４．６９、
及び４０を備えている。これらの線は８ビットゲート４
５．４６及び４７に選択的に接続され、これらゲートか
らの８ビット出力は線４１．４２）及び４３を通じて共
通出力４４に印加される。選択回路４８は線１６を通じ
てレジスタ３８から与えられるモード入力信号に応答し
て３つの出力線５１．５２．５６（これら３つは夫々、
ゲート４５．４６．４７を使用可能にする信号と出力す
る）のうちの１つの出力線上に選択的に出力信号と発生
させる。ゲート４５が使用可能にされると、ゲート６２
からの４ビット及びゲート３３からの４ビットが出力線
４４上に現われる。
ビット、６ビット、及び４ビットの出力線６４．６９、
及び４０を備えている。これらの線は８ビットゲート４
５．４６及び４７に選択的に接続され、これらゲートか
らの８ビット出力は線４１．４２）及び４３を通じて共
通出力４４に印加される。選択回路４８は線１６を通じ
てレジスタ３８から与えられるモード入力信号に応答し
て３つの出力線５１．５２．５６（これら３つは夫々、
ゲート４５．４６．４７を使用可能にする信号と出力す
る）のうちの１つの出力線上に選択的に出力信号と発生
させる。ゲート４５が使用可能にされると、ゲート６２
からの４ビット及びゲート３３からの４ビットが出力線
４４上に現われる。
ゲート４６が使用可能にされると、ゲート３３からの６
ビット及びレジスタ３６からの２ビットが出力線４４上
に現われる。ゲート４７が使用可能にされると、ゲート
３３からの４ビット及びレジスタ３６からの４ビットが
出力線４４上に現われる。これらの異なる出力はレジス
タ３８（第１図）に印加されるモード信号によって決ま
る本ディジタル表示システムの３種のモードに対応して
いる。
ビット及びレジスタ３６からの２ビットが出力線４４上
に現われる。ゲート４７が使用可能にされると、ゲート
３３からの４ビット及びレジスタ３６からの４ビットが
出力線４４上に現われる。これらの異なる出力はレジス
タ３８（第１図）に印加されるモード信号によって決ま
る本ディジタル表示システムの３種のモードに対応して
いる。
再び第１図において、線４４上の組み合せ回路６５の出
力はゲート５４に印加される。このゲート５４は、ＣＲ
ＴＣ１４からのクロック線２５上の信号のクロック周波
数（第１クロック信号）及びこの周波数の半分の周波数
（第２クロック信号）のいずれにも刻時動作される。こ
の半分の周波数は、クロック線２５によシ刻時動作され
且つそのＤ入力にその−Ｑ出力が戻される構成のラッチ
回路５５によシ発生される。このラッチ回路５５のクリ
ア入力は後述する表示可能（Ｄ Ｉ Ｓ Ｐ Ｅ Ｎ
：Ｄｉｓｐｌａｙ Ｅｎａｂｌｅ ）線に接続されて
いる。
力はゲート５４に印加される。このゲート５４は、ＣＲ
ＴＣ１４からのクロック線２５上の信号のクロック周波
数（第１クロック信号）及びこの周波数の半分の周波数
（第２クロック信号）のいずれにも刻時動作される。こ
の半分の周波数は、クロック線２５によシ刻時動作され
且つそのＤ入力にその−Ｑ出力が戻される構成のラッチ
回路５５によシ発生される。このラッチ回路５５のクリ
ア入力は後述する表示可能（Ｄ Ｉ Ｓ Ｐ Ｅ Ｎ
：Ｄｉｓｐｌａｙ Ｅｎａｂｌｅ ）線に接続されて
いる。
選択回路５６はモード・レジスタ５８からのモード制御
信号に応答して全周波数クロック速度信号（第１クロッ
ク信号）あるいは半周波数クロック速度信号（第２クロ
ック信号）のいずれをゲート５４に印加するかを決定す
る。後に明らかになるように、半周波数クロック信号は
ゲート４５から出力させる際に利用される。即ち、レジ
スタ３２及び３３の各々からの４ビットよ構成るカラー
出力に利用される。全周波数クロック信号はシステムの
操作の他のモードに用いられる。なおここで、ラッチ回
路５５とクロック信号選択回路５６とにより、クロック
信号発生手段が構成されている。
信号に応答して全周波数クロック速度信号（第１クロッ
ク信号）あるいは半周波数クロック速度信号（第２クロ
ック信号）のいずれをゲート５４に印加するかを決定す
る。後に明らかになるように、半周波数クロック信号は
ゲート４５から出力させる際に利用される。即ち、レジ
スタ３２及び３３の各々からの４ビットよ構成るカラー
出力に利用される。全周波数クロック信号はシステムの
操作の他のモードに用いられる。なおここで、ラッチ回
路５５とクロック信号選択回路５６とにより、クロック
信号発生手段が構成されている。
ゲート５４を通過する８ビット信号はカラー索引テーブ
ル（ＣＬＵＴ ： Ｃｏ１ｏｒ Ｌｏｏｋ ＵｐＴ
ａｂｌｅ ）５８で利用される。ＣＬＵＴ５８は８ビッ
ト入力信号によシ選択可能な２５６個の１８ヒツト・レ
ジスタから構成されている。前記１８ビット・レジスタ
内の１８ビットのうちの６ビットは赤色表示用のディジ
タル−アナログ信号変換回路５９に入力され、史なる６
ビットは緑色表示用のディジタル−アナログ信号変換回
路６ｏに入力され、最後の６ビットは青色表示用のディ
ジタル−アナログ信号変換回路６１に入力される。これ
ら各変換回路５９．６０、及び６１はカラーＣＲＴ表示
装置を駆動する赤色、緑色、及び青色アナログ出力信号
を発生する。
ル（ＣＬＵＴ ： Ｃｏ１ｏｒ Ｌｏｏｋ ＵｐＴ
ａｂｌｅ ）５８で利用される。ＣＬＵＴ５８は８ビッ
ト入力信号によシ選択可能な２５６個の１８ヒツト・レ
ジスタから構成されている。前記１８ビット・レジスタ
内の１８ビットのうちの６ビットは赤色表示用のディジ
タル−アナログ信号変換回路５９に入力され、史なる６
ビットは緑色表示用のディジタル−アナログ信号変換回
路６ｏに入力され、最後の６ビットは青色表示用のディ
ジタル−アナログ信号変換回路６１に入力される。これ
ら各変換回路５９．６０、及び６１はカラーＣＲＴ表示
装置を駆動する赤色、緑色、及び青色アナログ出力信号
を発生する。
以上述べてきたように、ここでは、６４０Ｘ２００画素
、１６色表示のモードにおける本システムの操作につい
て考えている。このモードでは、ゲート４７（第２図）
は全周波数クロックにおいて、即ち、ＣＲＴＣ１４のク
ロック出力をそのままクロック・ゲート５４に印加させ
て、ＣＬＵＴ５８に出力させる。このモードでは、カラ
ー選択レジスタ６６はＣＬＵＴ５８の８ピツト・アドレ
ス信号のうちの４ビットを供給し、これら４ビット信号
は与えられた期間内において一定の！ま維゛持されて各
期間内で表示されるべき種々のカラーを決定する。ＣＬ
ＵＴ５８のアドレスの内の残シの４ビットはゲート３３
から与えられ、それゆえ、リフレッシュ・メモリ舎プレ
ーン及ヒバレット・レジスタ６１の内容によって前記ア
ドレスピットが決定される。ＣＲＴＣ１４からのクロッ
ク周波数はＣＲＴ上の画素のリフレッシュ動作の周波数
に対応しており、ＣＲＴ上の各ラインが次々に表示され
る。このモードでは、各画素毎に４つの変数ビットが与
えられ、谷画素は１６種のカラー表示が可能となる。
、１６色表示のモードにおける本システムの操作につい
て考えている。このモードでは、ゲート４７（第２図）
は全周波数クロックにおいて、即ち、ＣＲＴＣ１４のク
ロック出力をそのままクロック・ゲート５４に印加させ
て、ＣＬＵＴ５８に出力させる。このモードでは、カラ
ー選択レジスタ６６はＣＬＵＴ５８の８ピツト・アドレ
ス信号のうちの４ビットを供給し、これら４ビット信号
は与えられた期間内において一定の！ま維゛持されて各
期間内で表示されるべき種々のカラーを決定する。ＣＬ
ＵＴ５８のアドレスの内の残シの４ビットはゲート３３
から与えられ、それゆえ、リフレッシュ・メモリ舎プレ
ーン及ヒバレット・レジスタ６１の内容によって前記ア
ドレスピットが決定される。ＣＲＴＣ１４からのクロッ
ク周波数はＣＲＴ上の画素のリフレッシュ動作の周波数
に対応しており、ＣＲＴ上の各ラインが次々に表示され
る。このモードでは、各画素毎に４つの変数ビットが与
えられ、谷画素は１６種のカラー表示が可能となる。
もう１つのモードにおいては、ゲート４６（第２図）が
選択されて再び全周波数クロック信号が用いられ、６４
０Ｘ２００の画素が再び表示される。このモード（第１
すブモードンでは、しかしながら、カラー選択レジスタ
６６からは固定２ビットが出力されるとともにゲート４
６（第２図）にはゲート３′５から全６ビットが与えら
れる。したがって、このモードでは、各画素毎の６ビッ
ト変数によシロ４種のカラー表示が可能である。
選択されて再び全周波数クロック信号が用いられ、６４
０Ｘ２００の画素が再び表示される。このモード（第１
すブモードンでは、しかしながら、カラー選択レジスタ
６６からは固定２ビットが出力されるとともにゲート４
６（第２図）にはゲート３′５から全６ビットが与えら
れる。したがって、このモードでは、各画素毎の６ビッ
ト変数によシロ４種のカラー表示が可能である。
本システムにおいては、リフレッシュ書メモリ、パラレ
ル−シリアル・シフト・レジスタ（ｐ、ｓ、）２１〜２
４、パレット・レジスタ・システム６１、カラー索引テ
ーブル５８、及びディジタル−アナログ変換回路５９〜
６１については既知のゲイジタル表示システムにも存在
していた。
ル−シリアル・シフト・レジスタ（ｐ、ｓ、）２１〜２
４、パレット・レジスタ・システム６１、カラー索引テ
ーブル５８、及びディジタル−アナログ変換回路５９〜
６１については既知のゲイジタル表示システムにも存在
していた。
しかし、本発明は２つのゲート６２及び３３（第１図）
の組み合わせ、ゲート４５（第２図）、及びモードによ
り選択可能なりロック周波数誘導ゲート５４（第１図）
において従来システムト明らかに区別される。本実施例
では、これらの各部の働きにより、３２０Ｘ２００画素
で１画素当りが２５６色の表示も行なえる。
の組み合わせ、ゲート４５（第２図）、及びモードによ
り選択可能なりロック周波数誘導ゲート５４（第１図）
において従来システムト明らかに区別される。本実施例
では、これらの各部の働きにより、３２０Ｘ２００画素
で１画素当りが２５６色の表示も行なえる。
本実施例では、３’２０Ｘ２００画素表示モードは第２
モードである。このモードでは、ゲート４５（第２図）
が選択され、ラッチ回路５５からの半周波数クロックが
選択回路５６よシ選択されてゲート５４に入力される。
モードである。このモードでは、ゲート４５（第２図）
が選択され、ラッチ回路５５からの半周波数クロックが
選択回路５６よシ選択されてゲート５４に入力される。
第２モードの操作時では、データはリフレッシュ・メモ
リから読み出され、全クロック速度においてパラレス−
シリアル・シフト・レジスタ２１〜２４及びゲート２６
〜２９分通過する。ゲート２６〜２９の出力はパレット
・レジスタ・システム３１とアドレス指定する。このパ
レット・レジスタ・システム６１はゲート３２に６ビッ
ト出力？印加し、６ビット出力はゲート３２と通してゲ
ート６３にも渡される。これらの動作は全クロック速度
で行なわれる。これらゲート３２及び３３の４ビット出
力はゲート４５（第２図）の８ビット出力をつくシ出し
、この８ビット出力は？ｆＭ４４と通してゲート５４に
印加される。このゲート５４は、今度は、クロック周波
数の半分の周波数で動作している。したがって、このゲ
ート５４を通過してＣＬＵＴ５８に入力する信号は、ゲ
ート４５からの８ビットの１つ置きのグループである。
リから読み出され、全クロック速度においてパラレス−
シリアル・シフト・レジスタ２１〜２４及びゲート２６
〜２９分通過する。ゲート２６〜２９の出力はパレット
・レジスタ・システム３１とアドレス指定する。このパ
レット・レジスタ・システム６１はゲート３２に６ビッ
ト出力？印加し、６ビット出力はゲート３２と通してゲ
ート６３にも渡される。これらの動作は全クロック速度
で行なわれる。これらゲート３２及び３３の４ビット出
力はゲート４５（第２図）の８ビット出力をつくシ出し
、この８ビット出力は？ｆＭ４４と通してゲート５４に
印加される。このゲート５４は、今度は、クロック周波
数の半分の周波数で動作している。したがって、このゲ
ート５４を通過してＣＬＵＴ５８に入力する信号は、ゲ
ート４５からの８ビットの１つ置きのグループである。
別言すれば、各偶数番目の４ビット出力と各奇数番目の
４ビット出力とが組み合わされてＣＬＵＴへの各入力が
形成される。完全な８ビット変数が用いられ、レジスタ
６６からの固定ビットは用いられないので、各ビットグ
ループはＣＬＵＴ５Ｂ中の２５６個のレジスタの全てと
アドレス指定することになる。したがって、各画素毎に
２５６色の表示が可能になる。もし表示装置が第１及び
第１サブモードと同じ周波数で走査しているのであれば
、ゲート５４によるＣＬＵＴ５８のアドレス指定と半周
波数で行うことにより、画素の半数のみが表示される。
４ビット出力とが組み合わされてＣＬＵＴへの各入力が
形成される。完全な８ビット変数が用いられ、レジスタ
６６からの固定ビットは用いられないので、各ビットグ
ループはＣＬＵＴ５Ｂ中の２５６個のレジスタの全てと
アドレス指定することになる。したがって、各画素毎に
２５６色の表示が可能になる。もし表示装置が第１及び
第１サブモードと同じ周波数で走査しているのであれば
、ゲート５４によるＣＬＵＴ５８のアドレス指定と半周
波数で行うことにより、画素の半数のみが表示される。
こうして、今度は、ＣＲＴは６２０Ｘ２００画素しか表
示ないが、各画素は２５６色と表示する。
示ないが、各画素は２５６色と表示する。
以上の記述においては、選択回路１７（第１図）の機能
及び構造の説明？簡単化のために省いてきたが、この選
択回路１７は、本発明に必須ではないものの、備えられ
ていることの望ましいものである。この選択回路１７は
、第２モードとして述べたところの低画素数特定モード
において有用である。リフレッシュ・メモリ内の画素デ
ータの記憶のさせ方（画素データの配置）について考え
てみるに、システムの変更がなければ、表示された各画
素ハリフレッシュ・メモリ・プレーン１０〜１６の各々
から与えられる２種の対応するビットに分けられる。別
言すれば、各プレーン中に記憶された各バイトは４画素
分のデータの４分の１と構成する。第１及び第１サブモ
ードでは、１つのプレーン内に記憶された各バイトは８
画素の各々の１ビット分のデータと保持していた。した
がつて、単一の画素に関するデータを変換するためには
、ビット操作技法が必要である。このような技法は、し
かしながら、ビットの対と操作しなければならないとき
には複雑なものとなる。
及び構造の説明？簡単化のために省いてきたが、この選
択回路１７は、本発明に必須ではないものの、備えられ
ていることの望ましいものである。この選択回路１７は
、第２モードとして述べたところの低画素数特定モード
において有用である。リフレッシュ・メモリ内の画素デ
ータの記憶のさせ方（画素データの配置）について考え
てみるに、システムの変更がなければ、表示された各画
素ハリフレッシュ・メモリ・プレーン１０〜１６の各々
から与えられる２種の対応するビットに分けられる。別
言すれば、各プレーン中に記憶された各バイトは４画素
分のデータの４分の１と構成する。第１及び第１サブモ
ードでは、１つのプレーン内に記憶された各バイトは８
画素の各々の１ビット分のデータと保持していた。した
がつて、単一の画素に関するデータを変換するためには
、ビット操作技法が必要である。このような技法は、し
かしながら、ビットの対と操作しなければならないとき
には複雑なものとなる。
選択回路１７は、各バイトが２つの４ビットの画素デー
タを含むような複数のバイトを各プレーン内に記憶させ
る。第１及び第１サブモードでは、選択回路１７はリフ
レッシュ・メモリからのデータを変史させずに通過させ
る。この画素データは谷バイト毎にプレーンに記憶され
、各８ビットは異なる画素の内の１つのビットを表わす
。第２モードでは、データは複数のバイト毎に記憶され
、各バイトは２つの４ビットの画素データを含んでいる
。これらバイトは連続するプレーンの対応する位置から
読み出される。例えば、表示のために読み出すべき第１
の位置が０であるとすれば、プレーン０内の位置０から
第１査目のバイトが読み出され、次のバイトはプレーン
１内の位置０から読み出され、その次のバイトはプレー
ン２内の位置０から読み出され、以下、同碌にして読み
出される。ＣＰＵ及びＣＲＴＣがリフレッシュ・メモリ
にアクセスするだめに、各プレーンを連結して、アドレ
ス・ビットの低位２ピツ）Ｔｈプレーン選択に用いる。
タを含むような複数のバイトを各プレーン内に記憶させ
る。第１及び第１サブモードでは、選択回路１７はリフ
レッシュ・メモリからのデータを変史させずに通過させ
る。この画素データは谷バイト毎にプレーンに記憶され
、各８ビットは異なる画素の内の１つのビットを表わす
。第２モードでは、データは複数のバイト毎に記憶され
、各バイトは２つの４ビットの画素データを含んでいる
。これらバイトは連続するプレーンの対応する位置から
読み出される。例えば、表示のために読み出すべき第１
の位置が０であるとすれば、プレーン０内の位置０から
第１査目のバイトが読み出され、次のバイトはプレーン
１内の位置０から読み出され、その次のバイトはプレー
ン２内の位置０から読み出され、以下、同碌にして読み
出される。ＣＰＵ及びＣＲＴＣがリフレッシュ・メモリ
にアクセスするだめに、各プレーンを連結して、アドレ
ス・ビットの低位２ピツ）Ｔｈプレーン選択に用いる。
第６図には選択回路１７の一例が示されている。
図中、４つのメモリ・データ・レジスタ６２〜６５はメ
モリ・プレーンＭＯ〜Ｍ３の夫々に接続されている。メ
モリ・データ・レジスタ６２〜６５はゲート６６〜６９
またはゲート７０〜７６を通じてシフト・レジスタ２１
〜２４に接続されている。モード線５１（第２図も参照
）上の信号は、３２０Ｘ２００画素１．２５６色表示の
モード用に発生されるものであるが、ゲート６６〜６９
に接続されている。他のモード用に発生される信号（第
２図中のモード線５２及び５３参照）はゲート７０〜７
３を働かせるために用いられる。高画素数表示モード、
例えば、６４０Ｘ２００画素表示モードでは、レジスタ
６２〜６５からの信号はゲート７０〜７６と変化させる
ことなく通過してシフト・レジスタ２１〜２４に印加さ
れる。低画素数表示モードでは、ゲート６６〜６９の各
々は、レジスタ６２〜６５の各々からの２ビットをシフ
ト・レジスタ２１〜２４の各々に渡す。別言すれば、各
シフト・レジスタ２１〜２４の夫々は、１グループが２
ピツトより成る４グループと受は取り、これら４グルー
プは異なるプレーンからのものである。
モリ・プレーンＭＯ〜Ｍ３の夫々に接続されている。メ
モリ・データ・レジスタ６２〜６５はゲート６６〜６９
またはゲート７０〜７６を通じてシフト・レジスタ２１
〜２４に接続されている。モード線５１（第２図も参照
）上の信号は、３２０Ｘ２００画素１．２５６色表示の
モード用に発生されるものであるが、ゲート６６〜６９
に接続されている。他のモード用に発生される信号（第
２図中のモード線５２及び５３参照）はゲート７０〜７
３を働かせるために用いられる。高画素数表示モード、
例えば、６４０Ｘ２００画素表示モードでは、レジスタ
６２〜６５からの信号はゲート７０〜７６と変化させる
ことなく通過してシフト・レジスタ２１〜２４に印加さ
れる。低画素数表示モードでは、ゲート６６〜６９の各
々は、レジスタ６２〜６５の各々からの２ビットをシフ
ト・レジスタ２１〜２４の各々に渡す。別言すれば、各
シフト・レジスタ２１〜２４の夫々は、１グループが２
ピツトより成る４グループと受は取り、これら４グルー
プは異なるプレーンからのものである。
第４図には転送されるビットの配列が示されている。同
図に示されているのは、右端の出力線（第３図）から直
列に出力するシフト・レジスタ２１〜２４である。各レ
ジスタ中のデータ内容はＹ／Ｘで表わされている。ここ
で、Ｙはプレーンを表わし、Ｘはそのプレーンからのバ
イト中のビット位置を表わす。
図に示されているのは、右端の出力線（第３図）から直
列に出力するシフト・レジスタ２１〜２４である。各レ
ジスタ中のデータ内容はＹ／Ｘで表わされている。ここ
で、Ｙはプレーンを表わし、Ｘはそのプレーンからのバ
イト中のビット位置を表わす。
３２０Ｘ２００画素表示モードにおいて、各画素の色は
８ビットにょ９決められ、この８ビットはシフト・レジ
スタからの連続する２つの４ビットよりＩ成されている
。第４図のビット構成において、シフト・レジスタ２１
〜２４から読み出される４ビットの２つのグループ（ｏ
／７．０／６．０１５．０／４のグループと０／３．０
／２）Ｏ／１．０１０のグループ）は、リフレッシュ・
メモリ・プレーン０からの全（完全）バイトである。
８ビットにょ９決められ、この８ビットはシフト・レジ
スタからの連続する２つの４ビットよりＩ成されている
。第４図のビット構成において、シフト・レジスタ２１
〜２４から読み出される４ビットの２つのグループ（ｏ
／７．０／６．０１５．０／４のグループと０／３．０
／２）Ｏ／１．０１０のグループ）は、リフレッシュ・
メモリ・プレーン０からの全（完全）バイトである。
このバイトの後には、プレーン１、プレーン２）そして
、プレーン３のバイトが続く。こうして、リフレッシュ
・メモリ・プレーンからのバイトが連続してつながり、
１つのプレーンからの各バイトは１つの完全な画素を表
示するためのデータを構成する。このように、複数のプ
レーンは連続する画素のバイト１連続して保持し、それ
ら連続する画素のバイトはプレーン０からプレーン３、
そして、また、プレーン０に戻るという様に、複数のプ
レーンから次々に読み出される。
、プレーン３のバイトが続く。こうして、リフレッシュ
・メモリ・プレーンからのバイトが連続してつながり、
１つのプレーンからの各バイトは１つの完全な画素を表
示するためのデータを構成する。このように、複数のプ
レーンは連続する画素のバイト１連続して保持し、それ
ら連続する画素のバイトはプレーン０からプレーン３、
そして、また、プレーン０に戻るという様に、複数のプ
レーンから次々に読み出される。
第１図において、表示可能（ＤＩＳＰＥＮ）入力の目的
は、３２０Ｘ２００画素表示モードにおいて、ゲート３
２及び３３からの正しい信号が組み合わせ回路５５ｆ通
じてＣＬＵＴ５８へと印加されること会確実なものとす
ることである。ＤｒＳＰＥＮ入力は、ＣＲＴＣ１４で発
生され、表示装置が使用されるべき時間と示す信号であ
る。別言すれば、ＤＩＳＰＥＮ入力は、画素データによ
り変調される各走査ラインの表示画面上の位置を決定す
る。４ビットグループの正しいペアが用いられることを
確実にするため、ＤＩＳＰＥＮ入力（信号）は走査ライ
ンの表示がスタートするまでラッチ動作を抑える。そし
て、ラッチが切換えられて第２の全周波数クロック・サ
イクルにて選択回路５６と通じてゲート５４へと到達す
るゲート信号が発生するのは、データがゲート３２から
ゲート６６へと渡されたときである。こうして、走査ラ
イン中の第１画素が第１の２つの４ビット・データ・グ
ループによシ決定される。
は、３２０Ｘ２００画素表示モードにおいて、ゲート３
２及び３３からの正しい信号が組み合わせ回路５５ｆ通
じてＣＬＵＴ５８へと印加されること会確実なものとす
ることである。ＤｒＳＰＥＮ入力は、ＣＲＴＣ１４で発
生され、表示装置が使用されるべき時間と示す信号であ
る。別言すれば、ＤＩＳＰＥＮ入力は、画素データによ
り変調される各走査ラインの表示画面上の位置を決定す
る。４ビットグループの正しいペアが用いられることを
確実にするため、ＤＩＳＰＥＮ入力（信号）は走査ライ
ンの表示がスタートするまでラッチ動作を抑える。そし
て、ラッチが切換えられて第２の全周波数クロック・サ
イクルにて選択回路５６と通じてゲート５４へと到達す
るゲート信号が発生するのは、データがゲート３２から
ゲート６６へと渡されたときである。こうして、走査ラ
イン中の第１画素が第１の２つの４ビット・データ・グ
ループによシ決定される。
ここで、まとめると、今まで述べてきたものは、テスク
走査式表示装置を駆動するためのディジタル表示システ
ムである。画素データは記憶装置内に全点アドレス指定
可能に記憶されておシ、記憶装置内の画素データの配置
は表示装置の画素の位置に対応している。ラスク走査速
度は同一速度に維持されていながら、表示装置へのデー
タの流れについては第１の周波数あるいはその半分（第
２の周波数）において行なわれるようになっている。
走査式表示装置を駆動するためのディジタル表示システ
ムである。画素データは記憶装置内に全点アドレス指定
可能に記憶されておシ、記憶装置内の画素データの配置
は表示装置の画素の位置に対応している。ラスク走査速
度は同一速度に維持されていながら、表示装置へのデー
タの流れについては第１の周波数あるいはその半分（第
２の周波数）において行なわれるようになっている。
第１の周波数では、高画素解像度及び制限カラー（低カ
ラー解像度）表示が行なわれる。第２の周波数では、画
素解像度は半分に下るが、しかし、各画素に対して連続
するカラー信号のグループのペアを用いることによシ、
カラー解像度は大きく改良される。リフレッシュ・メモ
リと効率良く利用するため、高画素解像度モードでは、
複数のプレーンからバイトを読み出し、各バイトラ構成
する複数（８１固）のビットは複数（８個）の画素の１
つのカラー成分に関与するものとする。低画素解像度モ
ードでは、リフレッシュ・メモリ・プレーン中の各バイ
トは唯一の画素に対応し、リフレッシュ・メモリ・プレ
ーンが次々に連鎖する。
ラー解像度）表示が行なわれる。第２の周波数では、画
素解像度は半分に下るが、しかし、各画素に対して連続
するカラー信号のグループのペアを用いることによシ、
カラー解像度は大きく改良される。リフレッシュ・メモ
リと効率良く利用するため、高画素解像度モードでは、
複数のプレーンからバイトを読み出し、各バイトラ構成
する複数（８１固）のビットは複数（８個）の画素の１
つのカラー成分に関与するものとする。低画素解像度モ
ードでは、リフレッシュ・メモリ・プレーン中の各バイ
トは唯一の画素に対応し、リフレッシュ・メモリ・プレ
ーンが次々に連鎖する。
記憶袋！（リフレッシュ・メモリ）とパラレル／シリア
ル変換器（シフト・レジスタ２１〜２４）との間の選択
回路（１７）は、前記記憶装置から前記変換器へのデー
タの流れ方と切換える。
ル変換器（シフト・レジスタ２１〜２４）との間の選択
回路（１７）は、前記記憶装置から前記変換器へのデー
タの流れ方と切換える。
なお、本発明が適用されるのは前述の各具体的数値に限
られない。例えば、１つのモードにおける画素数が他の
モードにおける画素数の２倍である例では、６４０Ｘ２
００画素数で４色カラー表示及び３２０Ｘ２００画素数
で１６色カラー表示であってもよい。どちらのモードで
も、表示装置の走査速度は同じである。更に、パレット
・レジスタと組み合わせ回路との間のゲート（ゲート３
２及び６３参照）の数分増やせば、画素数が変化するよ
うなモードを３以上設定可能にすることもできる。例え
ば、そのようなゲートを３つ設けることによシ、第１の
周波数と、第１の周波数の半分の周波数と、そして、第
１の周波数の４分の１の周波数との夫々に対応したモー
ドであってもよい。
られない。例えば、１つのモードにおける画素数が他の
モードにおける画素数の２倍である例では、６４０Ｘ２
００画素数で４色カラー表示及び３２０Ｘ２００画素数
で１６色カラー表示であってもよい。どちらのモードで
も、表示装置の走査速度は同じである。更に、パレット
・レジスタと組み合わせ回路との間のゲート（ゲート３
２及び６３参照）の数分増やせば、画素数が変化するよ
うなモードを３以上設定可能にすることもできる。例え
ば、そのようなゲートを３つ設けることによシ、第１の
周波数と、第１の周波数の半分の周波数と、そして、第
１の周波数の４分の１の周波数との夫々に対応したモー
ドであってもよい。
また、前記実施例において、選択回路１７、レジスタ２
１〜２４、ゲート２６〜２９、パレット・レジスタ３１
、ゲー）３２．３３、組み合わせ回路３５、ゲート５４
、ＣＬＵＴ５Ｂ、及びＤ／Ａ変換器５９〜６１によシ変
換手段が構成されている。
１〜２４、ゲート２６〜２９、パレット・レジスタ３１
、ゲー）３２．３３、組み合わせ回路３５、ゲート５４
、ＣＬＵＴ５Ｂ、及びＤ／Ａ変換器５９〜６１によシ変
換手段が構成されている。
第１図は本発明によるディジタル表示システムの一実施
例の構成を示すブロック図、 第２図は前記実施例における組み合わせ回路の構成を示
すブロック図、 第３図は前記実施例における選択回路の構成を示すブロ
ック図、 第４図は前記実施例におけるシフト・レジスタ内のデー
タの一例を示すブロック図である。 １０．１１．１２．１３・・・・リフレッシュ・メモリ
を構成するリフレッシュ・メモリ・プレーン、１４・・
・・ＣＲＴ制御回路、１７・・・・選択回路、２１．２
２．２３．２４・・・・パラレル／シリアル・シフト・
レジスタ、２６．２７．２８．２９・・・・ゲート、３
１・・・・パレット・レジスタ、３２．３６・・・・ゲ
ート、３５・・・・レジスタ、３６．３８・・・・レジ
スタ、５４・・・・ゲート、５５・・・・ラッチ回路、
５６・・・・選択回路、５８・・・・カラー索引テーブ
ル。
例の構成を示すブロック図、 第２図は前記実施例における組み合わせ回路の構成を示
すブロック図、 第３図は前記実施例における選択回路の構成を示すブロ
ック図、 第４図は前記実施例におけるシフト・レジスタ内のデー
タの一例を示すブロック図である。 １０．１１．１２．１３・・・・リフレッシュ・メモリ
を構成するリフレッシュ・メモリ・プレーン、１４・・
・・ＣＲＴ制御回路、１７・・・・選択回路、２１．２
２．２３．２４・・・・パラレル／シリアル・シフト・
レジスタ、２６．２７．２８．２９・・・・ゲート、３
１・・・・パレット・レジスタ、３２．３６・・・・ゲ
ート、３５・・・・レジスタ、３６．３８・・・・レジ
スタ、５４・・・・ゲート、５５・・・・ラッチ回路、
５６・・・・選択回路、５８・・・・カラー索引テーブ
ル。
Claims (2)
- （１）ラスタ走査式表示装置を駆動するディジタル表示
システムであつて、 （ａ）所定の周波数の第１のクロック信号に同期して読
み出される画素データを記憶するリフレッシュ・メモリ
と、 （ｂ）第１モード時には前記第１のクロック信号を出力
し、第２モード時には、ｎを正整数としたときに第１の
クロック信号の周波数をｎ等分した周波数の第２のクロ
ック信号を出力する第２クロック信号発生手段と、 （ｃ）前記画素データを前記ラスタ走査式表示装置の画
素表示を行なわせる画素信号に変換する変換手段であつ
て、前記第１モード時には第２モード時に比較してｎ分
の１倍の周期で１画素当りｎ倍の画素データを画素信号
に変換する変換手段と、 を備えることを特徴とするディジタル表示システム。 - （２）特許請求の範囲第（１）項記載のディジタル表示
システムにおいて、 前記リフレッシュ・メモリには画素データが互いに同時
に読み出される複数のリフレッシュ・メモリ・プレーン
が備えられ、 前記変換手段には、前記第１モード時では前記複数のリ
フレッシュ・メモリ・プレーンの各々から１ビットづつ
読み出された画素データの組を同時に出力し、前記第２
モード時では同一のリフレッシュ・メモリ・プレーンか
ら読み出された所定数の画素データを同時に出力する選
択回路が備えられていることを特徴とするディジタル表
示システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US91824986A | 1986-10-14 | 1986-10-14 | |
| US918249 | 1986-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6398693A true JPS6398693A (ja) | 1988-04-30 |
| JPH0664452B2 JPH0664452B2 (ja) | 1994-08-22 |
Family
ID=25440071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62228693A Expired - Fee Related JPH0664452B2 (ja) | 1986-10-14 | 1987-09-14 | デイジタル表示システム |
Country Status (22)
| Country | Link |
|---|---|
| EP (1) | EP0264603B1 (ja) |
| JP (1) | JPH0664452B2 (ja) |
| KR (1) | KR910003195B1 (ja) |
| CN (1) | CN1021151C (ja) |
| AR (1) | AR241450A1 (ja) |
| AT (1) | ATE76993T1 (ja) |
| AU (1) | AU600980B2 (ja) |
| BE (1) | BE1001063A3 (ja) |
| BR (1) | BR8705443A (ja) |
| CA (1) | CA1292335C (ja) |
| DE (2) | DE3779554T2 (ja) |
| ES (1) | ES2032788T3 (ja) |
| GB (1) | GB2196212B (ja) |
| GR (1) | GR3005576T3 (ja) |
| HK (1) | HK61692A (ja) |
| IE (1) | IE59835B1 (ja) |
| IL (1) | IL83515A (ja) |
| MX (1) | MX160734A (ja) |
| MY (1) | MY100903A (ja) |
| PH (1) | PH24302A (ja) |
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