JPH0677262B2

JPH0677262B2 - 画像記憶装置のアクセス方式

Info

Publication number: JPH0677262B2
Application number: JP8718088A
Authority: JP
Inventors: 昌彦鷲見
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-04-11
Filing date: 1988-04-11
Publication date: 1994-09-28
Anticipated expiration: 2009-09-28
Also published as: JPH01259461A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、画像情報を高速かつ効率的に処理すること
ができる画像記憶装置のアクセス方式に関する。

（従来の技術）画像処理装置によって画像情報を画像メモリへ格納し
て、格納した画像情報を処理する場合には、従来より２
つの方法が用いられていた。

第１の方法は、１画像（ピクセル）を表現する情報を単
位として、画像を構成する多数の画素を画像メモリのア
クセス単位であるワード方向に格納する方法であり、パ
ック方式と呼ばれている。

次に、例えば１画素が４ビットの情報からなる場合につ
いて、第14図（Ａ）乃至第14図（Ｃ）を参照して説明す
る。なお、第14図（Ａ）乃至第14図（Ｃ）において、R,
G,D,Iは、位置がその構成要素である赤（RED），緑（GR
EEN）青（BLUE），明度（INTENSYTY）を示すものであ
る。また、₀,₁,₂,は例えばCRT画面を走査した順に得ら
れるそれぞれ１つづつの画素に対応する。

この第１の方法は、画像を走査した順に得られる１つの
画素の４ビットの情報を、順次格納して行くものであ
る。この第１の方法は、曲線や円のパターンに応じた図
形の画像情報を画像メモリに書き込む場合に好適であ
る。

しかしながら、この第１の方法は、得られた画像情報が
文字情報である場合に、予め、保存されている文字のフ
ォント情報から色のついた文字を生成するには適してい
ない。すなわち、文字のフォント情報は、使用される時
に展開される色が決定されるために、通常第14図（Ｂ）
に示すように隣接する１画素がワード方向に、白黒情報
として１画素当り１ビットの単位で保存格納されている
からである。

このように保存格納されたフォント情報を、第14図
（Ａ）に示す画像情報に対応させるためには、第14図
（Ｂ）に示すフォント情報の隣接するビットを、第14図
（Ｃ）に示すように、それぞれ４ビット離れた位置に展
開する必要がある。このため、このような処理を行うた
めに時間を要し、画像処理を高速に行うことが困難であ
った。

次に第２の方法について、第15図（Ａ）及び第15図
（Ｂ）を用いて説明する。

この第２の方法は、第１の方法による文字処理の欠点を
補うものである。この第２の方法による画像情報の配置
は、第１の方法で１画素が１ビットの構成要素からなる
場合の配列に似ており、第15図（Ａ）に示すように、隣
接する１画素の対応するそれぞれの構成要素の情報は、
アドレス空間上においても隣接している。しかしなが
ら、１画素を構成するそれぞれの４つの構成要素は、第
15図（Ａ）に示すように、アドレス空間上において離れ
て格納される。

このような格納方法では、フォント情報から文字情報を
生成するために、例えば第15図（Ｂ）に示すように、P₀
からPfの値をそのまま１画素のそれぞれの構成要素に対
応させるか、あるいは、反転して対応させるか、また
は、何もしないかのいずれかを表示しようとする色に応
じて行なうようにすればよい。このため、第１の方法の
ように、フォント情報を展開する必要はなくなり、処理
時間を速めることができる。

しかしながら、第１の方法では、１画素分の格納位置に
それぞれの構成要素を格納するためには、第14図（Ａ）
に示すように１ワードの内の４ビットを書き換えればよ
いのに対して、第２の方法では、１画素分の格納位置に
それぞれの構成要素を書き込むためには、第15図（Ａ）
に示すように、離れたそれぞれのワードの所定の１ビッ
トについて書き換えを行わなければならない。このた
め、第２の方法は、直線等に図形を発生させる場合に、
第１の方法に比べて困難となり、処理時間を要してい
た。

（発明が解決しようとする課題）上記したように、第１の方法は、格納された画像情報か
ら直線や円等の図形を形成するのに適している。しかし
ながら、その反面、フォント情報に基づいて文字情報を
生成するためには処理時間を要し、高速処理が困難であ
るという問題があった。

第２の方法にあっては、文字の形成においては適してい
るが、直線等の図形を形成するためには、第１の方法よ
り処理時間を要し、高速処理を行うことが困難であっ
た。

したがって、いずれの方法においても、図形情報や文字
情報の画像情報を高速に処理することが困難であるとい
う問題があった。

一方、最近では、メモリへの保持形式が異なる図形情報
や文字情報等の画像情報の処理に適した特殊な専用メモ
リが開発されはじめている。

しかしながら、このようなメモリは、通常使用されてい
る汎用なメモリに比べて、外部端子の数が多く、パッケ
ージ寸法が大きくなっている。このため、実装密度が低
下するという問題が生じることになる。さらに、このよ
うなメモリは、特殊なため汎用性が低く、コスト高を招
いていた。

そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、ｍビットの画像情報から
なる単位画素がｎ個で構成された単位画面情報を処理す
る際に、単位画素を構成するｍビットの画像情報のアク
セスと、それぞれの単位画素に対して同一の情報を示す
ｎ個の画像情報のアクセスを容易に行なうことが可能と
なり、構成の大型化及びコストの上昇を招くことなく、
様々な画像の画像情報を高速に処理することができる画
像記憶装置のアクセス方式を提供することにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、この発明は、外部メモリに
対して入出力されるｍ×ｎ個の画像情報にそれぞれ対応
してｍ行ｎ列に配列されたセル回路を備え、ｍ×ｎ個の
画像情報が外部メモリから一度に読出された時には、選
択指定された前記セル回路は外部メモリから与えられる
画像情報を読出し、選択指定されない前記セル回路は外
部メモリから与えられる画像情報を格納保持し、ｍ×ｎ
個の画像情報を外部メモリに一度に書込む時には、選択
指定された前記セル回路は書込み用の画像情報を対応す
る外部メモリに与え、選択指定されない前記セル回路は
格納保持している画像情報を外部メモリに与える記憶手
段と、行方向に配列された前記セル回路を選択指定する
行位置指定手段と、列方向に配列された前記セル回路を
選択指定する列位置指定手段と、前記行位置指定手段と
前記列位置指定手段が選択指定する前記セル回路を決定
し、前記セル回路に書込み用の画像情報を供給して、前
記セル回路及び外部メモリのアクセス動作を制御する制
御手段とから構成される。

（作用）上記構成において、この発明は、外部メモリを入出力す
るｍ×ｎ個の画像情報に対して、行方向のｍ個の画像情
報（ピクセル情報）あるいは列方向のｎ個の画像情報
（プレーン情報）を単位としてアクセスするようにして
いる。

（実施例）以下、図面を用いてこの発明の実施例を説明する。

第１図はこの発明の第１の実施例に係わる画像記憶装置
の構成図であり、第２図は第１図の一部構成図であり、
第３図は第１図に示す装置のタイミングチャートであ
り、第４図はアドレス信号の説明図である。そして、第
５図，第６図、第７図は以下に述べる実施例の概念を示
す説明図である。

まずはじめ、に第５図乃至第７図を参照して以下に示す
実施例の概念を説明する。

第５図及び第６図は、電子銃１から発生する電子線の流
れ３によって例えばカラーブラウン管５に形成される画
像情報及びその構成要素を示している。カラーブラウン
管５上に形成される画像情報における１つの画素は5aか
ら5hの８ビットからなるピクセル情報からなっている。
このピクセル情報は、例えば１画素の色情報を示すもの
である。第５図において、色情報が5aから5hでなる１画
素分の情報をピクセル情報バイトとする。このようなピ
クセル情報バイトをアクセスの単位とする場合、このア
クセスをピクセスアクセスと呼ぶ。

一方、第６図において、表示画面上の矢印で示す走査方
向の８ビット分の１つの色情報からなる情報をプレーン
情報バイトとする。したがって、８ビットの画素を示す
情報は８個のプレーン情報バイトからなることになる。
このようなプレーン情報バイトをアクセスの単位として
いる場合に、このアクセスをプレーンアクセスと呼ぶ。

次に、ピクセルアクセス及びプレーンアクセスについて
説明する。ここで、第５図に示したピクセル情報バイト
と、第６図に示したプレーン情報バイトを第７図に示す
８行×８列で構成される64個のメモリセルに対応させ
る。ここで、第１番目の画素の5hの色情報を示す情報点
P₁は、第７図に示すマトリックス状に配列されたメモリ
セルにおいて、（1,1）に対応し、第１番目の画素の5a
の色情報を示す情報点P₂は（8,1）に対応し、第８番目
の画素の5aの色情報を示す情報点P₃は（8,8）に対応
し、第８番目の画素の5hの情報を示す色情報点P₄は、
（1,8）に対応させるようにする。したがって、第５図
に示すピクセル情報バイトPI1は、第７図に示すメモリ
配列において、（1,1），（2,1），（3,1）…（8,1）の
それぞれの位置のメモリセルに対応し、ピクセス情報バ
イトPI2は、（1,2），（2,2），（3,2）…（8,2）に対
応し、ピクセル情報バイトPI3は、（1,3），（2,3），
（3,3）…（8,3）に対応している。

このようにして、それぞれのピクセル情報バイトをメモ
リセルに対応させ、それぞれのピクセル情報バイトのピ
クセルアクセスは、64ビットのすべての情報を読み出
し、必要とするピクセル情報バイト以外の56ビットの読
み出された情報はそのまま書き戻されることによって行
われる。

一方、プレーンアクセスは、第６図に示すプレーン情報
バイトPL1,PL2,PL3をアクセスすることによって行なわ
れる。ここで、プレーン情報バイトPL1は、第７図に示
すメモリ配列において、（1,1），（1,2），（1,3）…
（1,8）に対応し、プレーン情報バイトPL2は、（2,
1），（2,2），（2,3）…（2,8）に対応し、プレーン情
報バイトPL3は、（3,1），（3,2），（33）…（3,8）に
対応させるようにしている。

このようにして、それぞれのプレーン情報バイトとメモ
リセルを対応させ、それぞれのプレーン情報バイトのア
クセスは、64ビットのすべての情報を読み出し、必要と
するプレーン情報以外の読み出された56ビットの情報を
そのまま書き戻すことによって行われる。これにより、
プレーン情報バイトPL1の次のプレーン情報バイトは、
第６図において、プレーン情報バイトPL1の右側とな
り、5aで示される色情報に続いてプレーン情報バイトPL
2が連続されることになる。したがって、プレーン情報
バイトPL1,PL2,PL3はそれぞれの色情報5a,5b,5cに対応
し、８バイト目のプレーン情報バイトは5hで示される色
情報となり、９バイト目のプレーン情報バイトは、プレ
ーン情報バイトPL1の右側に位置することになる。

そして、ピクセルアクセスおよびプレーンアクセスの両
方のアクセスを、それぞれのメモリセル毎に書き込み制
御信号を与えることなく、全体で１つのライト信号によ
って容易に行うようにすることが、この発明の特徴にな
っている。

以下、第１の実施例から順を追って説明する。

第１図に示すこの第１の実施例の画像記憶装置は、通常
用いられているスタティックRAM用の制御信号を発生す
る制御回路11と、通常用いられているスタティックRAM
との中間に位置し、メモリを単なる一次元記憶装置とし
てではなく、二次元構成の記憶装置として用いられるよ
うにしたものである。

制御回路11は、アドレス（AD）信号、ライト（WR）信
号，アウトプットイネーブル（OE）信号を、それぞれ対
応したアドレス信号線S1,ライト信号線S2,アウトプット
イネーブル信号線S3を介して外部のスタティックRAM
（図示せず）に与える。これらの信号のタイミングを第
３図に示す。

第３図に示すそれぞれの制御信号のタイミングは、同一
メモリサイクル内で、１つのメモリセルの情報を読み出
し、さらにそのメモリセルに新たな情報を書き込む一連
の動作を行うリードモディファイライトモード動作を行
うためのタイミングを示したものである。

また、制御回路11はアドレス信号の一部として３ビット
のアドレス信号を信号線S6を介して出力し、、ピクセル
アクセスとプレーンアクセスを選択するイネーブル信号
を信号線S5を介して出力する。さらに、制御回路11は、
この実施例の画像記憶装置のセル回路と８本の信号線S6
を介して接続されており、この信号線S6を介して制御回
路11と画像記憶装置とのデートの入出力が行なわれる。

なお、制御回路11から出力されるアドレス信号のビット
構成と、信号線S2,S4,S5の対応関係を第４図に示す。

この実施例の画像記憶装置は、行位置指定回路13と列位
置指定回路15と、８行×８列のマトリックス状に配列さ
れたセル回路17から構成されている。

行位置指定回路13はマトリックス状に配列されたセル回
路群のうち行方向に配列されたセル回路17群を指定する
ものである。行位置指定回路13は制御回路11から与えら
れる３つのアドレス信号を受けてこれをデコードし、行
方向に配列されたセル回路17に与えられる８本の出力の
うち１つの出力のみを１レベル（活性化）にして行方向
に配列された８個のセル回路17を指定する。このよう
な、行位置指定回路１による指定動作は、制御回路11か
ら出力されるイネーブル信号が０レベル、すなわち、イ
ネーブル信号が反転ゲート19によって反転され１レベル
の信号が行位置指定回路13に供給され時に行なわれ、イ
ネーブル信号が１レベルの時には、行位置指定回路13の
出力はすべて０レベルとなり、セル回路17は行方向に指
定されない。

列位置指定回路15は、列方向に配列されたセル回路17を
指定するものである。列位置指定回路15は、行位置指定
回路13と同様に制御回路11から与えられるアドレス信号
を受けてこれをデコードし、８つの出力のうち１つの出
力を１レベル状態として、列方向に配列された８個のセ
ル回路17を指定する。しかし、列位置指定回路15は、制
御回路11から与えられるイネーブル信号が１レベル状態
の時に、上記した動作を行ない、イネーブル信号が０レ
ベル状態にあっては、列方向に配列されたセル回路17の
指定は行われない。したがって、アドレス信号の１組の
組合せに対して、行位置指定回路13の出力及び列位置指
定回路15の出力のうち１つの出力のみが１レベル状態な
とり、１行に配列された８個のセル回路17の指定が行わ
れるか、１列に配置された８個のセル回路17の指定が行
われるかのいずれかとなる。

次に、セル回路17の具体的な構成を第２図を参照して説
明する。

第２図はセル回路17の構成を示す図である。

セル回路17は、それぞれ対応したアウトプットイネーブ
ル信号線S3及びデータ信号線S6によって制御回路11と接
続され、制御回路11から出力さるアウトプット信号が与
えられており、セル回路17の書き込み及び読み出しデー
タとなるデータ信号が、データ信号線S6を介して入出力
される。なお、セル回路17の位置が、（m,n）で表わさ
れる場合に、データ信号線S6mには８本のデータ線のう
ちｍ本目が対応し、データ信号線S6nにはｎ本目が対応
するものとする。

列位置指定回路15の出力となる列活性化信号及びデータ
信号線S6nから与えられる書き込みデータは、ANDゲート
21に与えらえる。行位置指定回路13の出力信号となる行
活性化信号及びデータ信号線S6nから与えられる書き込
みデータは、ANDゲート23に与えられる。ANDゲート21お
よびANDゲート23のそれぞれの出力は、ORゲート25の入
力に与えられる。

また、列活性化信号及び行活性化信号は、ORゲート27に
与えられている。ORゲート27の出力及びANDゲート25の
出力は、ANDゲート29に与えられており、ORゲート27の
出力はさらに反転ゲート31を介してANDゲート33に与え
られている。ANDゲート29及びANDゲート33のそれぞれの
出力は、ORゲート35に与えられており、ORゲート35の出
力は、アウトプットイネーブル信号により制御されるト
ライステート型の出力バッファ回路37に与えられてい
る。この出力バッファ回路37は、アウトプットイネーブ
ル信号が１レベル状態の時に入力信号を出力し、アウト
プットイネーブル信号が０レベル状態時に出力をハイイ
ンピーダンス状態にする。出力バッファ回路37の出力
は、外部メモリ（図示せず）と、トライステート型のバ
ッファ回路41,43と、トランスペアレントラッチ回路
（以下単にラッチ回路と呼ぶ）45の入力Ｄに与えられ
る。

バッファ回路41は、その出力がデータ信号線S6n及びAND
ゲート21の一方の入力に与えられており、ANDゲート47
の出力により制御されている。バッファ回路43は、その
出力がデータ信号線S6n及びANDゲート23の一方の入力に
与えられており、ANDゲート49の出力により制御されて
いる。ANDゲート47には、その入力に列活性化信号及び
アウトプットイネーブル信号を反転ゲート51によって反
転した信号が与えられている。ANDゲート49はその入力
に行活性化信号及びアウトプットイネーブル信号が反転
ゲート51によって反転された信号が与えられている。

ラッチ回路45は、アウトプットイネーブル信号より制御
されており、その出力ＱをANDゲート33の一方の入力に
与える。すなわち、ラッチ回路45はアウトプットイネー
ブル信号が０レベル状態前に入力が与えられ、アウトプ
ットイネーブル信号が０レベル状態から１レベル状態に
変化した時に、変化する直前に与えられた入力をラッチ
して保持し、保持した内容を出力ＱとしてANDゲート33
に与える。

以上、説明したように、この発明の第１の実施例は構成
されており、次にこの第１の実施例を第２図に示すセル
回路17に着目して説明する。

まずはじめに、読み出し動作について説明する。

０レベル状態のアウトプットイネーブル信号及びアドレ
ス信号が制御回路11から出力されると、セル回路17に接
続されている外部メモリからアドレス信号にしたがっ
て、画像情報がセル回路17のラッチ回路45及びバッファ
回路41,43に与えられる。

また、アウトプットイネーブル信号は、０レベル状態で
あるので、ANDゲート47,49のそれぞれの一方の入力は、
１レベル状態になっている。これにより、列活性化信号
が１レベル状態であれば、ANDゲート47の出力は１レベ
ル状態となり、バッファ回路41に与えられた画像情報は
データ信号線S6mを介して出力される。一方、行活性化
信号が１レベル状態であれば、ANDゲート49の出力は１
レベル状態となり、バッファ回路43に与えられた画像情
報はデータ信号線S6nを介して出力される。

したがって、外部メモリから読み出されてセル回路17に
与えられた画像情報は、列活性化信号が１レベル状態で
あれば、ピクセル情報バイトとしてピクセル型の読み出
しがなされ、行活性化信号が１レベル状態であれば、プ
レーン情報バイトとしてプレーン型の読み出しがなされ
ることになる。

次に、書き込み動作について説明する。

上記の読み出し動作が終了した後、第３図に示すよう
に、アウトプットイネーブル信号が１レベル状態とな
り、ライト信号が０レベル状態になると、書き込み動作
が開始される。

このような状態において、列活性化信号が１レベル状態
である場合は、データ信号線S6mから与えられる書き込
みデータが、ANDゲート21及びORゲート25を介して、AND
ゲート29に与えられる。一方、行活性化信号が１レベル
状態である場合には、データ信号線S6nから与えられる
書込みデータが、ANDゲート23及びORゲート25を介し
て、ANDゲート29に与えられる。

また、列活性化信号あるいは行活性化信号が１レベル状
態である場合には、ORゲート27の出力は１レベルとな
る。これにより、ANDゲート29に与えられた書き込みデ
ータと、ANDゲート29及びORゲート35に与えられる。ま
た、ORゲート27の出力が１レベル状態であるため、AND
ゲート33の出力は０レベル状態となり、ORゲート35の一
方の出力は０レベル状態となる。これにより、ORゲート
35に与えられた書き込み情報は、ORゲート35及び導通状
態の出力バッファ回路37を介して、外部メモリに書き込
まれる。

一方、０レベル状態の行活性化信号及び列活性化信号が
与えられるセル回路17にあっては、ORゲート27の出力は
０レベル状態となり、ANDゲート29の出力は０レベル状
態となる。しかし、ANDゲート33の一方の入力は１レベ
ル状態となるため、ラッチ回路45の出力Ｑが、書き込み
データとしてANDゲート33,ORゲート35及び出力バッファ
回路37を介して外部メモリに書き込まれる。すなわち、
指定されないセル回路17にあっては、書き込み動作の前
にラッチ回路45に読み込まれた読み出しデータが書き込
みデータとなる。したがって、第３図に示すようなタイ
ミングにあっては、読み出されたデータが再び同一のセ
ルに書き込まれるリードモディファイライトモードの動
作が行なわれることになる。

これにより、セル回路17に与えられた画像情報は、列活
性化信号が１レベル状態であれば、ピクセル情報バイト
としてピクセル型の書き込みがなされ、行活性化信号が
１レベル状態であれば、プレーン情報バイトとしてプレ
ーン型の書き込みがなされることになる。

したがって、列位置指定回路13及び行位置指定回路15に
与えられるアドレス信号及びイネーブル信号を制御する
ことにより、ピクセル情報バイトのピクセルアクセスあ
るいはプレーン情報バイトのプレーンアクセスが、通常
用いられているメモリ（外部メモリ）を使用して、極め
て容易に行なうことができるようになる。また、セル回
路群は同様な回路の繰返しで構成されているため、高集
積化が可能となり、さらに、回路規模を小さくすること
ができる。これにより、構成の大型化及びコストの上昇
を抑えることができるようになる。

次に、この発明の第２の実施例を、第８図乃至第10図を
用いて説明する。

第８図は第２の実施例を示す画像記憶装置の構成を示す
図、第９図は第８図に示すセル回路の構成を示す図、第
10図は第８図に示す装置のタイミングチャート図であ
る。

この第２の実施例は、本発明の画像記憶装置を一般に用
いられているダイナミック型のメモリ（外部メモリ）
と、このダイナミック型のメモリにアドレス信号（AD）
及び０レベル状態でアクティブ状態となるライト信号、
（WR）、アウトプットイネーブル信号（OE）、RAS信
号、CAS信号等の制御信号を与える制御回路55との間に
位置して、画像情報の入出力を行なうものである。

この第２の実施例の画像記憶装置は、例えば、８行×８
列にマトリックス状に配列されたセル回路57と、これら
のセル回路57のうち行方向に配列されたセル回路57を指
定して選択する行レジスタ59と、列方向に配列されたセ
ル回路57を指定して選択する列レジスタ61と、それぞれ
のセル回路57と制御回路とのデータの入出力を制御する
スイッチ回路63とから構成されている。

行レジスタ59は、行方向に配列されたそれぞれのセル回
路57群と８本の制御信号65を介して接続されており、そ
れぞれのセル回路57に制御信号を与えている。列レジス
タ61は、列方向に配列されたそれぞれのセル回路57群と
８本の制御信号線67を介して接続されており、それぞれ
のセル回路57に制御信号を与えている。

スイッチ回路63は、制御回路55とそれぞれのセル回路57
との間に接続されており、制御回路55から信号線S10を
介して供給される選択信号及び信号線S11を介して供給
される３つのアドレス信号にしたがって、制御回路55か
ら８本のデータ信号線S12を介して与えられる８つのデ
ータを、64本のデータ信号線S13のうち行方向あるいは
列方向のセル回路57に接続された、８本のデータ信号線
S13に与えるものである。すなわち、スイッチ回路63
は、選択信号により64本のデータ信号S13のうち行方向
あるいは列方向を選択し、３つのアドレス信号により選
択された列方向あるいは行方向のセル回路57群を指定す
る。

セル回路57は、外部メモリ（図示せず）に対してそれぞ
れデータ信号線S13を介して接続されている。セル回路5
7は、例えば第９図に示すように構成されている。

第９図において、セル回路57は、選択回路69と、ORゲー
ト71と、トランスペアレントラッチ回路（以下単に「ラ
ッチ回路」と呼ぶ）73とから構成されている。

選択回路69は、ANDゲート74,75とORゲート77と、トライ
ステート型の出力バッファ回路79と、反転ゲート81とか
ら構成されている。

ORゲート71は行レジスタ59及び列レジスタ61から与えら
れる制御信号を入力して、出力をANDゲート75に与える
とともに、反転ゲート81を介してANDゲート74に与え
る。また、ANDゲート74には、ラッチ回路73の出力Ｑが
与えられており、ANDゲート75には、データ信号が与え
られている。ANDゲート74,75の出力はORゲート77に与え
られ、ORゲート77の出力はアウトプットイネーブル信号
により制御される出力バッファ回路79に与えられてい
る。出力バッファ回路79の出力は、アウトプットイネー
ブル信号にしたがってラッチ動作の制御がなされるラッ
チ回路73の入力Ｄに与えられており、さらに、信号線S1
3を介して外部メモリに接続されている。

次に、この第２の実施例の作用をセル回路57に着目して
説明する。なお、制御回路55から出力されるアドレス信
号とそれぞれの制御信号は、第10図に示すように、リー
ドモディファイライトモード時のタイミングとする。

まずはじめに、制御回路55から出力される制御信号によ
り外部メモリからデータが読み出されると、この読み出
されたデータはデータ信号線S13を介して対応するセル
回路57に与えられる。セル回路57に与えらたデタはラッ
チ回路73に与えられる。この時、アウトプットイネーブ
ル信号は０レベル状態であるため、出力バッファ回路79
はハイインピーダンス状態になっている。そして、アウ
トプットイネーブル信号が０レベル状態から１レベル状
態に変化すると、ラッチ回路73に与えられたデータはラ
ッチ回路73にラッチされる。

次に、ライト信号が０レベル状態となり、行レジスタ59
から制御信号線65を介して与えられる制御信号、あるい
は列レジスタ61から制御信号線67を介して与えられる制
御信号が１レベル状態になると、ANDゲート75の一方の
入力は１レベル状態となる。これにより、制御回路55か
らスイッチ回路63を介して与えられるデータがANDゲー
ト75に与えられ、ORゲート77を介して出力バッファ回路
79に与えられる。出力バッファ回路69に与えられたデー
タは、アウトプットイネーブル信号が１レベル状態であ
るため、出力バッファ回路79からデータ信号線S13を介
して外部メモリに書き込まれる。

一方、行レジスタ59及び列レジスタ61から与えられる制
御信号がともに０レベル状態である場合は、ANDゲート7
3の一方の入力が１レベルとなるため、ラッチ回路73の
出力ＱがANDゲート74を介してORゲート77に与えられ
る。ORゲート77に与えられた出力Ｑは、出力バッファ回
路79からデータ信号線S13を介して外部メモリに書き込
まれる。すなわち、選択されないセル回路57あっては、
リードモディファイライト動作が行なわれることにな
る。

したがって、スイッチ回路63に与えらる選択信号及びア
ドレス信号を制御することによって、ピクセル情報バイ
トのピクセルアクセスあるいはプレーン情報バイトのプ
レーンアクセスが、通常用いられているメモリ（外部メ
モリ）を使用して、容易に行なうことができるようにな
り、第１の実施例と同様の効果を得ることができる。

次に、この発明の第３の実施例を第11図及び第12図を用
いて説明する。この発明の第３の実施例の特徴とすると
ころは、第１図に示した制御回路11から信号線S1及び信
号線S4を介して出力されるアドレス信号を第11図に示す
シフト交換回路83で受けて、このシフト交換回路83を介
して外部メモリ及び行位置指定回路13及び列位置指定回
路15にアドレス信号を与えて、外部メモリに対するプレ
ーン情報バイトの格納アドレスを変化させるようにした
ものである。

シフト変換回路83は、制御回路11から出力されるイネー
ブル信号が与えられており、このイネーブル信号よって
アドレス信号（A₀〜A₂₂）をシフトするものである。イ
ネーブル信号が０レベル状態にあっては、入力されるア
ドレス信号をシフトすることなく出力する。このような
場合には、ピクセル情報バイト及びプレーン情報バイト
は、第１の実施例と同様な外部メモリのアドレス空間に
格納される。一方、イネーブル信号が１レベル状態にあ
っては、すなわち、列方向に配列されたセル回路17が指
定された場合には、入力されるそれぞのアドレス信号を
上位側へ３ビットシフトし、上位側の３ビットのアドレ
ス信号を下位側の３ビットへシフトする。

このようにすることにより第11図に示すように、それぞ
れの行方向のプレーン情報バイトは、外部メモリのアド
レス空間上でバイト単位で順次格納されず、外部メモリ
のアドレス空間上で離れて格納され、第６図に示したプ
レーン情報バイトPL1が格納される次のアドレス空間上
には、走査面上でプレーン情報バイトの右側の９バイト
目にプレーン情報バイトPL9が格納されることになる。
これにより、同一の色情報で構成されたプレーン情報バ
イトをアドレス空間上に順次格納することができるよう
になる。

このように、この発明のそれぞれの実施例によれば、第
13図（Ａ）に示すように１画素分の８ビットの色情報で
構成されるピクセル情報バイトをピクセルアクセスする
ことができるとともに、第13図（Ｂ）に示すように、１
画素分の同一の色情報から構成されるプレーン情報バイ
トをプレーンアクセスすることができるようになる。こ
れにより、画像情報のアクセス時に論理演算等を行な
い、例えば、第13図（Ｃ）に示すように、画像のカラー
情報を白黒情報として描出してアクセスするカラー・エ
クストラクション・アクセス（COLOR・EXTRACTION・ACC
ESS）や、第13図（Ｄ）に示すうに、白黒の画像情報を
カラー情報として展開するカラー・エクスパンション・
アクセス（COLOR・EXPANSION・ACCESS）等の画像情報の
処理加工を行なうことができる。

［発明の効果］以上説明したように、この発明によれば、外部メモリを
入出力するｍ×ｎ個の画像情報に対して、行方向のｍ個
の画像情報あるいは列方向のｎ個の画像情報を単位とし
て容易にアクセスするようにしているので、構成の下型
化及びコストの上昇を招くことなく、文字や図形等の多
様な画像情報を高速に処理し得る画像記憶装置のアクセ
ス方式を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る画像記憶装置の構成
図、第２図は第１図に示す画像記憶装置の一部構成図、
第３図は第１図に示す画像記憶装置のタイミングチャー
ト図、第４図は第１図に示す画像記憶装置におけるアド
レス信号の説明図、第５図乃至第７図はこの発明の概念
を説明するための説明図、第８図はこの発明の第２の実
施例に係る画像記憶装置の構成図、第９図は第８図に示
す画像記憶装置の一部構成図、第10図は第８図に示す画
像記憶装置のタイミングチャート図、第11図及び第12図
はこの発明の第３の実施例を説明するための説明図、第
13図（Ａ）乃至同図（Ｄ）はこの発明の画像記憶装置に
おけるアクセス方法を示す図、第14図（Ａ）乃至同図
（Ｃ）及び第15図（Ａ）乃至同図（Ｂ）は画像情報の画
像メモリへの従来の格納方法を示す図である。 11,55……制御回路、13……行位置指定回路 15……列位置指定回路、17,57……セル回路 59……行レジスタ、61……列レジスタ 63……スイッチ回路

Claims

【特許請求の範囲】

【請求項１】外部メモリに対して入出力されるｍ×ｎ個
の画像情報にそれぞれ対応してｍ行ｎ列に配列されたセ
ル回路を備え、ｍ×ｎ個の画像情報が外部メモリから一
度に読出された時には、選択指定された前記セル回路は
外部メモリから与えられる画像情報を読出し、選択指定
されない前記セル回路は外部メモリから与えられる画像
情報を格納保持し、ｍ×ｎ個の画像情報を外部メモリに
一度に書込む時には、選択指定された前記セル回路は書
込み用の画像情報を対応する外部メモリに与え、選択指
定されない前記セル回路は格納保持している画像情報を
外部メモリに与える記憶手段と、行方向に配列された前記セル回路を選択指定する行位置
指定手段と、列方向に配列された前記セル回路を選択指定する列位置
指定手段と、前記行位置指定手段と前記列位置指定手段が選択指定す
る前記セル回路を決定し、前記セル回路に書込み用の画
像情報を供給して、前記セル回路及び外部メモリのアク
セス動作を制御する制御手段とを有し、外部メモリを入出力するｍ×ｎ個の画像情報に対して、
行方向のｍ個の画像情報（ピクセル情報）あるいは列方
向のｎ個の画像情報（プレーン情報）を単位としてアク
セスすることを特徴とする画像記憶装置のアクセス方
式。
【請求項２】前記セル回路は、前記外部メモリから読出
される画像情報を保持するラッチ回路と、前記ラッチ回路に保持された画像情報と前記制御手段か
ら供給される書込み用の画像情報の一方を前記行位置指
定手段と前記列位置指定手段が前記セル回路を選択指定
する信号にしたがって選択して外部メモリに与える選択
手段と、を有することを特徴とする請求項１記載の画像記憶装置
のアクセス方式。
【請求項３】前記ｍ×ｎ個の画像情報は、ピクセル情報
がｍ面の色情報からなる単位画素として構成され、同一
行のプレーン情報が同一の色情報からなり画面上の走査
方向に対応することを特徴とする請求項１記載の画像記
憶装置のアクセス方式。
【請求項４】前記ｍ×ｎ個の画像情報を２次元のｍ×ｎ
ドットの２進化画像情報のそれぞれに対応させて、前記
行位置指定手段が連続して配列されたｋ（ｍ≧ｋ）行の
前記セル回路を選択指定し、前記列位置指定手段が連続
して配列されたｌ（ｎ≧ｌ）列の前記セル回路を選択指
定することによって、２進化画像情報を１ドットからｍ
×ｎドットの範囲で一度にアクセスすることを特徴とす
る請求項１記載の画像記憶装置のアクセス方式。
【請求項５】前記ｍ×ｎ個の画像情報の外部メモリに対
する読出し及び書込み動作は、リードモディファイライ
ト動作によってなされることを特徴とする請求項１記載
の画像記憶装置のアクセス方式。
【請求項６】複数用意されたｍ行ｎ列の記憶回路のアク
セス時間を用意した記憶回路の数で割った値を動作クロ
ックとし、この動作クロック毎に前記リードモディファ
イライト動作を行なって画像情報のアクセスを並行して
行なうことを特徴とする請求項５記載の画像記憶装置の
アクセス方式。
【請求項７】前記ピクセル情報及びプレーン情報は、ｍ
＝ｎ＝８としてバイト単位でアクセスされることを特徴
とする請求項１記載の画像記憶装置のアクセス方式。
【請求項８】前記プレーン情報を単位とするアクセス時
に、複数のｍ×ｎ個の画像情報に対してそれぞれ同一行
のプレーン情報が隣接して外部メモリに格納されるよう
に、前記制御手段から前記行位置指定手段と前記列位置
指定手段と前記外部メモリにアドレス信号を供給する選
択手段を有することを特徴とする請求項１記載の画像記
憶装置のアクセス方式。
【請求項９】外部メモリに対して入出力されるｍ×ｎ×
ｊ個の画像情報にそれぞれ対応してｍ行ｎ列ｊ段に配列
されたセル回路を備え、ｍ×ｎ×ｊ個の画像情報が外部
メモリから一度に読出された時には、選択指定された前
記セル回路は外部メモリから与えられる画像情報を読出
し、選択指定されない前記セル回路は外部メモリから与
えられる画像情報を格納保持し、ｍ×ｎ×ｊ個の画像情
報を外部メモリに一度に書込む時には、選択指定された
前記セル回路は書込み用の画像情報と対応する外部メモ
リに与え、選択指定されない前記セル回路は格納保持し
ている画像情報を外部メモリに与える記憶手段と、各段の行方向に配列された前記セル回路を選択指定する
行位置指定手段と、各段の列方向に配列された前記セル回路を選択指定する
列位置指定手段と、前記行位置指定手段と前記列位置指定手段が選択指定す
る前記セル回路を決定し、前記セル回路に書込み用の画
像情報を供給して、前記セル回路及び外部メモリのアク
セス動作を制御する制御手段とを有し、外部メモリを入出力するｍ×ｎ×ｊ個の画像情報に対し
て、各段毎に同一行同一列の１つの前記セル回路を選択
することによって、段方向のｊ個の画像情報を単位とし
てアクセスすることを特徴とする画像記憶装置のアクセ
ス方式。