JPH0636311B2 - ２重ポートｖｒａｍメモリ - Google Patents
２重ポートｖｒａｍメモリInfo
- Publication number
- JPH0636311B2 JPH0636311B2 JP2123222A JP12322290A JPH0636311B2 JP H0636311 B2 JPH0636311 B2 JP H0636311B2 JP 2123222 A JP2123222 A JP 2123222A JP 12322290 A JP12322290 A JP 12322290A JP H0636311 B2 JPH0636311 B2 JP H0636311B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- data
- sam
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、半導体メモリに関し、詳細にいえば、ランダ
ムにアクセスできるメモリ・アレイ、及びメモリとの間
の逐次データ転送ができる逐次アクセス・レジスタを含
む、２重ポート・メモリに関する。このタイプの２重ポ
ート２次元的メモリは一般に、ビデオＲＡＭと呼ばれて
いる。
ムにアクセスできるメモリ・アレイ、及びメモリとの間
の逐次データ転送ができる逐次アクセス・レジスタを含
む、２重ポート・メモリに関する。このタイプの２重ポ
ート２次元的メモリは一般に、ビデオＲＡＭと呼ばれて
いる。
Ｂ．従来の技術及びその課題 本願で検討するタイプの２重ポート・メモリは、たとえ
ば、陰極線管に入力される描画データを記憶するために
使用される。描画データはメモリ内にイメージを書き込
んだり、あるいは更新するために、ランダムにアクセス
され、次いで、陰極線管上にイメージを生成するために
逐次アクセスされる。このタイプのメモリは、ビデオ・
カメラまたは他の走査装置により捕えられたイメージを
記憶したり、あるいはグラフィツクス順序処理システム
により生成されるイメージを記憶するために使用でき
る。
ば、陰極線管に入力される描画データを記憶するために
使用される。描画データはメモリ内にイメージを書き込
んだり、あるいは更新するために、ランダムにアクセス
され、次いで、陰極線管上にイメージを生成するために
逐次アクセスされる。このタイプのメモリは、ビデオ・
カメラまたは他の走査装置により捕えられたイメージを
記憶したり、あるいはグラフィツクス順序処理システム
により生成されるイメージを記憶するために使用でき
る。
表示されるイメージは、多くの離散的画素すなわちピク
セルに分けられる。各ピクセルは出力表示装置上の物理
的位置を表わし、かつ色または特定のグレー階調を関連
付けることができる。イメージ及びグラフィツクス・シ
ステムでは、表示装置のピクセルの各々は、メモリ装置
内に記憶された値により表わされる。表示装置のこのメ
モリ表示を通常、フレーム・バッファと呼ぶ。ＩＢＭ
５０８０グラフィツクス・システムなどの高分解能表示
装置は通常、１０２４×１０２４すなわち、１，０４
８，５７６ピクセルのイメージを有する。各ピクセル値
を１ないし２４、あるいはそれ以上のビットより表示す
ることができ、したがって、イメージを記憶するために
非常に多くのメモリを必要とする。高速メモリをこのよ
うに多重に必要とすること（現在の規準によってさえ）
は、グラフィツクス・システム装置に利用できる最高密
度メモリ部品の使用を心要とする。通常、ダイナミック
・ランダム・アクセス・メモリ（「ＤＲＡＭ」）が、最
高のメモリ密度を備えている。ビデオ表示装置の走査パ
ターン及び更新速度の特性は、さらに高速なアクセス時
間を必要とし、かつビデオ・モニタに表示するために、
記憶された値を走査する（ビデオ生成回路による）こと
に、フレーム・バッファの更新を分離することを必要と
する。
セルに分けられる。各ピクセルは出力表示装置上の物理
的位置を表わし、かつ色または特定のグレー階調を関連
付けることができる。イメージ及びグラフィツクス・シ
ステムでは、表示装置のピクセルの各々は、メモリ装置
内に記憶された値により表わされる。表示装置のこのメ
モリ表示を通常、フレーム・バッファと呼ぶ。ＩＢＭ
５０８０グラフィツクス・システムなどの高分解能表示
装置は通常、１０２４×１０２４すなわち、１，０４
８，５７６ピクセルのイメージを有する。各ピクセル値
を１ないし２４、あるいはそれ以上のビットより表示す
ることができ、したがって、イメージを記憶するために
非常に多くのメモリを必要とする。高速メモリをこのよ
うに多重に必要とすること（現在の規準によってさえ）
は、グラフィツクス・システム装置に利用できる最高密
度メモリ部品の使用を心要とする。通常、ダイナミック
・ランダム・アクセス・メモリ（「ＤＲＡＭ」）が、最
高のメモリ密度を備えている。ビデオ表示装置の走査パ
ターン及び更新速度の特性は、さらに高速なアクセス時
間を必要とし、かつビデオ・モニタに表示するために、
記憶された値を走査する（ビデオ生成回路による）こと
に、フレーム・バッファの更新を分離することを必要と
する。
ビデオＲＡＭは、ダイナミックＲＡＭメモリの特殊な形
態である。これらは、グラフィツクス・フレーム・バッ
ファの内容を図面に表示するとともに、グラフィツクス
またはイメージ・プロセッサが新しいデータによってフ
レーム・バッファを更新できるようにするということを
同時に解決するように設計されている。ビデオＲＡＭ
は、２つの入出力ポート（１つはランダム・アクセス
用、他は逐次アクセス用）、及び１つのアドレス・ポー
トを含む。これらのメモリは、しばしば２重ポート・メ
モリと呼ばれる。行と列という標準ＤＲＡＭランダム・
アクセス・アレイに加えて、逐次アクセス・メモリ
（「ＳＡＭ」）レジスタが、逐次入力及び出力をサポー
トするために追加された。
態である。これらは、グラフィツクス・フレーム・バッ
ファの内容を図面に表示するとともに、グラフィツクス
またはイメージ・プロセッサが新しいデータによってフ
レーム・バッファを更新できるようにするということを
同時に解決するように設計されている。ビデオＲＡＭ
は、２つの入出力ポート（１つはランダム・アクセス
用、他は逐次アクセス用）、及び１つのアドレス・ポー
トを含む。これらのメモリは、しばしば２重ポート・メ
モリと呼ばれる。行と列という標準ＤＲＡＭランダム・
アクセス・アレイに加えて、逐次アクセス・メモリ
（「ＳＡＭ」）レジスタが、逐次入力及び出力をサポー
トするために追加された。
このタイプのビデオＲＡＭは先行技術においては周知の
ものであり、たとえばディル(Dill)他の米国特許明細書
第４５４１０７５号は、このようなメモリ装置を記載し
ている。グラフィツクスまたはイメージ・プロセッサ
は、ランダム・アクセス・アレイに書き込むことによ
り、フレーム・バッファを更新する。逐次アクセス・メ
モリ（ＳＡＭ）レジスタはランダム・アクセス・アレイ
とは無関係に表示装置に対し、そのバッファの内容を順
次シフトするように設計されている。ランダム・アレイ
及びＳＡＭが独立して動作しないのは、ＳＡＭにランダ
ム・アレイからの新しいデータをロードする必要がある
ときだけである。ＳＡＭへのローディングは、ランダム
・アレイの１行全部をＳＡＭの中にコピーする読取りデ
ータ転送と呼ばれる特別なメモリ・サイクルを実行する
ことにより行なわれる。外部制御装置はデータを、ＳＡ
Ｍからビデオ・モニタを更新する回路へ順次クロックす
ることができる。ＳＡＭのクロック速度は通常、標準ラ
ンダム・アクセス・サイクルより３−４倍高速である。
ものであり、たとえばディル(Dill)他の米国特許明細書
第４５４１０７５号は、このようなメモリ装置を記載し
ている。グラフィツクスまたはイメージ・プロセッサ
は、ランダム・アクセス・アレイに書き込むことによ
り、フレーム・バッファを更新する。逐次アクセス・メ
モリ（ＳＡＭ）レジスタはランダム・アクセス・アレイ
とは無関係に表示装置に対し、そのバッファの内容を順
次シフトするように設計されている。ランダム・アレイ
及びＳＡＭが独立して動作しないのは、ＳＡＭにランダ
ム・アレイからの新しいデータをロードする必要がある
ときだけである。ＳＡＭへのローディングは、ランダム
・アレイの１行全部をＳＡＭの中にコピーする読取りデ
ータ転送と呼ばれる特別なメモリ・サイクルを実行する
ことにより行なわれる。外部制御装置はデータを、ＳＡ
Ｍからビデオ・モニタを更新する回路へ順次クロックす
ることができる。ＳＡＭのクロック速度は通常、標準ラ
ンダム・アクセス・サイクルより３−４倍高速である。
第２世代のＶＲＡＭは、ランダム・アクセス・メモリの
半行分のデータをＳＡＭの一方の半分に転送すると同時
にその間にＳＡＭの他方の半分に記憶されているデータ
を走査して表示装置の逐次に出力する機能を備えている
（特開昭６３−１４３９４号公報、米国特許第４８５５
９５９号参照）。これは、分割行転送と呼ばれる。ＯＳ
Ｆと呼ばれる出力状況ピンが通常、走査されているＳＡ
Ｍの半分を表示するために設けられる。
半行分のデータをＳＡＭの一方の半分に転送すると同時
にその間にＳＡＭの他方の半分に記憶されているデータ
を走査して表示装置の逐次に出力する機能を備えている
（特開昭６３−１４３９４号公報、米国特許第４８５５
９５９号参照）。これは、分割行転送と呼ばれる。ＯＳ
Ｆと呼ばれる出力状況ピンが通常、走査されているＳＡ
Ｍの半分を表示するために設けられる。
分割行転送は、逐次アクセス・メモリと、ＳＡＭをロー
ドするために使用される読取りデータ転送工程の間の厳
しいタイミング許容範囲の問題を解決する。標準読取り
データ転送が行なわれる場合、行全体がランダム・アレ
イからＳＡＭにコピーされる。これが、逐次クロック
（「ＳＣ」）がデータをＳＡＭの外に走査する間に行な
われる場合、データ転送（「ＤＴ」）ピンとＳＣピンと
の間に厳しいタイングの要件が存在し、古い行データか
ら新しい行データへの所望の切換え点を確保する。逐次
クロックの速度及びＳＡＭの非同期（独立）性のため
に、ＤＴピンの適正な制御は困難である。分割行転送は
この問題を解決するために設計されている。逐次クロッ
クがＳＡＭの下半分からデータを走査している間、分割
行データ転送がＳＡＭの上半分で行なわれ、またその逆
も行なわれる。ＳＣ及びＤＴの間の厳しいタイミングの
調整は、もはや必要なくなる。ＳＡＭとランダム・アレ
イの間の操作は、ほとんど完全に分離される。
ドするために使用される読取りデータ転送工程の間の厳
しいタイミング許容範囲の問題を解決する。標準読取り
データ転送が行なわれる場合、行全体がランダム・アレ
イからＳＡＭにコピーされる。これが、逐次クロック
（「ＳＣ」）がデータをＳＡＭの外に走査する間に行な
われる場合、データ転送（「ＤＴ」）ピンとＳＣピンと
の間に厳しいタイングの要件が存在し、古い行データか
ら新しい行データへの所望の切換え点を確保する。逐次
クロックの速度及びＳＡＭの非同期（独立）性のため
に、ＤＴピンの適正な制御は困難である。分割行転送は
この問題を解決するために設計されている。逐次クロッ
クがＳＡＭの下半分からデータを走査している間、分割
行データ転送がＳＡＭの上半分で行なわれ、またその逆
も行なわれる。ＳＣ及びＤＴの間の厳しいタイミングの
調整は、もはや必要なくなる。ＳＡＭとランダム・アレ
イの間の操作は、ほとんど完全に分離される。
読取りデータ転送及び分割読取りデータ転送の両方が行
なわれている間、行アドレスは行（あるいは部分行）を
選択し、ＳＡＭに転送する。列アドレスはＳＡＭ内で開
始アドレス・ポインタまたはタップ・ポインタとして使
われる。このアドレスは、ＳＡＭがデータを走査しはじ
める所を表示する。分割行転送のために、ＳＡＭの第２
の半部は独立したタップ・アドレスを有している。本Ｖ
ＲＡＭは、タツプ・アドレスでＳＡＭの第１半分からデ
ータ・シフトを開始してその第１半分の境界に達するま
で自動的に進行する。その境界に到達した後に始めて、
ＳＡＭの第２半分からのシフトに切り換わる（第１半分
の境界に達する前に第２半分に切換えるには余分のデー
タ転送サイクルが必要である）。このような技術は、米
国特許第４８２５４１１号公報に記載されている。
なわれている間、行アドレスは行（あるいは部分行）を
選択し、ＳＡＭに転送する。列アドレスはＳＡＭ内で開
始アドレス・ポインタまたはタップ・ポインタとして使
われる。このアドレスは、ＳＡＭがデータを走査しはじ
める所を表示する。分割行転送のために、ＳＡＭの第２
の半部は独立したタップ・アドレスを有している。本Ｖ
ＲＡＭは、タツプ・アドレスでＳＡＭの第１半分からデ
ータ・シフトを開始してその第１半分の境界に達するま
で自動的に進行する。その境界に到達した後に始めて、
ＳＡＭの第２半分からのシフトに切り換わる（第１半分
の境界に達する前に第２半分に切換えるには余分のデー
タ転送サイクルが必要である）。このような技術は、米
国特許第４８２５４１１号公報に記載されている。
ＶＲＡＭの１行又は１列を表示画面上に複数本の走査線
に分解して表示するために使用するフレーム・バツフア
にとつては、前述した分割行転送の利点が喪失されてい
る。たとえば、ＳＡＭの半分において開始アドレスから
始まる１セグメント分だけ走査するための唯一の方法
は、データの新しい行で読取りデータ転送を行うことで
ある。この場合には、前述のように、ＤＴ及びＳＣ間の
タイミングの厳格な調整が必要になる。
に分解して表示するために使用するフレーム・バツフア
にとつては、前述した分割行転送の利点が喪失されてい
る。たとえば、ＳＡＭの半分において開始アドレスから
始まる１セグメント分だけ走査するための唯一の方法
は、データの新しい行で読取りデータ転送を行うことで
ある。この場合には、前述のように、ＤＴ及びＳＣ間の
タイミングの厳格な調整が必要になる。
したがって、本発明の主な目的は、分割行転送機構を有
する複数個の逐次アドレス・メモリ手段間におけるデー
タ・シフトの切換えを、余分の転送サイクルを必要とす
ることなく、効率的に達成できる２重ポートＶＲＡＭメ
モリを提供することである。
する複数個の逐次アドレス・メモリ手段間におけるデー
タ・シフトの切換えを、余分の転送サイクルを必要とす
ることなく、効率的に達成できる２重ポートＶＲＡＭメ
モリを提供することである。
本発明の他の目的は、走査状態の逐次アクセス・メモリ
手段を任意の時点で停止させると同時に、余分のサイク
ルを必要とすることなく、非動作状態の他方の逐次アク
セス・メモリ手段を走査状態に切換えることができる２
重ポートＶＲＡＭを提供することである。
手段を任意の時点で停止させると同時に、余分のサイク
ルを必要とすることなく、非動作状態の他方の逐次アク
セス・メモリ手段を走査状態に切換えることができる２
重ポートＶＲＡＭを提供することである。
Ｃ．課題を解決するための手段 本発明による２重ポートＶＲＡＭメモリは、 各々が行及び列入力によつてランダムにアクセスされ、
該行及び列の位置におけるデータの読取り又は書込みを
可能とする複数個のメモリ要素を有するメモリ・アレイ
と、 各々が前記メモリ要素の行又は列のデータの指定部分を
並列に選択的にアクセスし、かつ各々がデータの前記指
定部分をクロツク信号と同期して逐次出力する出力ポー
トに選択的に結合する少なくとも第１及び第２の逐次ア
クセス・メモリ手段（実施例ではＳＡＭと呼んでいる）
と、 前記第１の逐次アクセス・メモリ手段から出力されるべ
き前記データ指定部分を記憶している最初のメモリ要素
を指定する開始アドレスを外部から受理し保持するため
のアドレス・ラツチ手段と、 該アドレス・ラツチ手段から開始アドレスを受理し、該
開始アドレスを前記クロツク信号により増分又は減分す
ることにより前記データ指定部分を逐次にアクセスする
ための列又は行アドレスを逐次に発生するためのアドレ
ス・カウンタ手段とを含んでいる。
該行及び列の位置におけるデータの読取り又は書込みを
可能とする複数個のメモリ要素を有するメモリ・アレイ
と、 各々が前記メモリ要素の行又は列のデータの指定部分を
並列に選択的にアクセスし、かつ各々がデータの前記指
定部分をクロツク信号と同期して逐次出力する出力ポー
トに選択的に結合する少なくとも第１及び第２の逐次ア
クセス・メモリ手段（実施例ではＳＡＭと呼んでいる）
と、 前記第１の逐次アクセス・メモリ手段から出力されるべ
き前記データ指定部分を記憶している最初のメモリ要素
を指定する開始アドレスを外部から受理し保持するため
のアドレス・ラツチ手段と、 該アドレス・ラツチ手段から開始アドレスを受理し、該
開始アドレスを前記クロツク信号により増分又は減分す
ることにより前記データ指定部分を逐次にアクセスする
ための列又は行アドレスを逐次に発生するためのアドレ
ス・カウンタ手段とを含んでいる。
特に、前記アドレス・カウンタ手段は、外部制御信号回
路に接続され、その制御信号の制御の下に、第１の逐次
アクセス・メモリ手段の境界アドレスに到達する以前の
所定の時点において前記アドレス・ラツチ手段から第２
の逐次アクセス・メモリ手段の開始アドレスをロードす
るように構成されていて、アドレス・カウンタ手段のア
ドレス・カウントを第２逐次アクセス・メモリ手段のア
ドレスへジヤンプさせることを特徴とする。
路に接続され、その制御信号の制御の下に、第１の逐次
アクセス・メモリ手段の境界アドレスに到達する以前の
所定の時点において前記アドレス・ラツチ手段から第２
の逐次アクセス・メモリ手段の開始アドレスをロードす
るように構成されていて、アドレス・カウンタ手段のア
ドレス・カウントを第２逐次アクセス・メモリ手段のア
ドレスへジヤンプさせることを特徴とする。
より詳細にいえば、外部制御信号源に接続されたメモリ
・モジュールの入力制御ピンは、複数個のＳＡＭのどち
らが活動状態（走査状態）であるかを選択する。ＳＡＭ
の一方が走査されている間、データ行の新しい部分が、
非活動状態にあるＳＡＭの他方にロードされる。本発明
の好ましい実施例は、分割レジスタ選択（ＳＲＳ）入力
制御ピンを、ＱＳＦピン（第１図の信号ＤＳＦに対
応）、すなわち出力状態ピンの代わりに使用する。ＳＲ
Ｓピンへの制御信号レベルの変化又は遷移が、現在活動
状態にある一方のＳＡＭの走査を停止させる一方、ＳＡ
Ｍの他方の走査を開始させる。好ましい実施例をＳＡＭ
の２つの半部に関して説明するが、ＳＡＭを幾つかのサ
ブセツト部分に分割し、同様に制御できる。
・モジュールの入力制御ピンは、複数個のＳＡＭのどち
らが活動状態（走査状態）であるかを選択する。ＳＡＭ
の一方が走査されている間、データ行の新しい部分が、
非活動状態にあるＳＡＭの他方にロードされる。本発明
の好ましい実施例は、分割レジスタ選択（ＳＲＳ）入力
制御ピンを、ＱＳＦピン（第１図の信号ＤＳＦに対
応）、すなわち出力状態ピンの代わりに使用する。ＳＲ
Ｓピンへの制御信号レベルの変化又は遷移が、現在活動
状態にある一方のＳＡＭの走査を停止させる一方、ＳＡ
Ｍの他方の走査を開始させる。好ましい実施例をＳＡＭ
の２つの半部に関して説明するが、ＳＡＭを幾つかのサ
ブセツト部分に分割し、同様に制御できる。
Ｄ．実施例 ＶＲＡＭは拡張されたＤＲＡＭである。ＶＲＡＭのＤＲ
ＡＭ部分は、周知のＤＲＡＭデバイスと類似した態様で
動作する。ＤＲＡＭ部分を第１Ａ図に示す。ピンを節減
するために、行と列のアドレスがアドレス線１０２上で
多重化されている。制御信号ＲＡＳ１０５及びＣＡＳ１
０７は、入力ピン上のアドレスを、行アドレス・ラツチ
１０４あるいは列アドレス・ラツチ１０６のいずれかに
ラツチする時期を、（制御論理装置１０３によって）決
定する。これらのラツチされたアドレスは列復号器１０
８及び行復号器１１０により復号され、ＤＲＡＭアレイ
１１２のメモリ・セルの１つをポイントする。このセル
は、たとえば、８データ入出力線Ｄ０−Ｄ７ １１４を
用いて、読取りあるいは書込みを行なうために選択され
る。
ＡＭ部分は、周知のＤＲＡＭデバイスと類似した態様で
動作する。ＤＲＡＭ部分を第１Ａ図に示す。ピンを節減
するために、行と列のアドレスがアドレス線１０２上で
多重化されている。制御信号ＲＡＳ１０５及びＣＡＳ１
０７は、入力ピン上のアドレスを、行アドレス・ラツチ
１０４あるいは列アドレス・ラツチ１０６のいずれかに
ラツチする時期を、（制御論理装置１０３によって）決
定する。これらのラツチされたアドレスは列復号器１０
８及び行復号器１１０により復号され、ＤＲＡＭアレイ
１１２のメモリ・セルの１つをポイントする。このセル
は、たとえば、８データ入出力線Ｄ０−Ｄ７ １１４を
用いて、読取りあるいは書込みを行なうために選択され
る。
第１Ｂ図はＤＲＡＭをＶＲＡＭにする追加回路である。
この回路の主な要素は、逐次アクセス・メモリ・レジス
タ（「ＳＡＭ」）とも呼ばれる低及び高データ・レジス
タ１２０，１２２である。好ましい実施例においては、
各々が１０２４の要素行である４メガビットＶＲＡＭそ
れぞれ５１２列の２つのグループに分解されている。各
グループの選択は、ラッチされた列アドレス１０６の最
高位ビットにより行なわれる。ＳＡＭポートは５１２列
の幅であり、一時に列の１つのグループに接続されるだ
けである。（４メガビットＶＲＡＭを検討するが、本発
明はＶＲＡＭの何らかの特定な密度または構成に制限さ
れるものではない。） ２つの部分からなる回路が、ＳＡＭの操作をサポートす
るために必要である。一方は転送ゲート１２４，１２６
である。これらのゲートはデータ転送動作中に、選択さ
れた行をＳＡＭレジスタに結合するために使用される。
データ転送は、ＤＲＡＭアレイ１１２の行の間のデータ
をＳＡＭレジスタ１２０、１２２に転送する特別なＶＲ
ＡＭサイクルである。データ転送サイクル中、行アドレ
ス１０４が、どの行を転送するのかを選択するために使
用される。グループ内のすべての列が転送されるので、
列アドレスは必要なく、ラッチされない。その代わり、
列アドレスは、ＳＡＭアドレス・ラッチ１２８内にラッ
チされ、ＳＡＭに対して開始アドレス、あるいはタップ
として使われる。ＳＡＭは順次逐次ポートであるから、
アドレッシングがカウンタにより生成される。ＳＡＭア
ドレス・ラッチは開始アドレスをセットするために、Ｓ
ＡＭアドレス・カウンタ１３０にロードされる。以降の
各逐次クロック・サイクルＳＣ１３２が、カウンタをク
ロックし、逐次データ入出力線、ＳＤ０−ＳＤ７ １３
６上にデータを供給するために、（ＳＡＭ復号器１３４
によって）次のレジスタ位置をポイントする。
この回路の主な要素は、逐次アクセス・メモリ・レジス
タ（「ＳＡＭ」）とも呼ばれる低及び高データ・レジス
タ１２０，１２２である。好ましい実施例においては、
各々が１０２４の要素行である４メガビットＶＲＡＭそ
れぞれ５１２列の２つのグループに分解されている。各
グループの選択は、ラッチされた列アドレス１０６の最
高位ビットにより行なわれる。ＳＡＭポートは５１２列
の幅であり、一時に列の１つのグループに接続されるだ
けである。（４メガビットＶＲＡＭを検討するが、本発
明はＶＲＡＭの何らかの特定な密度または構成に制限さ
れるものではない。） ２つの部分からなる回路が、ＳＡＭの操作をサポートす
るために必要である。一方は転送ゲート１２４，１２６
である。これらのゲートはデータ転送動作中に、選択さ
れた行をＳＡＭレジスタに結合するために使用される。
データ転送は、ＤＲＡＭアレイ１１２の行の間のデータ
をＳＡＭレジスタ１２０、１２２に転送する特別なＶＲ
ＡＭサイクルである。データ転送サイクル中、行アドレ
ス１０４が、どの行を転送するのかを選択するために使
用される。グループ内のすべての列が転送されるので、
列アドレスは必要なく、ラッチされない。その代わり、
列アドレスは、ＳＡＭアドレス・ラッチ１２８内にラッ
チされ、ＳＡＭに対して開始アドレス、あるいはタップ
として使われる。ＳＡＭは順次逐次ポートであるから、
アドレッシングがカウンタにより生成される。ＳＡＭア
ドレス・ラッチは開始アドレスをセットするために、Ｓ
ＡＭアドレス・カウンタ１３０にロードされる。以降の
各逐次クロック・サイクルＳＣ１３２が、カウンタをク
ロックし、逐次データ入出力線、ＳＤ０−ＳＤ７ １３
６上にデータを供給するために、（ＳＡＭ復号器１３４
によって）次のレジスタ位置をポイントする。
第１世代のＶＲＡＭに対する拡張の１つは、他の半部と
は無関傾に、ＳＡＭの半部で作動する能力である。第２
世代のＶＲＡＭは、スプリット・データ転送と呼ばる他
の特別なサイクルを追加した。このサイクルは、選択し
た５１２の列を２５６列の３つの部分に分解する。２５
６例の各半部は、他の半部と無関係にＳＡＭにロードす
ることができる。ＳＡＭの各半部は、それ自身のタップ
・アドレスも有している。このＶＲＡＭは、ＳＡＭのど
の半部が、状況出力ＱＳＦにより活動的にアドレスされ
るかを示す。このＶＲＡＭはタップ・アドレスから始ま
り、たとえば２５５あるいは５１で境界に達するまで増
加を続ける。この点で、新しいタップ・アドレスがＳＡ
Ｍアドレス・ラッチからロードされ、ＱＳＦが切り換わ
る（すなわち、高い方から低い方へ、あるいは逆に）。
は無関傾に、ＳＡＭの半部で作動する能力である。第２
世代のＶＲＡＭは、スプリット・データ転送と呼ばる他
の特別なサイクルを追加した。このサイクルは、選択し
た５１２の列を２５６列の３つの部分に分解する。２５
６例の各半部は、他の半部と無関係にＳＡＭにロードす
ることができる。ＳＡＭの各半部は、それ自身のタップ
・アドレスも有している。このＶＲＡＭは、ＳＡＭのど
の半部が、状況出力ＱＳＦにより活動的にアドレスされ
るかを示す。このＶＲＡＭはタップ・アドレスから始ま
り、たとえば２５５あるいは５１で境界に達するまで増
加を続ける。この点で、新しいタップ・アドレスがＳＡ
Ｍアドレス・ラッチからロードされ、ＱＳＦが切り換わ
る（すなわち、高い方から低い方へ、あるいは逆に）。
多くのＳＡＭアドレス・カウンタ１３０の構成を、ＳＡ
Ｍアドレスを生成するために使用することができる。こ
のような１つの方法は、各々が２５６アドレスを生成す
る２つの８ビット・カウンタを設けることである。カウ
ンタの１つは、０から５１０までの偶数アドレスを生成
する。第２のカウンタは、１から５１１までの奇数アド
レスを生成する。アドレスを供給するための奇数または
偶数カウンタの選択は、ＳＡＭアドレス・ラッチの９番
目のビットにより行なわれる。このタイプのカウンタ
を、第２図に示す。
Ｍアドレスを生成するために使用することができる。こ
のような１つの方法は、各々が２５６アドレスを生成す
る２つの８ビット・カウンタを設けることである。カウ
ンタの１つは、０から５１０までの偶数アドレスを生成
する。第２のカウンタは、１から５１１までの奇数アド
レスを生成する。アドレスを供給するための奇数または
偶数カウンタの選択は、ＳＡＭアドレス・ラッチの９番
目のビットにより行なわれる。このタイプのカウンタ
を、第２図に示す。
第２図に示したカウンタは、ＳＡＭアドレスを生成する
ために使用される２つのカウンタの一方を表す。ＳＡＭ
アドレス・ラッチ１２８からの開始ポイントすなわちタ
ップ・アドレスは、線１４０のカウンタを初期化するた
めに、カウンタにロードされる。カウンタは制御論理回
路１０３により生成されるクロック信号１４２により増
加される。事前復号器１４４，１４６，１４８及び１５
０の各々は、４ビットを次のＳＡＭアドレス復号ステー
ジにもたらす。好ましい実施例はこの形式の２重カウン
タを用いているが、本発明は、この形式のカウンタを用
いた実施形態に限定されるものではない。たとえば、９
ビット・アドレス全体を生成する１つのカウンタも使用
することができる。
ために使用される２つのカウンタの一方を表す。ＳＡＭ
アドレス・ラッチ１２８からの開始ポイントすなわちタ
ップ・アドレスは、線１４０のカウンタを初期化するた
めに、カウンタにロードされる。カウンタは制御論理回
路１０３により生成されるクロック信号１４２により増
加される。事前復号器１４４，１４６，１４８及び１５
０の各々は、４ビットを次のＳＡＭアドレス復号ステー
ジにもたらす。好ましい実施例はこの形式の２重カウン
タを用いているが、本発明は、この形式のカウンタを用
いた実施形態に限定されるものではない。たとえば、９
ビット・アドレス全体を生成する１つのカウンタも使用
することができる。
本発明の好ましい実施例は、入力制御ピンＳＲＳ１８０
すなわちスプリット・レジスタ選択を、ＱＳＦ状態出力
の代わりに使用することが提案する。本発明は、利用で
きる入力及び出力ピンの総数を制限するパッケージング
の限界のために、新しい制御ピンを追加するのではな
く、ピンを代わりに使用しようというものである。本発
明は、特別なＳＲＳ制御ピンを追加するだけで、充分に
実現することができる。ＳＡＭレジスタの他の半部のタ
ップ・アドレスへのジャンプに対する制御が、ＳＡＭア
ドレス・カウンタ１３０のローディングを制御するため
に、ＳＲＳを用いて実施される。信号ＬＤＳ１８１は、
カウンタに線１４０のデータをロードさせる。本発明
は、したがって、ＳＡＭ半部の境界の端部に到達する前
に、ＳＡＭ内の停止点あるいは切換点を選択するための
手段を提供する。好ましい実施例では、ＳＲＳ信号は、
ＳＡＭの一方の半部の端部で切換えを生じる制御信号Ｃ
ＮＴＯ１８２でＯＲ演算される。ＯＲ演算は、ＳＲＳが
ＳＲＳ機能を使用しないＶＲＡＭサイクル中に非活動状
態に保持されるのであれば、先行技術のＶＲＡＭが正常
に機能するのと同様に、ＶＲＡＭが機能することを示
す。
すなわちスプリット・レジスタ選択を、ＱＳＦ状態出力
の代わりに使用することが提案する。本発明は、利用で
きる入力及び出力ピンの総数を制限するパッケージング
の限界のために、新しい制御ピンを追加するのではな
く、ピンを代わりに使用しようというものである。本発
明は、特別なＳＲＳ制御ピンを追加するだけで、充分に
実現することができる。ＳＡＭレジスタの他の半部のタ
ップ・アドレスへのジャンプに対する制御が、ＳＡＭア
ドレス・カウンタ１３０のローディングを制御するため
に、ＳＲＳを用いて実施される。信号ＬＤＳ１８１は、
カウンタに線１４０のデータをロードさせる。本発明
は、したがって、ＳＡＭ半部の境界の端部に到達する前
に、ＳＡＭ内の停止点あるいは切換点を選択するための
手段を提供する。好ましい実施例では、ＳＲＳ信号は、
ＳＡＭの一方の半部の端部で切換えを生じる制御信号Ｃ
ＮＴＯ１８２でＯＲ演算される。ＯＲ演算は、ＳＲＳが
ＳＲＳ機能を使用しないＶＲＡＭサイクル中に非活動状
態に保持されるのであれば、先行技術のＶＲＡＭが正常
に機能するのと同様に、ＶＲＡＭが機能することを示
す。
第３図は、アーキテクチャの概念的な表示（ａ）、及び
ＳＲＳの使用を示すタイミング・ダイヤグラム（ｂ）を
示している。図の上部（ａ）は、ＤＲＡＭアレイ１１２
ならびにＳＡＭレジスタ１２０及び１２２の図である。
ＤＲＡＭアレイは、４つのセグメント２１０、２１２、
２１４、及び２１６に分けられている。ＳＡＭセクショ
ンに入るクロック信号１３２が示されている。第３図の
下部（ｂ）は、タイミング・ダイヤグラムを示してい
る。逐次クロック１３２のパルスは上に示されており、
ＳＣ１、ＳＣ２などとして示される高い値を有してい
る。ＳＲＳ信号１８０の値は、下の部分の中間に示され
ている。「データ」という一番下の部分は、線１３６の
逐次アクセス・メモリからデータが転送されていること
を示す。パルスＳＣ１に引き続き、ＳＡＭレジスタ（１
Ｌ）の下部からのデータ・バイト１が転送される。この
後、逐次クロック１３２の次のパルスに対して、データ
・バイト２Ｌ、３Ｌ、及び４Ｌの転送が行なわれる。次
に逐次クロック・パルス４、ＳＣ４に引き続き、ＳＲＳ
信号１８０が低い値から高い値へ変わる。これは、ＳＡ
Ｍカウンタ１３０にＳＡＭアドレス・ラッチ１２８から
の新しいタップ・アドレスを再度ロードし、以降のデー
タを高データ・レジスタ１２２から出力させる。したが
って、次の逐次クロック・パルス５、６などに引き続い
て、データ出力は１Ｈ、２Ｈなどとなる。第３図に示す
ように、好ましい実施例は、高い値を保持するために、
ＳＲＳ信号１８０を必要としない。カウンタのジャンピ
ングあるいは再ローディングが、低い値から高い値へＳ
ＲＳ信号の変化に基づいて発生する。アドレス・ローデ
ィングが発生すると、ＳＲＳをいつでも低い値に戻すこ
とができる。高いデータ・レジスタから低いデータ・レ
ジスタへのシフトは、ＳＲＳ１８０を再び高い値にする
ことにより生じる。
ＳＲＳの使用を示すタイミング・ダイヤグラム（ｂ）を
示している。図の上部（ａ）は、ＤＲＡＭアレイ１１２
ならびにＳＡＭレジスタ１２０及び１２２の図である。
ＤＲＡＭアレイは、４つのセグメント２１０、２１２、
２１４、及び２１６に分けられている。ＳＡＭセクショ
ンに入るクロック信号１３２が示されている。第３図の
下部（ｂ）は、タイミング・ダイヤグラムを示してい
る。逐次クロック１３２のパルスは上に示されており、
ＳＣ１、ＳＣ２などとして示される高い値を有してい
る。ＳＲＳ信号１８０の値は、下の部分の中間に示され
ている。「データ」という一番下の部分は、線１３６の
逐次アクセス・メモリからデータが転送されていること
を示す。パルスＳＣ１に引き続き、ＳＡＭレジスタ（１
Ｌ）の下部からのデータ・バイト１が転送される。この
後、逐次クロック１３２の次のパルスに対して、データ
・バイト２Ｌ、３Ｌ、及び４Ｌの転送が行なわれる。次
に逐次クロック・パルス４、ＳＣ４に引き続き、ＳＲＳ
信号１８０が低い値から高い値へ変わる。これは、ＳＡ
Ｍカウンタ１３０にＳＡＭアドレス・ラッチ１２８から
の新しいタップ・アドレスを再度ロードし、以降のデー
タを高データ・レジスタ１２２から出力させる。したが
って、次の逐次クロック・パルス５、６などに引き続い
て、データ出力は１Ｈ、２Ｈなどとなる。第３図に示す
ように、好ましい実施例は、高い値を保持するために、
ＳＲＳ信号１８０を必要としない。カウンタのジャンピ
ングあるいは再ローディングが、低い値から高い値へＳ
ＲＳ信号の変化に基づいて発生する。アドレス・ローデ
ィングが発生すると、ＳＲＳをいつでも低い値に戻すこ
とができる。高いデータ・レジスタから低いデータ・レ
ジスタへのシフトは、ＳＲＳ１８０を再び高い値にする
ことにより生じる。
上記の実施例において、データは、逐次アクセス・メモ
リに転送するためのＤＲＡＭアレイの行の間の１つの行
の一部分として選択される。しかし、データを逐次アク
セス・メモリに転送される列の一部分として選択、上記
と同じ効果を得ることができる。さらに、データを１行
あるいは１列の特定の部分として説明してきたが、ここ
で説明したものよりも多いあるいは少ない部分に分ける
ことができる。たとえば、本発明が、１行の1/4を逐次
アクセス・メモリの1/2の中にロードするが、他の実施
例では、１行の1/2あるいは１行の1/8をロードすること
ができる。さらに、追加された多くの逐次アクセス・レ
ジスタを、本実施例で示された２つのレジスタの代わり
に用いることもできる。したがって、３つ以上の逐次ア
クセス・メモリを提供し、上記と同じ効果を得ることが
できる。
リに転送するためのＤＲＡＭアレイの行の間の１つの行
の一部分として選択される。しかし、データを逐次アク
セス・メモリに転送される列の一部分として選択、上記
と同じ効果を得ることができる。さらに、データを１行
あるいは１列の特定の部分として説明してきたが、ここ
で説明したものよりも多いあるいは少ない部分に分ける
ことができる。たとえば、本発明が、１行の1/4を逐次
アクセス・メモリの1/2の中にロードするが、他の実施
例では、１行の1/2あるいは１行の1/8をロードすること
ができる。さらに、追加された多くの逐次アクセス・レ
ジスタを、本実施例で示された２つのレジスタの代わり
に用いることもできる。したがって、３つ以上の逐次ア
クセス・メモリを提供し、上記と同じ効果を得ることが
できる。
Ｅ．発明の効果 本発明により、走査される逐次アクセス・メモリの畔部
を外部から容易に選択することができるようになった。
を外部から容易に選択することができるようになった。
第１Ａ図及び第１Ｂ図は、本発明によるビデオＲＡＭの
ブロック図である。 第２図は、本発明を実施するために用いられたカウンタ
の１つを示すブロック図である。 第３図は、ＶＲＡＭメモリの概略図、及び、本発明の好
ましい実施例の作動を示すタイミング・ダイヤグラムで
ある。
ブロック図である。 第２図は、本発明を実施するために用いられたカウンタ
の１つを示すブロック図である。 第３図は、ＶＲＡＭメモリの概略図、及び、本発明の好
ましい実施例の作動を示すタイミング・ダイヤグラムで
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナサン・ラツフエル・ヒルトベイテル アメリカ合衆国ヴアーモント州サウス・バ ーリントン、ハイネスバーグ・ロード80番 地 (72)発明者 ロバート・タンリン アメリカ合衆国ヴアーモント州ジエリコ、 スターバード・ロード10番地 (72)発明者 ステイブン・ウイリアム・トモシヨツト アメリカ合衆国ヴアーモント州ジエリコ、 184ビイー・ブラウンズ・テラス・ロード、 アール・デイー１番地 (72)発明者 トツド・ウイリアムズ アメリカ合衆国ヴアーモント州エセツク ス・ジヤンクシヨン、キングス・ヒル・ロ ード（番地なし) (56)参考文献 特開 昭63−14394（ＪＰ，Ａ)
Claims (1)
- 【請求項１】各々が行及び列入力によつてランダムにア
クセスされ、該行及び列の位置におけるデータの読取り
又は書込みを可能とする複数個のメモリ要素を有するメ
モリ・アレイと、 各々が前記メモリ要素の行又は列のデータの指定部分を
並列に選択的にアクセスし、かつ各々がデータの前記指
定部分をロツク信号と同期して逐次出力する出力ポート
に選択的に結合する少なくとも第１及び第２の逐次アク
セス・メモリ手段と、 前記第１の逐次アクセス・メモリ手段から出力されるべ
き前記データ指定部分を記憶している最初のメモリ要素
を指定する開始アドレスを外部から受理し保持するため
のアドレス・ラツチ手段と、 該アドレス・ラツチ手段から開始アドレスを受理し、該
開始アドレスを前記クロツク信号により増分又は減分す
ることにより前記データ指定部分を逐次にアクセスする
ための列又は行アドレスを逐次に発生するためのアドレ
ス・カウンタ手段と、 よりなる２重ポートＶＲＡＭメモリにおいて、 前記アドレス・カウンタ手段は、外部制御信号回路に接
続され、その制御信号の制御の下に、第１の逐次アクセ
ス・メモリ手段の境界アドレスに到達する以前の所定の
時点において前記アドレス・ラツチ手段から第２の逐次
アクセス・メモリ手段の開始アドレスをロードするよう
に構成されており、 アドレス・カウンタ手段のアドレス・カウントを第２逐
次アクセス・メモリ手段のアドレスへジヤンプさせるこ
とを特徴とする２重ポートＶＲＡＭメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US352802 | 1989-05-16 | ||
| US07/352,802 US5001672A (en) | 1989-05-16 | 1989-05-16 | Video ram with external select of active serial access register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH035991A JPH035991A (ja) | 1991-01-11 |
| JPH0636311B2 true JPH0636311B2 (ja) | 1994-05-11 |
Family
ID=23386552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123222A Expired - Lifetime JPH0636311B2 (ja) | 1989-05-16 | 1990-05-15 | ２重ポートｖｒａｍメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5001672A (ja) |
| EP (1) | EP0398511B1 (ja) |
| JP (1) | JPH0636311B2 (ja) |
| DE (1) | DE69016094T2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093807A (en) * | 1987-12-23 | 1992-03-03 | Texas Instruments Incorporated | Video frame storage system |
| US5257237A (en) * | 1989-05-16 | 1993-10-26 | International Business Machines Corporation | SAM data selection on dual-ported DRAM devices |
| SE464265B (sv) * | 1990-01-10 | 1991-03-25 | Stefan Blixt | Grafikprocessor |
| US5426610A (en) * | 1990-03-01 | 1995-06-20 | Texas Instruments Incorporated | Storage circuitry using sense amplifier with temporary pause for voltage supply isolation |
| JPH0821233B2 (ja) * | 1990-03-13 | 1996-03-04 | 株式会社東芝 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| US6751696B2 (en) * | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| JP2573395B2 (ja) * | 1990-06-11 | 1997-01-22 | 株式会社東芝 | デュアルポートメモリ装置 |
| US5179372A (en) * | 1990-06-19 | 1993-01-12 | International Business Machines Corporation | Video Random Access Memory serial port access |
| US5517609A (en) * | 1990-08-06 | 1996-05-14 | Texas Instruments Incorporated | Graphics display system using tiles of data |
| US5270973A (en) * | 1990-08-06 | 1993-12-14 | Texas Instruments Incorporated | Video random access memory having a split register and a multiplexer |
| JPH06102842A (ja) * | 1990-08-06 | 1994-04-15 | Texas Instr Inc <Ti> | 分割シリアルレジスタ及び動作カウンタの付いたビデオランダムアクセスメモリを含むグラフィックディスプレイシステム |
| JPH0683316A (ja) * | 1990-08-31 | 1994-03-25 | Texas Instr Inc <Ti> | イメージディスプレイ装置及びビデオｒａｍチップ |
| JP2843163B2 (ja) * | 1991-03-29 | 1999-01-06 | 株式会社東芝 | マルチポートｄｒａｍ |
| EP0513451B1 (en) * | 1991-05-16 | 1997-07-23 | International Business Machines Corporation | Memory device |
| US5268682A (en) * | 1991-10-07 | 1993-12-07 | Industrial Technology Research Institute | Resolution independent raster display system |
| US5321425A (en) * | 1992-02-19 | 1994-06-14 | Industrial Technology Research Institute | Resolution independent screen refresh strategy |
| US5367632A (en) * | 1992-10-30 | 1994-11-22 | International Business Machines Corporation | Flexible memory controller for graphics applications |
| US5394172A (en) * | 1993-03-11 | 1995-02-28 | Micron Semiconductor, Inc. | VRAM having isolated array sections for providing write functions that will not affect other array sections |
| JP2792402B2 (ja) * | 1993-08-09 | 1998-09-03 | 日本電気株式会社 | 半導体メモリ |
| US5422998A (en) * | 1993-11-15 | 1995-06-06 | Margolin; Jed | Video memory with flash fill |
| JP3435205B2 (ja) * | 1994-03-16 | 2003-08-11 | 株式会社東芝 | 半導体記憶装置 |
| US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
| US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
| US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
| KR100481828B1 (ko) * | 1997-05-19 | 2005-07-05 | 삼성전자주식회사 | 가변어드레스제어장치를이용한메모리제어방법 |
| US6266379B1 (en) * | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
| US6401167B1 (en) * | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
| AU9604698A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Method and apparatus for two step memory write operations |
| JP4482169B2 (ja) * | 1999-01-19 | 2010-06-16 | 富士フイルム株式会社 | 撮像表示装置 |
| US8391039B2 (en) * | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
| US6675272B2 (en) * | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634493A (ja) * | 1986-06-24 | 1988-01-09 | Mitsubishi Electric Corp | デユアルポ−トメモリ |
| JPH0740430B2 (ja) * | 1986-07-04 | 1995-05-01 | 日本電気株式会社 | メモリ装置 |
-
1989
- 1989-05-16 US US07/352,802 patent/US5001672A/en not_active Expired - Fee Related
-
1990
- 1990-04-23 EP EP90304326A patent/EP0398511B1/en not_active Expired - Lifetime
- 1990-04-23 DE DE69016094T patent/DE69016094T2/de not_active Expired - Fee Related
- 1990-05-15 JP JP2123222A patent/JPH0636311B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0398511B1 (en) | 1995-01-18 |
| EP0398511A3 (en) | 1992-04-01 |
| DE69016094T2 (de) | 1995-06-29 |
| JPH035991A (ja) | 1991-01-11 |
| EP0398511A2 (en) | 1990-11-22 |
| DE69016094D1 (de) | 1995-03-02 |
| US5001672A (en) | 1991-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0636311B2 (ja) | ２重ポートｖｒａｍメモリ | |
| US4807189A (en) | Read/write memory having a multiple column select mode | |
| US6895465B2 (en) | SDRAM with command decoder, address registers, multiplexer, and sequencer | |
| US4646270A (en) | Video graphic dynamic RAM | |
| US4817058A (en) | Multiple input/output read/write memory having a multiple-cycle write mask | |
| US5195056A (en) | Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits | |
| JP2740097B2 (ja) | クロック同期型半導体記憶装置およびそのアクセス方法 | |
| EP0398510B1 (en) | Video random access memory | |
| US4870621A (en) | Dual port memory device with improved serial access scheme | |
| US4972376A (en) | Self-refresh system for use in a field memory device operating without reliance upon external control | |
| US4369504A (en) | Serial-parallel signal converter | |
| JP3489228B2 (ja) | 画像記憶装置 | |
| US4811305A (en) | Semiconductor memory having high-speed serial access scheme | |
| US5508967A (en) | Line memory | |
| JP2940809B2 (ja) | ダイナミックランダムアクセスメモリ、ダイナミックランダムアクセスメモリのアクセス方法及びシステム | |
| US5257237A (en) | SAM data selection on dual-ported DRAM devices | |
| JP2501101B2 (ja) | 画像メモリ | |
| JPH06167958A (ja) | 記憶装置 | |
| JP3550510B2 (ja) | ダイナミックランダムアクセスメモリデバイス、データ転送システム及びデータ書き込み方法 | |
| JPH0713860B2 (ja) | 半導体記憶装置 | |
| JPS61114351A (ja) | メモリ制御装置 | |
| JPH06215559A (ja) | ページメモリアクセス方式 | |
| JPS62249574A (ja) | ビデオメモリ | |
| JPH02255988A (ja) | 画像メモリ | |
| JPH0219458B2 (ja) |