JPH02255988A - 画像メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像メモリに関する。

〔従来の技術〕

従来のビデオメモリの基本的な構成の一例を第４図に示
す。１は集積回路化したビデオメモリ、２はデータ入力
端子、３は、データ出力端子、４はデータ入力のための
書き込みクロック入力端子、７はデータ出力のための洸
み出しクロック入力端子、５は書き込みアドレスを指定
番地に設定するためのアドレス設定信号入力端子、６は
読み出しアドレスを指定番地に設定するための読み出し
アドレス設定信号入力端子、８は直列に入力されたｍビ
ットのデータを並列データに変換するためのシリアル−
パラレル変換回路、９は入力バッファレジスタ回路、１
０はダイナミック型のメモリセルで構成されるメモリセ
ルアレイ、１１は出力バッファレジスタ回路、１２は入
力されたｍビットの並列データをシリアル−パラレル変
換回路８に入力された順に直列に出力するパラレル−シ
リアル変換回路、１３は上記回路のデータ転送タイミン
グを制御するコントロール回路、１４は書き込みアドレ
スを任意に入力する端子、１５は読み出しアドレスを入
力する端子である。この様な構成になっている理由のう
ち一つは、ビデオ信号のデータ周期がＤＲＡＭのサイク
ル時間に比べ短いためである。つまり入出力でシリアル
パラレル変換、パラレル−シリアル変換を行ないメモリ
セルへのアクセスをｍビットまとめて行なうことにより
ＤＲＡＭのサイクルをデータ周期のｍ倍にして対応して
いる。

もう一つの理由は、通常のＤＲＡＭが書き込み、読み出
しを同時に行なうことができないのに対し、ビデオ信号
処理では入出力同時処理が必要なためである。またＤＲ
ＡＭであるためリフレッシュを行なう必要もある。従っ
てメモリセルアレイ１０は読み出し、書き込み、リフレ
ッシュの各サイクルを、ｍビットのデータを入出力する
毎に行なう必要がある。データの並列数ｍはその３サイ
クルを行なうのに充分な数にしておく。またそれぞれの
サイクルを時分割に行なえる様にメモリセルアレイ１０
の入出力にバッファレジスタを設け、データの一時保持
をすることにより同時入出力を可能にしている。この様
なビデオメモリの構成は「フィールドメモリ専用１Ｍチ
ップ、ＶＴＲ／テレビに向は一挙に出そろう」日経エレ
クトロニクス。

１９８７年５月１８日号、Ｐ１４７〜Ｐ１６２に記載さ
れている。ビデオメモリのランダムアクセス機能として
はｍビット単位以上で可能である。

〔発明が解決しようとする課題〕

上記従来技術はデータの同時入出力が可能であるが以下
の問題点があった。第５図を用いて説明する。第５図は
第４図のメモリセルアレイ１０、出力バッファレジスタ
１１、パラレル−シリアル変換回路１２の動作状態を示
したタイミングチャートである。Ａに示すのはメモリセ
ルアレイが何のサイクルを実行しているかを示し、Ｒは
読み出し、Ｗは書き込み、Ｒｆはリフレッシュのサイク
ルである。。

Ｂは出力バッファレジスタ１１のデータ内容、Ｃは出力
バッファレジスタ１１のデータをパラレル−シリアル変
換回路１２へ転送する信号で、立ち上がりのタイミング
で転送を行なう。Ｄはデータ出力すなわちパラレル−シ
リアル変換回路１２の出力である。パラレル−シリアル
変換回路１２では読み出しクロック（図示はしてない）
に同期して１ビツトずつデータを出力しｍビットまで出
力した後時刻１、に保持されている（Ｋ−１）番地のデ
ータを出力バッファレジスタ１１からパラレル−シリア
ル変換回路１２へ転送する。データの転送が終ると時刻
ｔ、から読み出しサイクルが始まりに番地のデータを読
み出し時刻ｔ３で読み出しを終了するとともに出力バッ
ファレジスター１に保持しておく。ここでは読み出しサ
イクルの時間（１１からｔ、の間）はパラレル−シリア
ル変換回路１２でｍビットのデータを出力する時間（ク
ロックをｔｃ工とすると、ｍ−ｔｃよ）の１とし、書き
込みとリフレッシュも同一にして示した。従ってｍクロ
ックの間に読み出し、書き込み、リフレッシュの３サイ
クルを実行してもメモリのサイクルには１サイクル分の
余裕がある。

次に時刻ｔ４で読み出していた（Ｋ−１）番地のデータ
のｍ番目を読み出した後再び出力バッファレジスター１
から（Ｋ）番地のデータをパラレル−シリアル変換回路
１２へ転送する。以後ｔ１からｔ４の繰り返しで読み出
し動作が行なわれる。詳しく述べなかったがコントロー
ル回路１３では、アドレス設定入力が入らない限り順次
アドレスを発生する機能を有している。この様にしてデ
ータの連続読み出しを実現している。

次に第６図の説明をする。ＡからＤは第５図と同一でＥ
は読み出しアドレスの設定信号でこの信号の立ち下がり
で読み出しアトｌ／スが新規に設定される。

以下動作を説明する。時刻ｔ、からｔ、までは先の説明
の通りである。次に時刻ｔ４でアドレスセット信号が入
り、読み出しアドレスを新アドレス（この例ではＯ番地
とする。）にする。時刻ｔ、で書き込みサイクルが終了
すると０番地からの読み出しが行なわれ、ｔ６で出力バ
ッファレジスタへ転送される。その後、時刻ｔ、でパラ
レル−シリアル変換回路１２へ転送し出力される。ここ
で時刻ｔ４でランダムアクセスの命令が入ってからｔ、
でデータ出力が得られるまでの時間は、メモリのサイク
ルのマージン（アドレス設定入力が入ってからメモリセ
ルアレイ１０が読み出しを行ない出力バッファｌ／ジメ
タ１１でデータを保持するまでの時間）とビデオメモリ
の使い易さから、シリアル−パラレル変換のビット数と
同じｍクロック分としである。従って時刻ｔ、でパラレ
ル−シリアル変換回路１２に転送された（Ｋ−１）番地
のデータは時刻ｔ、でｍ番目のデータが出力された後、
ランダムアクセスをしない時であれば、（Ｋ）番地のデ
ータを出力バッファレジスタから転送するタイミングで
あるが、すでにランダムアクセスによるＯ番地のデータ
が保持されているためｔ、までは、データが中断し、連
続性が保たれなくなる。（シリアル−パラレル変換回路
１２にシフトレジスタを用いた時にはｍ番目のデータが
続けて出力される。）新アドレス設定時に読み出しデー
タの連続性を保つためには、時刻１＋（アドレス設定の
タイミング）を時刻１１（出力バッファレジスタ１１か
らパラレル−シリアル変換回路１２へのデータ転送タイ
ミング）に一致させるか（実際には、ＩＣ内部のタイミ
ングは外部からは判断できないため不可能）、アドレス
設定のタイミングに関係なく新アドレスデータの先頭が
日アドレスデータのｍ番目の次に出力される様にコント
ロール回Ｍ　１．３で制御するか、２通りがある。

しかし、どちらの場合にも、ランダムアクセスによる新
アドレスデータの位置はｍビット単位に区切った所に限
られてしまうことになる。

このビデオメモリを用いテレビ画面（親画面）の中に小
画面を表示する機能を実現した時、まず同一のビデオメ
モリ内の別々の場所に親画面と小画面のデータを書き込
んでおいたとする。画面上に表示する時にまず親画面の
データを読み出し、小画面を表示する任意の場所に来た
時ランダムアクセスにより小画面のデータの読み出し機
能を実現したとする。ところが先に述べた理由により小
画面の水平方向の位置はｍビット単位にしか選ぶことが
できないか、またはｍビット単位以外に移動しようとす
ると第６図で説明した様に画面のデータが不連続になる
ところがある。この様に従来のビデオメモリはランダム
アクセス時のデータの連続性に制限があり、使い難いも
のであった。本発明の目的はランダムアクセス時にも常
にデータが連続に得られるビデオメモリを提供するとこ
ろにある。

〔課題を解決するための手段〕

上記目的は直列にデータを入力しｍビットの並列データ
を出力するシリアル−パラレル変換回路と、シリアル−
パラレル変換回路から出力されるｍビットの並列データ
を保持する入力バッファレジスタ回路と、入力バッファ
レジスタ回路から出力されるｍビットの並列データが書
き込まれるダイナミック型のメモリセルを持つメモリセ
ルアレイと、メモリセルアレイから読み出されるｍビッ
トの並列データが入力され、制御信号により第１の状態
でデータを保持する第１の出力バッファレジスタ回路と
、メモリセルアレイから読み出されるｍビットの並列デ
ータが入力され、制御信号により第２の状態でデータを
保持する第２の出力バッファレジスタ回路と、第１と第
２の出力バッファレジスタ回路から出力されるｍビット
の並列データが入力され直列に出力するパラレル−シリ
アル変換回路と、入力バッファレジスタ回路からのｍビ
ットの並列データをメモリセルアレイに書き込むための
書き込みアドレス発生回路と、メモリセルアレイからｍ
ビットの並列データを読み出すために第１の状態に内部
でアドレスを発生し、第２の状態で任意アドレスを設定
する読み出しアドレス発生回路とで構成することにより
達成される。

〔作用〕

第１の状態で読み出しアドレス発生回路が内部で発生す
るアドレスでメモリセルアレイから読み出すｍビットの
並列データは第１の出力バッファレジスタ回路が保持し
、パラレル−シリアル変換回路から直列に出力する。第
２の状態で読み出しアドレス発生回路に設定する任意の
アドレスでメモリセルアレイから読み出す最初のｍビッ
トの並列データは第２の出力バッファレジスタ回路が保
持し、パラレル−シリアル変換回路から直列に出力する
。従って第２の状態、すなわちランダムアクセスにより
読み出した最初のｍビットの並列データと、それ以外に
読み出したデータは、別々の出力バッファレジスタ回路
に保持されることになり、ランダムアクセスされる直前
に読み出されたデータは第１の出力バッファレジスタに
保持され続けるため、ランダムアクセスによりパラレル
−シリアル変換回路から出力される直列データはランダ
ムアクセスの設定タイミングにかかわらず常に連続に得
ることが可能になる。これによってテレビの画面中に小
画面を表示する機能を実現した場合に、小画面の位置は
データの１ビット単位に任意に選んでも、画像データが
不連続になる様なことはない。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。１１
　ａ　、　１１　ｂは第１．第２の出力バッファレジス
タ回路、１６は曹き込みアドレス発生回路であって、書
き込みアドレス設定入力端子５に加えられる信号の立ち
下がりのタイミングでアドレス入力端子１４に加えるア
ドレスをとり込み、それ以後曹き込みサイクルを行なう
毎に内部でアドレスを順次発生する。１７は読み出しア
ドレス発生回路であって、読み出しアドレス設定入力端
子６に加えられる信号の立ち下がりのタイミングでアド
レス入力端子１５に加えるアドレスをとり込み、それ以
後読み出しサイクルを行なう毎に内部でアドレスを順次
発生する、１８は優先順位回路であって、メモリセルア
レイ１０へのデータの書き込み要求と、メモリセルアレ
イ１０からのデータの読み出し要求が時間軸上で同時に
発生した場合、読み出し動作を優先させる信号を発生す
るものである。１９は優先回路１８の出力信号により書
き込みと読み出しアドレスのうち一方を選択する選択ス
イッチである。

第４図におけるのと同一符号のものは同一機能を有する
ものとする。

次に具体的な数値を例にとって動作を説明する。

処理する信号としてはＮＴＳＣ映像信号とし、量子化す
るサンプリング周波数として色副搬送波周波数ｔｓｃの
４倍を選ぶとする。そうすると簀き込みと読み出しクロ
ックの１サイクルの周期は約７０ｎｓｅｃとなる。また
シリアル−パラレル変換回路８の変換ビット数ｍを３２
とし、メモリセルのサイクル時間を考えメモリセルアレ
イ１０の書き込み、読み出し、リフレッシュの各サイク
ルに８クロック分の時間（約５６０ｎＳｅｃ　）を割り
轟てることにする。

これによって３２クロツクに１回ずつ書き込み、読み出
し、リフレッシュのサイクルを行なっても１サイクル分
の余裕ができる。

次に第２図にタイミングチャートを示し読み出しのみに
ついて動作を説明する。人はメモリセルアレイ１０が何
のサイクルを実行しているかを示し、Ｒは読み出し、Ｗ
は書き込み、Ｒｆはリフレッシュである。Ｂ１．Ｂ２は
それぞれ第１．第２の出力バッファレジスタ回路が保持
しているデータの内容、ＣＩ　、Ｃ２はそれぞれ第１．
第２の出力バッファレジスタからパラレル−シリアル変
換回路へデータを転送するための信号で、立ち上がりの
タイミングで転送を行なう。Ｄはパラレル−シリアル変
換回路１２の出力データである。まず時刻ｔ、でパラレ
ル−シリアル変換回路１２は最後（３２番目）のデータ
を読み終り次の（Ｋ−１）番地の３２ビツトの並列デー
タを第１出力バツフアレジスタ１１　＆からパラレル−
シリアル変換回路１２へ転送し、１番目から出力する。

第１出力バツフアレジスタ１１　ａからデータを転送し
てしまったため、次の（Ｋ）番地のデータを読み出すた
めの読み出しサイクルに入り、１、で読み出したデータ
を第１出力バツフアレジスタ１１　ａに保持する。時刻
ｔ４にパラレル−シリアル変換回路１２で（Ｋ−１）番
地の３２番目のデータを読み出してしまうと、（Ｋ）番
地のデータを第１出力バツフアレジスタ１１　ａから転
送する。以後この繰り返しで動作することにより連続に
出力データを得ることができる。

次に第３図にランダムアクセスにより読み出した時のタ
イミングチャートを示す。第２図におけるのと同一符号
のものは同一信号である。ｔｌからｔ３までの動作は第
２図のそれと同様で、ｔ、で（Ｋ−１）番地のデータを
パラレル−シリアル変換回路に転送し、ｔｔから１．の
メモリセルアレイ１０の読み出しサイクルによって読み
出されたデータを第１出力バツフアレジスタ１１　＆　
Ｋ保持しておく。次に時刻ｔ４で読み出しアドレス設定
信号が立ち下がり、新しいアドレス（説明では０番地と
する）が読み出しアドレス発生回路１７にとり込まれる
。その時メモリセルアレイ１０は書き込みサイクルをす
でに実行しているため時刻ｔ、で書き込みが終了すると
ともに読み出しサイクルが発生し、時刻ｔ６で読み出さ
れたθ番地のデータが第２出力バツフアレジスタ１１ｂ
に保持される。時刻ｔ６にパラレル−シリアル変換回路
１２は（ＩＩ−１）の３２番目のデータを読み出してし
まい、第１出力バツフアレジスタ１１　ａからに番地の
データを転送する。そして時刻ｔ、でに番地のｆ番目（
ｆは３２以下の整数でアドレス設定のタイミングにより
異なる。）まで出力したところで、第２出力バツフア１
／ジスタ１１　ｂから０番地のデータが転送される。と
ころでアドレス設定してからそのアドレスのデータが得
られるまでの時間（１４からｉａ）は、メモリ上ルア１
／イ１０の読み出しサイクルを実行して、第２出力バツ
フアレジスタ１１　ｂ　Ｋデータが読み出されるまでの
時間と、ビデオメモリとしての使い易さを変えて、パラ
レル−シリアル変換のビット数と同じ３２クロツク後と
した。時刻ｔ、以降は第２図で説明したのと同様な動作
が繰り返される。以上の様に本実施例によればランダム
アクセスによって読み出した最初の番地のデータとそれ
以外に読み出したデータは別々の出力バッファ；２・ジ
スタに保持されるため、ランダムアクセスによる番地の
データの１番目がパラレル−シリアル変換回路１２から
出力されるまで、ランダムアクセス前のデータを連続に
出力することができる。またそれはランダムアクセスの
アドレス設定のタイミングには関係ない。

第７図に優先順位回路１８の一興体例を示す。１８は優
先順位回路、３１はリフレッシュカウンタ、３２は書き
込みカウンタ、おは読み出しカウンタ、あはリフレッシ
ュカウンタ３１のクロック信号を発生する信号蟲、３５
は書き込みクロックの入力端子、３６は書き込みカウン
タリセット入力端子％３７は読み出しカウンタリセット
入力端子、羽は読み出しクロック入力端子、３９はエツ
ジ検出回路でカウンタリセット信号の立ち下がりエツジ
を検出する。

４０＆から４０　ｄはクロック入力の立ち上がりで動作
するクリア入力付のＤフリップフロップ（以下ＤＦＦと
記す）、４１　ｍから４１ｄ、４２ａから４２　ｄはＤ
フリップフロップ、招はＡＮＤ回路、４４はタイミング
制御回路、４５はメモリセルを駆動するメモリ駆動回路
である。優先順位回路１８では読み出しの要求（Ｒ，Ｒ
ｅｑ）を最も優先し、次いで書き込み要求（Ｗ、　Ｒｅ
ｑ　）、リフＬ／−／シュ要求（Ｒｅｆ、　Ｒｅｑ　）
の順番である。ところでこの例では読み出し要求は１１
ＬＲｅｑ　１とＲ，Ｒｅｑ２の２種類に分けである（優
先順は、ＬＲｅｑ　１　、　Ｒ，Ｒ＠ｑ　２　）　、　
コれは％第１図で説明した読み出しアドレス設定時に読
み出したデータを第２の出力バッファレジスタに保持し
、それ以外のデータを１ｔｌＥ１出力バツフアレジスタ
に保持するための制御信号を得るために、読み出しアド
レス設定時に発生するカウンタリセット信号を用いて、
読み出し要求ＦＬＲｅｑ２を発生し、それ以外をＬＲｅ
ｑｌとして区別している。第８図に書き込み要求ＷＩ伽
ｑとＲ，Ｒｅｑ２が同時に発生した場合の優先順位回路
１８の動作タイミングチャートを示す。まず時刻ｔ、に
ＷＲｅｑとＲ，Ｒｅｑ２が発生し、ＤＦＦ４０ｃ　、Ｄ
ＦＦ４０ｂのＱ出力をｗ　Ｈｓにす“る。

次にｔ８でタイミング制御回路の出力信号φ、が立ち上
がりＤＦＦ４１ｂ　、ＤＦＦ４１ｅのＱ出力がＩ　Ｈ１
１になる。ｔ、ではφ、が立ち上がってＤ　Ｆ　Ｆ　４
２　ｅのＱ出力（Ｒ２）がＩ　Ｈｍになり、メモリ駆動
回路４５へ加えられ読み出しサイクルが実行されるとと
もにＤ　Ｆ　Ｆ　Ｊ、ＯｃのＱ出力をクリアする。ここ
でＤＦＦ４２　ｂのＱ出力がＬ′のままである理由はＤ
ＦＦ４２　ｂのＤ入カへ、Ｄ　Ｆ　Ｆ　４１　ｂのＱ出
力とＤ　Ｆ　Ｆ　４１Ｃのｑ出力のＡＮＤが加えられて
いるためで、ＤＦ　Ｆ　４１　ＣのＱがＨ”　　すなわ
ち読み出しの要求が出ているためである。次にｔ４で２
回目のφ鼠が立ち上がるとＤ　Ｆ　Ｆ　４１　ｃのＱ出
力が′Ｌ″になり、Ｄ　Ｆ　Ｆ　４１　ｂのＱ出力は’
Ｈ″のままとなる。そしてｔ、でφ、が立ち上がるとＤ
　Ｆ　Ｆ　４２　ＣのＱ出力が′Ｌ″になるとともにＤ
　Ｆ　Ｆ　４２　ｂのＱ出力（Ｗ）がＨ”になり、書き
込みサイクルが笑行される。

以上の様に同時に読み出し要求Ｒ，Ｒｅｑ２と書き込み
要求Ｗ、Ｒｅｑが発生した時には、読み出しが優先され
次に書き込みが行なわれる。その他の要求についても全
く同様に動作をし、優先順にメモリ駆動回路に加えられ
る。

以上の説明ではランダムアクセスをして読み出した最初
のｍビットの並列データを第２出力バッファレジスタ回
路で保持し、それ以外のデータを第１出力バッファレジ
スタ回路で保持することにより読み出しデータの連続性
を保つ実施例につい−て述べた。しかしランダムアクセ
スに関係なく、メモリセルアレイからデータを読み出す
毎に、データを保持する出力バッファレジスタ回路を交
互に切換えて使ってもよい。この時にも同様にして読み
出しデータの連続性を保つことができる。またその時に
は優先順位回路１８は読み出し要求をＲ，ＲｅｑｌとＬ
Ｒａｑ２の２つに分ける必要はなくなりＤＦＦ４０ａ　
、ＤＦＦ４１ｃ　、ＤＦＦ４２ｃは不要になる。

〔発明の効果〕

本発明によれば、ランダムアクセスにより読み出しアド
レスを変更した時にも、読み出しデータは常に連続に得
ることができるので、１つのビデオメモリを用いてテレ
ビ画面中に小画面を表示する機能を実現した時、ランダ
ムアクセスにより小画面データを表示し、その位置を１
クロツクずつ移動しても画像データがなくなる様なこと
はなくシステム設計が容易になる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのビデオメモリのブロ
ック図、第２図、第３図はそれぞれ本発明によるビデオ
メモリの動作タイミング例を示すチャート、第４図は従
来のビデオメモリのブロック図、第５図、第６図はそれ
ぞれ従来のビデオメモリの動作タイミング例を示すチャ
ート、第７図は優先順位回路の一具体例を示すブロック
図、第８図は優先順位回路の動作波形例を示す波形図、
である。 １・・・ビデオメモリ ８・・・シリアル−パラレル変換回路 ９・・・入力バッファレジスタ回路 １０・・・メモリセルアレイ １１　＆・・・第１出力バッファレジスタ回路１１　ｂ
・・・第２出力バッファレジスタ回路１２・・・パラレ
ル−シリアル変換回路１６・・・簀き込みアドレス発生
回路 １７・・・読み出しアドレス発生回路 ？１４図 従来のビデ°オメ七りのＴＯ７７１ 代理人　弁理士　　小　川　勝　男

Claims (1)

【特許請求の範囲】
1. １、直列にデータを入力しｍビット（ｍは整数）の並列
   データを出力するシリアル−パラレル変換回路と、シリ
   アル−パラレル変換回路から出力されるｍビットの並列
   データを保持する入力バッファレジスタ回路と、入力バ
   ッファレジスタ回路から出力されるｍビットの並列デー
   タが書き込まれるダイナミック型のメモリセルを持つメ
   モリセルアレイと、メモリセルアレイから読み出される
   ｍビットの並列データが第１の状態において読み出され
   たデータであればこれを保持する第１の出力バッファレ
   ジスタ回路と、第２の状態において読み出されたデータ
   であればこれを保持する第２の出力バッファレジスタ回
   路と、前記第１と第２の出力バッファレジスタ回路から
   出力されるｍビットの並列データを選択的に入力され直
   列に出力するパラレル−シリアル変換回路と、入力バッ
   ファレジスタ回路からのｍビットの並列データをメモリ
   セルアレイに書き込むためのアドレスとして外部から該
   アドレスを設定することの可能な書き込みアドレス発生
   回路と、メモリセルアレイからｍビットの並列データを
   読み出すためのアドレスとして第１の状態においては順
   次アドレスを発生し、第２の状態においては、設定され
   た任意アドレスを発生することのできる読み出しアドレ
   ス発生回路、とから成ることを特徴とする画像メモリ。